專利名稱：電子電路中的誤差校正的制作方法
技術領域：
本發(fā)明涉及一種數(shù)字電子電路，尤其是一種包括一個或多個存儲矩陣的電子電路。
背景技術：
防止誤差正在逐漸成為集成電路設計的重要方面。例如，美國專利No.6360346公開了在存儲器讀操作期間，如何使用誤差校正碼(ECC)來校正誤差。該種類型的校正利用的事實是，大多數(shù)位通常從儲存器中正確的讀取，只有一小部分位產生誤差。如果有許多誤差存儲塊，甚至會丟棄整個電路。
在集成電路中，存在許多潛在的誤差源。在過去，存儲器中大量的存儲單元，以及需要將單元的尺寸降到技術允許的極限，這些都為高產量地產生無誤差的存儲器創(chuàng)造了困難。隨著半導體形體尺寸的逐漸減小，不同晶體管中植入原子數(shù)的統(tǒng)計散布(statistical spread)正在成為新的誤差源。通常，該種誤差不會導致完全缺陷的存儲單元，但是也不可能找到適應所有單元的單一閾值。美國專利申請No.2002/0122344公開了一種減小這種散布的影響的電路。然而誤差很難防止，并且已經發(fā)現(xiàn)，接受多個有缺陷的單元并利用校正技術校正誤差更有效。
速度是電子電路的另一個重要的性能要求。速度越高，每秒執(zhí)行的計算越多，使得電子電路更有價值。允許信號在電路中形成(develop)所需時間的限制了電子電路的最大可能速度。數(shù)字信號由只能以有限速率改變的模擬信號，諸如電壓和或電流代表，這使得需要留出一些時間，用于在俘獲被代表的數(shù)字值之前形成信號。
用存儲器舉例說明這種要求。存儲矩陣通常包括用于確定單元地址的字線、位線、以及存儲單元的行和列。每個字線與行對應，每行的單元連接至各自的位線。每個位線與列對應，每列的單元共同連接至各自的位線。俘獲電路連接至位線，其中俘獲電路通常包括讀出放大器。當訪問一個單元時，其行的字線上的信號使該單元影響其列的位線上的信號。在允許該影響形成可檢測信號的一段延遲后，俘獲電路被觸發(fā)，以鎖存由該信號確定的狀態(tài)。由于許多單元連接至相同的位線，因此，該單元對于位線上的信號的影響相對弱，這樣就有必要使用相對長的延遲。這限制了存儲電路的速度。
使信號在被俘獲之前有充分時間形成的需要設定了最大可能速度的最高限度。如果信號被俘獲的太快，則不只對于各個位，而是對于整個字符，會有不可預知的輸出結果，這樣就不可能使用誤差校正技術。相應地，已經進行了許多工作，以減少所需時間，例如通過使用更小的電路尺寸，這將減少阻礙信號形成的電容；通過減小所需的信號擺幅或利用更強的驅動電路。
然而，不可避免的必須限制速度。傳統(tǒng)地，通過將集成電路、或至少是存儲器的時鐘速度設定至一個值來限制速度，該設定值允許在開始俘獲前，有充分的信號形成。響應于具有已知內容的參考單元引起的輸出信號的形成，自適應地設定速度也是公知的。在現(xiàn)有技術中，這種技術用作存儲器作為整體的時間參考，或至少是存儲單元組的時間參考，以保證用于信號形成的充分時間。在這種情況下，存儲器是自定時的。
這樣，最不利的情況確定了速度。如果不同存儲單元的速度中存在統(tǒng)計散布，那么一些單元形成信號比其他單元慢，但是不可能預測是哪些單元。因此，參考單元方法將較不精確地預測其他存儲單元的定時。為了避免誤差過量，必須低于平均單元可接受的速度，為速度設定多個速度標準偏差。存儲器越大，速度必須設定的越低。

發(fā)明內容
本發(fā)明的一個目的是提供一種電子電路，能夠以很低的誤差率，在平均速度下工作，其中該平均速度高于用于該誤差率的最壞情況設計的速度。
本發(fā)明的一個目的是減少植入離子數(shù)中的統(tǒng)計散布對集成電路的最大平均運行速度的影響。
根據本發(fā)明的一個方面的電路由權利要求1提出。該電路產生數(shù)據信號并俘獲數(shù)據信號，俘獲在第一時間間隔后開始，其中在第一時間間隔期間，允許數(shù)據產生電路(諸如被尋址存儲單元)驅動俘獲電路的輸入端(這里使用的俘獲，意思是使俘獲電路的數(shù)字輸出變?yōu)楣潭ǎ灾劣谒辉偈芷潆S后的輸入信號形成的影響)。根據本發(fā)明，當檢測到誤差或至少檢測到無法校正的誤差時，以更長的第二時間間隔重試數(shù)據產生和俘獲。具體地，在存儲器中，當檢測到(無法校正的)誤差時，被尋址過的單元可以再被尋址，來自該單元的數(shù)據在尋址后的第二時間間隔被俘獲，或者俘獲電路被復位，并在從復位釋放后的第二時間間隔期間允許被驅動。
以延長的持續(xù)時間再俘獲數(shù)據表示損失吞吐速度，但是它可以使用更短的持續(xù)時間用于第一次俘獲，這是因為由于第一次讀取時的超速而引起的誤差可以接受。因此，平均吞吐率，即每秒產生的正確數(shù)據信號個數(shù)，高于通過設定第一時間間隔以允許最壞條件而實現(xiàn)的情況。這對于具有大量諸如存儲單元的子電路的電路特別有利，這些子電路具有最大可能俘獲速度的統(tǒng)計散布。這種情況下，可以有效使用更高的平均速度，以補償一些子電路過低的速度。
在一個實施例中，可以調整第一時間間隔的持續(xù)時間，以至于出現(xiàn)設定的誤差率，其中第一時間間隔用于在還沒有檢測到數(shù)據信號中的誤差時第一次俘獲數(shù)據信號。這樣，電路的速度可以最優(yōu)化。在再一實施例中，該持續(xù)時間被調整至設定(非零)的無法校正的誤差率，和/或響應于檢測到無法校正的誤差，使用具有延長的持續(xù)時間的再俘獲。例如如果可以忍受一定誤差量，這甚至可以單獨使用，無需具有延長的持續(xù)時間的再俘獲。在具有可以并行使用的多個存儲器的電路中，這些存儲器上數(shù)據的分配可以適應于不同的平均速度，該不同的平均速度可以由不同的存儲器實現(xiàn)。較大比例的數(shù)據以較高速度存儲在存儲器中，較小比例的數(shù)據以較低速度存儲在存儲器中。這樣，平均速度可以最優(yōu)化。
至少，如果不可能進行誤差校正，那么在數(shù)據的進一步處理期間，再俘獲的數(shù)據取代原始錯誤的數(shù)據。這例如可以通過下述實現(xiàn)在以正常持續(xù)時間對隨后地址的數(shù)據進行俘獲之間，顛倒與隨后地址的數(shù)據的次序，以延長的持續(xù)時間再俘獲該數(shù)據，并將該再俘獲的數(shù)據插入其原始位置，用于進一步處理?；蛘撸褂没趬K的讀取，在塊的讀取已經完成后，再俘獲塊中包含誤差的數(shù)據。


本發(fā)明的這些和其它目的和優(yōu)勢將利用下述附圖更詳細地描述。
圖1表示電子電路；圖2列舉讀取延遲和平均吞吐量之間的折衷。
具體實施例方式
圖1表示電子電路，該電子電路包括存儲矩陣形式的數(shù)據產生電路12，尋址電路10，讀出電路14，誤差校正和檢測電路15，定時電路16，緩沖存儲器17和處理電路18。尋址電路10具有尋址輸出端，連接至存儲矩陣12。存儲矩陣12具有位線輸出端，連接至讀出電路14。讀出電路14具有數(shù)字輸出端，連接至誤差校正和檢測電路15。誤差校正和檢測電路15具有第一控制輸出端，連接至定時電路16，第二控制輸出端，連接至尋址電路10，和數(shù)據輸出端，連接至緩沖存儲器17。定時電路16具有定時控制輸出端，分別連接至尋址電路10和讀出電路14。緩沖存儲器17具有輸出端，連接至處理電路18。
操作中，尋址電路10順序尋址對應于存儲矩陣12中存儲單元組的字。當尋址后，組中的單元連接至位線，以至于它們影響位線上的信號電平。讀出電路14從位線上俘獲數(shù)據，并將位線上的信號轉換為數(shù)字值。誤差校正和檢測電路15接收數(shù)字值，并檢測和校正這些數(shù)字值中的誤差。為此，誤差校正和檢測電路15通常使用誤差校正碼(ECC)，該誤差校正碼定義了一組選擇的多位碼字，這些碼字彼此之間至少在預定數(shù)目的位上不同。每組單元存儲矩陣12中存儲的數(shù)據代表從該碼字組中選擇的字，使得沒有誤差時，輸出至誤差校正和檢測電路15的數(shù)字值對應于從碼字組中選擇的碼字。但是，由于誤差，數(shù)字值可能區(qū)別于選擇的碼字。誤差校正和檢測電路15檢測這種情況，并確定哪個碼字與數(shù)字值區(qū)別最小。該碼字對應于解碼的數(shù)據值，其由誤差校正和檢測電路15寫入緩沖存儲器17。處理電路18從緩沖存儲器17讀取和處理解碼的數(shù)據值。
雖然為了清楚起見，尋址電路10表示為單獨的電路，但是應當理解，實際上，可以通過處理電路18選擇地址，使處理電路18位于尋址電路10的讀出部分中。
定時電路16控制讀取的定時。定時電路16給尋址電路10提供起始信號，其控制存儲矩陣12中存儲單元組的尋址定時。定時電路16也向讀出電路14提供俘獲信號。俘獲信號控制什么時候使用位線的信號來俘獲數(shù)據。應用俘獲信號的方式取決于讀出放大器的類型。例如，(例如DRAM中使用的)一種類型的讀出放大器包括一對交叉連接的反相器，它們由俘獲信號使能，一個反相器具有連接至位線的輸入端，另一個具有連接至參考線(未示出)的輸入端。當使能后，取決于位線上的初始信號，該讀出放大器驅動自身進入兩個穩(wěn)定狀態(tài)中的一個。這種情況下，由俘獲觸發(fā)反相器的使能。另一種類型的讀出電路包括鎖存器，該鎖存器的輸入端(通常經由放大器或比較器)連接至位線。這種情況下，響應于俘獲信號，鎖存器被鎖定。使用俘獲定時信號的其他類型的讀出電路也可以。在每種情況下，讀出電路在由俘獲信號確定的時間處，俘獲由位線上的信號確定的數(shù)字值。
提出的方法的另外一個優(yōu)勢是，由于平均起來位線被驅動的時間縮短，所以節(jié)省了功率。因此，電壓擺幅更小，導致功率耗散更低。讀出放大器和亞穩(wěn)鎖存器也消耗功率。當控制定時的時候，讀出放大器和鎖存器優(yōu)選具有延遲地使能，以避免它們保持在亞穩(wěn)態(tài)更長的時間。
起始信號和俘獲信號之間的延遲的持續(xù)時間至少部分地確定存儲器的循環(huán)頻率。產生用于俘獲前一數(shù)據值的俘獲信號后，定時電路16通常在預定的時間間隔后將新的起始信號應用于尋址電路10。因此，起始信號和俘獲信號之間的延遲持續(xù)時間越長，連續(xù)的起始信號之間的循環(huán)時間越長。
定時電路16設定起始信號和俘獲信號之間延遲的持續(xù)時間，使得多數(shù)情況下，位線上的信號獲得充分的時間以形成到一個電平，使得可以充分精度地俘獲，該充分精度指沒有誤差，或至少是可以進行誤差校正的很少誤差。但是，沒有將延遲設定為這樣一段持續(xù)時間，使得所有單元獲得充分的時間來形成充分大、以能夠可靠檢測的信號。單元的晶體管中植入原子數(shù)的統(tǒng)計散布可能具有的效應是，一些單元的驅動強度太弱，以至于在定時電路16確定的延遲后，不能允許具有充分可靠的俘獲。
在第一實施例中，誤差校正和檢測電路15向尋址電路10和定時電路16發(fā)出信號，表示在特定數(shù)據值中檢測到無法校正的誤差。作為響應，尋址電路10對給出該特定數(shù)據值的存儲單元組進行再尋址。定時電路16控制該單元組的再尋址的起始和讀出電路14俘獲之間的延遲。定時電路16設定該用于重讀的延遲為一個更大的值，該值大于第一次讀取期間用于信號值單元的尋址和傳感的值。誤差校正和檢測電路15利用增加的延遲接收該數(shù)據值，并將該數(shù)據值寫入緩沖存儲器17中用于原始讀操作的該數(shù)據值的位置?；蛘?，如果錯誤數(shù)據值的地址還控制選擇的存儲單元組，那么，可以省略再尋址，在復位讀出電路后直接以復位后增加的延遲進行重讀。(例如在公知的讀出電路中，復位包括分離位線和讀出電路之間的連接，并使讀出電路的輸入信號相等。復位后，停止該使信號相等操作，并將位線又連接至讀出電路的輸入端，以開始新的讀出操作)。
可選擇地，以延長的延遲讀取的數(shù)據值也用于回寫至其被讀取的那個存儲單元。如果是由于過短的定時引起的誤差，那么這沒有提供附加的優(yōu)勢，但是如果存在其他誤差源，與定時誤差區(qū)分不開，那么回寫可以減少這些誤差再出現(xiàn)的可能性。
通常，處理電路18以多個字組成的包為單位處理數(shù)據值。這樣，一旦一個包中的所有數(shù)據已經被成功讀取，處理電路18開始處理該包。或者，緩沖存儲器17可以是呼吸型緩沖器(breathing buffer)，像FIFO緩沖器，其在有效數(shù)據可用前，吸收延遲中的變化。在這種情況下，當FIFO緩沖器發(fā)出信號表示它已滿時，如果出現(xiàn)低誤差率，那么有必要暫停從存儲矩陣中讀取。在另一實施例中，處理電路執(zhí)行類似于圖像解碼的功能，其中在預定時間點之前需要產生幀，但是在這些時間點之前，傳送數(shù)據之前的延遲中的變化是允許的。在這種情況下，可以設計由處理電路18執(zhí)行的任務，使得它在這些時間點之前，名義上留有一些空余時間，如果沒有出現(xiàn)讀取誤差，那么處理電路18保持在讀取的步驟(即，如果需要重讀，則暫停)。
應當理解，該實施例依賴于一種折衷降低起始信號和俘獲信號之間的延遲會增加每秒可以執(zhí)行的存儲器循環(huán)數(shù)。但是，如果延遲降低，這會增加讀取被校正的數(shù)據所需的附加(更長的)循環(huán)數(shù)，由此減少每秒可讀取的數(shù)據值的數(shù)量。
圖2說明了該折衷。示出的三條曲線是從存儲矩陣12中進行讀取所使用的正常循環(huán)時間T的函數(shù)。第一曲線20表示由于誤差而重讀所需的循環(huán)數(shù)?？梢岳斫?，因為即使最弱的存儲單元也會得到充分的時間來形成信號，且該信號足夠大以至于可以可靠地俘獲，所以對于高循環(huán)時間T來說，很少或沒有誤差出現(xiàn)。因此，用于重讀的循環(huán)數(shù)很少。隨著循環(huán)時間減小，逐漸增多的存儲單元驅動強度不足，直到對于零循環(huán)時間來說，所有存儲單元的驅動強度都不足。因此，隨著減小循環(huán)時間T，則用于重讀的循環(huán)數(shù)增加。
第二曲線22(直線)表示如果沒有誤差出現(xiàn)，讀取數(shù)據所需的正常循環(huán)時間。第三曲線24表示平均循環(huán)時間，它通過用于重讀的更長的循環(huán)時間乘以需要重讀的存儲單元的比例分數(shù)，再加上正常的循環(huán)時間獲得。可以看出，出現(xiàn)了最優(yōu)循環(huán)時間(由箭頭28表示)。該最優(yōu)循環(huán)時間應當與選擇用以避免過多誤差數(shù)的“安全”的最壞情況下的循環(huán)時間(由箭頭26表示)形成對照?？梢岳斫猓闷骄h(huán)時間進行重讀，可以減少包時間的吞吐時間。
在重讀期間，對于選擇更高的延遲，存在各種可能性。例如，在重讀期間可以使用最壞情況下的預定的更高延遲，這將保證具有所需最小概率的正確的讀取。作為另一示例，可以首先使用第一個更高的延遲持續(xù)時間，如果這又導致誤差，那么可以利用第二個甚至更高的延遲再次重讀數(shù)據。第二個延遲可以是最壞情況下的預定延遲，或者可以在第二個延遲后以第三個甚至更高的延遲重讀，等等。
在再一實施例中，當檢測到誤差時，誤差校正和檢測電路15立即觸發(fā)重讀。如果該電路足夠快，以至于在下一讀操作開始前檢測到誤差，那么這可以用于保證在前一地址成功讀取之前，不讀下一地址。但是，在另一實施例中，可以顛倒次序完成重讀，在第一次讀取一個字之后，緊接著讀取預定個數(shù)的連續(xù)地址后，再插入該字的重讀。在另一實施例中，可以在預定地址塊已經讀取后，執(zhí)行重讀。在該實施例中，例如，尋址電路10記錄需要重讀的地址，并在完成從該塊中讀取后，將定時電路16設定至更高的延遲，接下來在所記錄的需要重讀的地址處，尋址存儲矩陣12。
在第二實施例中，定時電路16使用誤差校正和檢測電路15以信號指示的誤差的誤差率，來調整起始信號和俘獲信號之間的延遲。如果平均誤差率低于設定的水平，定時電路16則減小延遲。如果平均誤差率高于設定的水平，定時電路16則增加延遲。選擇設定的水平可以有各種方法，通常設計選擇設定的水平，使得在沒有超過可接受的誤差數(shù)的情況下，實現(xiàn)最大吞吐量。在一個實施例中，取決于裝置的功能，指定最大允許誤差率R(在電視機中，例如，該比率根據出現(xiàn)幀誤差的比率得出)。給定有關使用的ECC的信息，可以確定未校正的字中哪個誤位率B導致了不能用ECC以無法校正的誤差率R校正的誤差，其中無法校正的誤差率R對應于最大允許誤差率(通常如果n-1個誤差可以被校正，那么R＝Bn)。接下來，調整速度，使得觀察到的平均誤位率的值稍微低于計算出的誤位率B。
可以使用任何類型的調整。例如可以將誤差率求平均值，可以使用平均值和設定值之間的差值來調整延遲?；蛘?，對于檢測到誤差的每個字，可以將延遲增加第一步長，對于沒有檢測到誤差的每個字符，可以將延遲降低第二步長，根據設定的水平選擇第一和第二步長的比率。在進一步的實施例中，可以根據字中檢測到的誤差數(shù)來調整步長。
第二實施例可以和第一實施例結合，選擇起始信號和俘獲信號之間的延遲用于首次讀取，以使平均的復合吞吐速度最優(yōu)化(圖2中曲線24)。例如可以從統(tǒng)計散布的分析中，選擇誤差率的設定值。否則，安排定時電路，測量不同延遲值時的吞吐量，并將延遲設定在一個值，該值將實現(xiàn)最高平均吞吐量。
但是，例如，如果電路的性能規(guī)格允許某一平均誤差率(例如，音頻或視頻信號解碼期間的噪聲)，那么第二實施例也可以與第一實施例分開使用。在另一實施例中，來自存儲器的數(shù)據可以包括附加的誤差校正信息，該信息允許處理電路18校正誤差至某一平均率。在這種情況下，調整速度，以實現(xiàn)該誤差率。
雖然已經公開了本發(fā)明的具體實施例，但是可以理解，本發(fā)明并不限于該實施例。例如，雖然已經示出從存儲矩陣12中讀取的應用，但是本發(fā)明也可以應用于其他電路。例如，本發(fā)明可以應用于由于在邏輯電路的輸出端俘獲數(shù)據太快而引起的誤差。在這種情況下，可以利用電路產生冗余信號，或通過在輸出信號上執(zhí)行某些一致性檢查，來檢測邏輯電路輸出端的誤差。在一個實施例中，在控制環(huán)路中調節(jié)將輸入數(shù)據施加于邏輯電路與俘獲結果之間的延遲，以將誤差率調整至設定的水平。在另一實施例中，這次通過在更大延遲的情況下，再將相同的輸入數(shù)據應用于邏輯電路的輸入端，并重復俘獲，來使電路響應于誤差的檢測。這樣，如果包含邏輯電路的慢的部分，當校正誤差時，可以實現(xiàn)高的平均吞吐量。例如，通過重啟由電路執(zhí)行的子任務例如通過第二次處理相同的數(shù)據，可以實現(xiàn)相同輸入數(shù)據的再應用。當然，這些實施例可以組合使用。
作為本發(fā)明替代應用的另一實施例，可以并行提供多個存儲矩陣，以至于數(shù)據可以從任意單獨的存儲矩陣重讀，而獨立于從其他存儲矩陣的重讀。提供公共處理電路，用于處理來自并行存儲器的組合數(shù)據。在該實施例中，根據每個存儲器能夠實現(xiàn)的吞吐率，可以安排電路來控制存儲器上組合數(shù)據的分配。優(yōu)選地，分配數(shù)據，使得最快的存儲器被完全占用，最慢的存儲器剩余為空白，或用于處理不需要高吞吐速度的任務。作為選擇，組合數(shù)據的各個比例部分存儲在各個存儲器中，一個存儲器中存儲的比例部分正比于該存儲器的平均吞吐率除以所有存儲器的平均吞吐率的總和(平均吞吐率是從存儲器每秒能夠產生的平均字數(shù))。
并且，在一些實施例中，應當實現(xiàn)存儲在存儲矩陣12中的字不必是來自ECC的字。例如，用于檢測和/或校正字中誤差的信息可以由另一個來源，而不是存儲矩陣12提供。也不必一次一個字的執(zhí)行誤差檢測和校正。例如，可以檢測和校正已從存儲矩陣12中順序讀取的字塊中的誤差。這樣，錯誤字的重讀可以延遲到整個塊已經被讀取和進行了誤差分析。類似地，起始信號和俘獲信號之間延遲的調整可以以塊為基礎進行。
并且，應當理解，誤差檢測和校正電路15可以作為專門電路實現(xiàn)，但是它的功能也可以由處理電路18執(zhí)行。在這兩種情況下，可以使用專門的誤差校正硬件和/或適當編程的可編程硬件。例如，如果處理電路18執(zhí)行誤差檢測，它可以在任何時候，根據自己的判斷，要求具有更長延遲的重讀，如果無需用于處理目的的校正數(shù)據，則省略重讀。
在再一實施例中，當檢測到存儲單元組的誤差，且該誤差僅能通過具有增加延遲的讀取被校正時，則在輔助存儲器中記錄對于那組單元，需要增加的延遲。這樣，在該單元組的下一次讀取時，查詢輔助存儲器，如果那里記錄有需要增加延遲，那么立即使用增加的延遲，而不需以較短延遲第一次嘗試讀取。輔助存儲器中的信息也可以用于在寫入期間增加一同選擇的單元組的延遲。這樣就減少了寫入誤差，這是由于與延遲相關的特定單元組的誤差通常出現(xiàn)在讀取和寫入中。
權利要求
1.一種電子電路，包括數(shù)據產生電路(12)，具有用于產生數(shù)據信號的輸出端；俘獲電路(14)，具有連接至所述數(shù)據產生電路(12)的所述輸出端的輸入端，用于俘獲所述數(shù)據信號；定時電路(16)，用于控制第一時間間隔的持續(xù)時間，在所述第一時間間隔期間，允許所述數(shù)據產生電路(12)在所述俘獲電路(14)的所述輸入端驅動所述數(shù)據信號直到俘獲；誤差檢測電路(15)，具有連接至所述俘獲電路(14)的輸入端，用于檢測所俘獲的數(shù)據信號中的誤差，所述誤差檢測電路(15)連接至所述定時電路(16)，用于響應于特定數(shù)據信號中的誤差的檢測，引起對該特定數(shù)據信號的再俘獲，并允許所述數(shù)據產生電路(12)在第二時間間隔中在所述俘獲電路(14)的所述輸入端驅動所述數(shù)據信號直到再俘獲，所述第二時間間隔具有比所述第一時間間隔更長的持續(xù)時間。
2.根據權利要求1的電子電路，其中所述數(shù)據產生電路包括存儲矩陣(12)和尋址電路(10)，所述尋址電路產生尋址信號，用于選擇所述存儲矩陣(12)中的存儲單元，根據被尋址的存儲單元的內容，從所述被尋址的存儲單元驅動所述數(shù)據信號。
3.根據權利要求2的電子電路，其中所述第一和第二時間間隔分別從將所述尋址信號應用于所述存儲矩陣持續(xù)至隨后的俘獲和再俘獲。
4.根據權利要求1的電子電路，其中所述第一和第二時間間隔分別從所述俘獲電路從復位狀態(tài)釋放持續(xù)至隨后的俘獲和再俘獲。
5.根據權利要求1的電子電路，其中安排所述定時電路(16)在檢測到的平均誤差率的控制下，調整用于俘獲在該誤差后的數(shù)據信號的所述第一時間間隔的持續(xù)時間。
6.根據權利要求1的電子電路，其中所述數(shù)據信號代表來自誤差校正碼的碼字，安排所述誤差檢測電路(15)根據所述誤差校正碼校正誤差，所述誤差檢測電路(15)響應于檢測到的不符合所述誤差校正碼的可校正性標準的誤差，而不響應于符合所述標準的誤差，來引起再俘獲。
7.根據權利要求2的電子電路，其中安排所述尋址電路(10)讀取連續(xù)地址塊中的數(shù)據，存儲用于識別在從所述地址塊讀取期間所述誤差檢測電路(15)檢測到誤差的一個或多個重讀地址的信息，以及在從所述地址塊讀取的第一循環(huán)結束后，以所述第二時間間隔重讀由所述存儲的重讀地址確定的被尋址數(shù)據。
8.根據權利要求2的電子電路，其中安排所述尋址電路(10)產生第一地址的尋址信號，用于利用所述第一時間間隔進行讀取，其中在時間序列中所述第一地址后面跟有其他地址，并且所述尋址電路響應于所述第一地址的數(shù)據信號中誤差的檢測，將所述第一地址插入到所述其他地址中、在所述時間序列的所述第一地址后的預定數(shù)目的位置處，用于利用所述第二時間間隔從所述第一地址重讀。
9.根據權利要求1的電子電路，其中所述誤差檢測電路(15)連接至所述尋址電路(10)，安排所述尋址電路延長響應于利用一個尋址信號讀取的數(shù)據信號中誤差的檢測、將該尋址信號應用于所述存儲矩陣(12)的持續(xù)時間，所述定時電路(16)使所述俘獲電路(14)返回至復位狀態(tài)，并允許被尋址的存儲單元在從釋放該復位狀態(tài)直到隨后再俘獲的第二時間間隔期間，在所述俘獲電路(14)的輸入端處驅動數(shù)據信號。
10.根據權利要求1的電子電路，其中所述第一時間間隔具有的值使作為所述第一時間間隔持續(xù)時間的函數(shù)的總和基本上最小，其中所述總和是所述第一時間間隔持續(xù)時間和加權的所述第二時間間隔持續(xù)時間的總和，由包含當所述第一時間間隔用于第一次俘獲時的所述誤差的數(shù)據信號的比例分數(shù)來加權所述第二時間間隔持續(xù)時間。
11.根據權利要求1的電子電路，包括處理電路(18)以及連接在所述俘獲電路(14)和所述處理電路(18)之間的緩沖存儲器(17)，用于傳送從所述數(shù)據信號中獲得的信息，安排所述緩沖存儲器(17)吸收由于重讀數(shù)據信號產生的定時變化。
12.一種處理數(shù)據的方法，該方法包括將連續(xù)的控制信號應用于數(shù)據產生電路；利用在所述控制信號的控制下選擇的所述數(shù)據產生電路的選定部分，產生連續(xù)的數(shù)據信號；允許所述選定部分用所述數(shù)據信號驅動俘獲電路的輸入端；俘獲在第一時間間隔期間驅動后的所述數(shù)據信號；檢測由所述數(shù)據產生電路的特定選定部分驅動的所述俘獲數(shù)據中是否出現(xiàn)誤差；響應于所述誤差的檢測，在比所述第一時間間隔的持續(xù)時間長的第二時間間隔期間，在允許所述數(shù)據產生電路的所述特定選定部分驅動所述俘獲電路的輸入端后，再俘獲所述數(shù)據信號。
13.根據權利要求12的方法，其中選擇所述第一時間間隔的持續(xù)時間，使得作為所述第一時間間隔持續(xù)時間的函數(shù)的總和基本上最小，其中所述總和是所述第一時間間隔持續(xù)時間和加權的所述第二時間間隔持續(xù)時間的總和，由包含當所述第一時間間隔的所述持續(xù)時間延遲用于第一次俘獲時的所述誤差的數(shù)據信號的比例分數(shù)來加權所述第二時間間隔持續(xù)時間。
14.根據權利要求12的方法，其中數(shù)據從存儲矩陣(12)讀取，所述數(shù)據產生電路的所述選定部分是所述存儲矩陣(12)中被尋址的單元，所述被尋址的單元驅動所述俘獲電路的輸入端。
15.根據權利要求12的方法，包括根據檢測到的誤差率調整所述第一時間間隔的持續(xù)時間的步驟。
16.一種電子電路，包括數(shù)據產生電路(12)，具有用于從所述數(shù)據產生電路的選定部分產生數(shù)據信號的輸出端；俘獲電路(14)，具有連接至所述數(shù)據產生電路輸出端的輸入端，用于俘獲所述數(shù)據信號；定時電路(16)，用于控制允許所述選定部分驅動所述俘獲電路輸入端直到俘獲的時間間隔的持續(xù)時間；誤差檢測電路(15)，具有連接至所述俘獲電路的輸入端，用于檢測所俘獲的數(shù)據信號中的誤差，所述誤差檢測電路(15)連接至所述定時電路，用于調整俘獲所述誤差后的數(shù)據信號的時間間隔的持續(xù)時間，使得平均誤差率被調整至大于零的一個設定值。
17.一種處理數(shù)據的方法，該方法包括產生連續(xù)的控制信號；從響應于各個所述控制信號選擇的電路產生數(shù)據信號；在允許所選擇的電路在一個時間間隔期間驅動俘獲電路的輸入端后，俘獲數(shù)據信號；檢測所俘獲的數(shù)據信號中的誤差；調整在所述誤差后的所述時間間隔的持續(xù)時間，使得平均誤差率被調整至大于零的一個設定值。
全文摘要
一種電子電路具有數(shù)據產生電路(12)，諸如存儲單元矩陣。俘獲電路(14)具有連接至數(shù)據產生電路(10)的輸入端，用于在允許數(shù)據產生電路的選定部分驅動俘獲電路的輸入端后，俘獲數(shù)據信號。誤差檢測電路(15)檢測俘獲的數(shù)據信號中的誤差。響應于檢測到的特定數(shù)據信號中的誤差，誤差檢測電路引起該特定數(shù)據信號的再俘獲，允許數(shù)據產生電路(10)在第二時間間隔期間驅動俘獲電路(14)的輸入端處的數(shù)據信號直到再俘獲，第二時間間隔具有的持續(xù)時間比第一時間間隔長。這樣可以選擇第一時間間隔的持續(xù)時間，允許電路部分(例如，存儲單元)的平均驅動速度，而不使用設計用于由于散布而出現(xiàn)的最壞情況下驅動速度的持續(xù)時間。通過利用增加的用于驅動俘獲電路輸入端的時間間隔進行重讀，校正由散布引起的誤差。優(yōu)選地，調整第一時間間隔的持續(xù)時間，以至于平均起來出現(xiàn)預定誤差率。
文檔編號G11C7/22GK1947098SQ200580013104
公開日2007年4月11日 申請日期2005年4月26日 優(yōu)先權日2004年4月29日
發(fā)明者安德烈·K.·紐蘭, 保羅·威拉格, 理查德·P.·克萊霍斯特 申請人:皇家飛利浦電子股份有限公司