專利名稱：多倍數(shù)據(jù)速率ram存儲器控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及多倍數(shù)據(jù)速率RAM存儲器控制器和一種包括該存儲器控制器的數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
隨著微處理器處理速度的增長，存儲器結(jié)構(gòu)必須相應(yīng)地改進(jìn)。例如，用于雙倍數(shù)據(jù)速率(DDR)同步動態(tài)隨機(jī)存取存儲器SDRAM的控制器典型地包括標(biāo)準(zhǔn)DDR SDRAM存儲器設(shè)備的接口。提供該控制器用于控制對SDRAM的訪問，并用于處理總線仲裁、命令解釋、存儲段交錯和定時。該控制器指示DDR接口什么時候從DDR數(shù)據(jù)總線執(zhí)行讀寫。該接口，即DDR接口用來保持雙向DDR數(shù)據(jù)總線，并維護(hù)用于SDRAM的所有地址和命令信號。
在圖6中，示出了DDR SDRAM和控制器ASIC之間接口的基本表示。尤其是，示出了公知的接口信號。該控制器ASIC發(fā)出時鐘信號clkp、clkn，地址和命令信號addr/cmd以及掩模信號dqm。選通脈沖dqs和數(shù)據(jù)信號dq可以來自控制器ASIC，用于寫命令，或來自SDRAM，用于讀命令。
圖7表示與圖6的接口信號對應(yīng)的定時。尤其是描述了寫命令和讀命令wrt、rd的定時。每個時鐘周期中，每個引腳傳送兩個比特。時鐘信號的上升沿和下降沿用于結(jié)合選通脈沖信號dqs來捕捉數(shù)據(jù)。該選通脈沖具有和時鐘clkp相同的頻率。為了實(shí)現(xiàn)延遲補(bǔ)償，選通脈沖dqs和數(shù)據(jù)一起傳遞。因此，接口運(yùn)行的速度可以達(dá)到450Mbit/s/pin或甚至更高。選通脈沖信號dqs由數(shù)據(jù)源產(chǎn)生。因此，為了讀取數(shù)據(jù)，存儲器設(shè)備SDRAM產(chǎn)生選通脈沖信號dqs，為了寫入數(shù)據(jù)，控制器產(chǎn)生選通脈沖信號dqs。應(yīng)當(dāng)注意，對于讀命令和寫命令來說，選通脈沖信號dqs和數(shù)據(jù)dq之間的對齊方式是不同的。
在圖8中，示出了根據(jù)現(xiàn)有技術(shù)，用于產(chǎn)生多倍時鐘相位的DDRSDRAM控制器相關(guān)部分的示意性框圖。尤其是描述了鎖相環(huán)PLL單元PLL和延遲鎖定環(huán)DLL單元DLL。PLL單元和DLL單元串聯(lián)連接，PLL單元向DLL單元輸出時鐘信號clk。DLL單元用于去除處理器和SDRAM之間的時鐘脈沖相位差，以及用于從時鐘信號clk產(chǎn)生多倍時鐘相位，以產(chǎn)生如圖6和7所述的寫信號或捕捉讀取的數(shù)據(jù)。接口邏輯(未示出)所需的相位是時鐘信號clk、clk90(90°)、clk180(180°)、以及選通脈沖信號dqs90(90°)、dqs270(270°)。選通脈沖信號DQS來自外部存儲器，并只在讀取數(shù)據(jù)時存在。
DLL單元DLL包括主DLL單元MDLL和從屬DLL單元SDLL。主DLL是具有反饋環(huán)的DLL單元，因此能夠鎖住輸入的PLL單元PLL的時鐘信號clk。相應(yīng)地，DLL單元延遲線路上的延遲將與時鐘周期的延遲匹配。然后，從屬DLL單元SDLL中的延遲線路與主DLL單元MDLL中的延遲線路匹配。
從屬DLL單元SDLL用于將輸入的選通脈沖信號DQS移相90度，即時鐘周期的四分之一，以至于它可以用于捕捉輸入的數(shù)據(jù)。因此，選通脈沖信號的相移要非常精確地等于時鐘周期的四分之一，這是至關(guān)重要的，因?yàn)槎〞r變得非常關(guān)鍵。
應(yīng)當(dāng)注意，上述示出的所有時鐘相位都是接口邏輯所需的，該接口邏輯主要包括觸發(fā)器。該邏輯用于產(chǎn)生寫信號和捕捉讀取的數(shù)據(jù)。由于各個時鐘相位的具體用途與它們的產(chǎn)生不相關(guān)，因此省略它們用途的詳細(xì)描述。
但是，上述解決方案中DLL單元占用大量的芯片面積且消耗大量功率。這逐漸成為問題，特別是在用于移動DDR SDRAM的接口解決方案中。
因此，本發(fā)明的目的是提供一種用于多倍數(shù)據(jù)速率RAM的存儲器控制器，其減少了所需的芯片面積，也減少了功率損耗。
該目的由根據(jù)權(quán)利要求1的多倍數(shù)據(jù)速率RAM存儲器控制器和根據(jù)權(quán)利要求8的數(shù)據(jù)處理系統(tǒng)來實(shí)現(xiàn)。
因此，提供一種用于多倍數(shù)據(jù)速率RAM存儲器模塊的存儲器控制器。所述的控制器包括PLL單元PLL，用于從參考時鐘REFCLK產(chǎn)生不同的時鐘相位clk、clk90、clk180。另外，提供一種可控的延遲單元CDU，用于延遲選通脈沖信號dqs。
相應(yīng)地，取代現(xiàn)有技術(shù)中從DLL單元，而是從PLL產(chǎn)生不同的時鐘相位clk、clk90、clk180。另外，現(xiàn)有技術(shù)中的DLL單元被單一的延遲元件代替，因此實(shí)現(xiàn)費(fèi)用更低。
根據(jù)本發(fā)明的一方面，可控的延遲單元CDU的延遲與所述PLL單元PLL的延遲匹配。相應(yīng)地，在沒有犧牲所需精度的情況下，實(shí)現(xiàn)了低廉的實(shí)現(xiàn)費(fèi)用。
根據(jù)本發(fā)明的優(yōu)選的方面，所述可控的延遲單元CDU適用于將選通脈沖信號dqs延遲90度。
根據(jù)本發(fā)明的另一方面，所述PLL單元PLL包括4相振蕩器OSC，該振蕩器具有兩個單一的延遲單元CDU1。因此，實(shí)現(xiàn)提供4個相位會需要更少的芯片面積。
還根據(jù)本發(fā)明的另一方面，所述PLL單元PLL還包括相位比較器COMP，它輸出控制信號Vctrl，其中所有延遲單元CDU、CDU1接收所述控制信號Vctrl，作為輸入信號。因此，DDR SDRAM接口中的信號可以精確地定時。
本發(fā)明也涉及一種包括上述存儲器控制器之一的數(shù)據(jù)處理系統(tǒng)。
本發(fā)明其他的方面在從屬權(quán)利要求中描述。
本發(fā)明的這些和其他方面將參照附圖和下文中的實(shí)施例闡述且將顯而易見。


圖1表示根據(jù)第一實(shí)施例的用于產(chǎn)生多倍時鐘相位的DDRSDRAM控制器相關(guān)部分的基本結(jié)構(gòu)圖；圖2表示圖1的PLL單元的振蕩器的示意性結(jié)構(gòu)圖；圖3表示圖2的振蕩器的定時；圖4表示根據(jù)第二實(shí)施例的用于產(chǎn)生多倍時鐘相位的DDRSDRAM控制器相關(guān)部分的示意性結(jié)構(gòu)圖；
圖5表示圖1的PLL單元的示意性結(jié)構(gòu)圖；圖6表示DDR SDRAM和控制器之間的接口的基本表示；圖7表示圖6的接口信號的相應(yīng)定時；以及圖8表示根據(jù)現(xiàn)有技術(shù)的用于產(chǎn)生多倍時鐘相位的DDRSDRAM控制器相關(guān)部分的示意性結(jié)構(gòu)圖。
優(yōu)選實(shí)施例的描述圖1表示根據(jù)第一實(shí)施例，用于產(chǎn)生多倍時鐘相位的DDRSDRAM控制器相關(guān)部分的基本結(jié)構(gòu)圖。例如，該控制器可以布置在一個單一芯片或多個芯片上的數(shù)據(jù)處理系統(tǒng)中的處理器和DDRSDRAM存儲器模塊之間。該控制器包括PLL單元PLL和受控延遲單元CDU。這樣單元執(zhí)行與圖8的相應(yīng)單元相同的功能，即當(dāng)從存儲器讀取數(shù)據(jù)時，提供不同的時鐘相位clk、clk90、clk180和不同的選通脈沖信號相位dqs、dqs270。因此，可控單元CDU的延遲與PLL單元中90度延遲元件的延遲匹配。
圖2表示圖1的PLL單元的振蕩器OSC的示意性結(jié)構(gòu)圖。該振蕩器包括兩個延遲單元CDU。兩個受控的相同延遲單元CDU的延遲由控制電壓Vctrl控制。每個延遲單元能夠引入T的延遲，即相對于輸入時鐘clk是90度。振蕩器的頻率是單一延遲元件CDU的延遲的4倍。
圖3表示圖2的振蕩器的定時。尤其是示出了節(jié)點(diǎn)處的信號，即時鐘信號clk、信號clk90(時鐘信號被移相90度)、信號clk180(時鐘信號被移相180度)、和信號clk270(時鐘信號被移相270度)。
圖4表示根據(jù)第二實(shí)施例，用于產(chǎn)生多倍時鐘相位的DDRSDRAM控制器相關(guān)部分的示意性結(jié)構(gòu)圖。這里，示出了圖2的振蕩器OSC和受控的延遲單元CDU。該裝置的用途對應(yīng)于圖8裝置的用途，即對處理器和DDR SDRAM存儲器之間接口中的信號進(jìn)行彼此之間精確的定時。振蕩器OSC產(chǎn)生時鐘信號clk、clk90、clk180、clk270，即時鐘信號和分別移相90度、180度和270度的信號。延遲單元CDU接收控制信號Vctrl和選通脈沖信號DQS，作為輸入信號，并輸出dqs90和dqs270。優(yōu)選地，受控延遲單元CDU是簡單的1/4T延遲單元。因此，輸入的選通脈沖信號被延遲，以分別產(chǎn)生dqs90和dqs270信號(選通脈沖信號被移相90度和270度)。因此，最初在圖8中示出的所有相位都存在。控制電壓Vctrl受PLL中的反饋環(huán)控制。增加緩沖器B1-B7以將延遲單元CDU的微分(模擬)信號轉(zhuǎn)換為實(shí)際的干線至干線的邏輯信號。那些信號可以用在上述(未示出)的接口邏輯中。
當(dāng)控制信號Vctrl用于所有的三個延遲單元CDU1、CDU時，延遲單元CDU與PLL單元中的延遲匹配。
圖5表示圖1的PLL單元的示意性結(jié)構(gòu)圖。示出了相位比較器COMP和振蕩器OSC。根據(jù)圖2實(shí)現(xiàn)的振蕩器OSC的輸出反饋至相位比較器COMP的輸入，并在這里與參考時鐘ref_clk比較。相位比較器COMP輸出控制電壓Vctrl。控制電壓Vctrl也用作延遲單元CDU1、CDU的控制輸入。
相應(yīng)地，DDR SDRAM接口信號，例如選通脈沖信號dqs，可以被精確定時。另外，可以使用簡單的T/4延遲元件代替現(xiàn)有技術(shù)中的DLL單元。
換言之，提供一種解決方案，用于向外部DDR SDRAM存儲器的物理接口，它就功率和面積來說，比現(xiàn)存的解決方案更有效。在物理接口中，通常需要PLL和多個DLL。所需的DLL的數(shù)量取決于外部接口的寬度。如每個字節(jié)需要1個DLL，那么32比特的接口需要4個DLL。但是，根據(jù)本發(fā)明，DLL被單一的延遲元件取代。由于那些延遲元件在功率和面積上更有效率，這就提高了該解決方案的效率。典型地，使用DLL(而不是標(biāo)準(zhǔn)延遲元件)實(shí)現(xiàn)高定時精度。但是，根據(jù)本發(fā)明，該精度幾乎不受影響。
因此，提高了DDR SDRAM接口的物理實(shí)現(xiàn)的面積和功率的效率。普通的物理實(shí)現(xiàn)包括PLL單元和4個DLL單元。根據(jù)本發(fā)明，PLL單元包括具有單一延遲元件的4相振蕩器。由于DLL單元被單一的延遲單元取代，因此，面積和功率比具有4個DLL單元時降低了大約8倍。根據(jù)現(xiàn)有技術(shù)的接口中，DLL單元用于提供非常精確的時鐘周期固定分?jǐn)?shù)的延遲，而根據(jù)本發(fā)明的單一的延遲單元與PLL單元中的延遲匹配，以保持它的精確性。
上述控制器可以實(shí)現(xiàn)用于移動DDR SDRAM，這是由于移動DDR SDRAM和標(biāo)準(zhǔn)DDR SDRAM具有相同的物理接口概念，即每個時鐘循環(huán)傳送兩個比特，使用每個字節(jié)一個選通脈沖，以及選通脈沖和數(shù)據(jù)之間的對齊是相等的。
由于現(xiàn)有技術(shù)的DLL單元包括8個類似的延遲元件，4個在主DLL中，4個在從屬DLL中，所以僅提供一個延遲單元導(dǎo)致的面積增益為8。取代DLL的單一的延遲元件的延遲與PLL中具有四分之一時鐘周期延遲的延遲元件匹配。
根據(jù)本發(fā)明的另一實(shí)施例，在第一和第二實(shí)施例中描述的存儲器控制器的配置和運(yùn)行還適用于或可應(yīng)用于四倍數(shù)據(jù)速率QDRSRAM。對于與QDR存儲器模塊相關(guān)的更詳細(xì)信息請參見http//www.qdrsram.com。
或者，根據(jù)第一和第二實(shí)施例的存儲器控制器的配置和運(yùn)行也可應(yīng)用于其他的多倍數(shù)據(jù)速率RAM存儲器控制器，尤其是多倍數(shù)據(jù)速率SRAM存儲器控制器。
應(yīng)當(dāng)注意，上述實(shí)施例用于列舉而不是限制本發(fā)明，本領(lǐng)域技術(shù)人員在不脫離后附權(quán)利要求保護(hù)范圍的情況下，可以設(shè)計出許多其他的實(shí)施例。在權(quán)利要求中，任何放置在括號中的參考標(biāo)記不應(yīng)被理解為限制權(quán)利要求。詞語“包括”不排除存在權(quán)利要求中未列出的元件或步驟。元件前的詞語“一個”不排除存在多個這樣的元件。在列舉一些裝置的設(shè)備權(quán)利要求中，這些裝置中的幾個可以用一個相同的硬件項(xiàng)實(shí)現(xiàn)。簡單的事實(shí)，即彼此不同的從屬權(quán)利要求中敘述了某些措施，并不表示這些措施的組合不能有利地利用。
并且，權(quán)利要求中的任何參考標(biāo)記不應(yīng)理解為限制權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.用于多倍數(shù)據(jù)速率RAM存儲器模塊的存儲器控制器，包括-PLL單元(PLL)，用于從參考時鐘(ref_clk)產(chǎn)生不同的時鐘相位(clk，clk90，clk180)；以及-可控的延遲單元(CDU)，用于延遲選通脈沖信號(dqs)。
2.根據(jù)權(quán)利要求1的存儲器控制器，其中所述存儲器控制器適用于雙倍數(shù)據(jù)速率SDRAM存儲器模塊。
3.根據(jù)權(quán)利要求1或2的存儲器控制器，其中所述可控的延遲單元(CDU)的延遲與所述PLL單元(PLL)的延遲匹配。
4.根據(jù)權(quán)利要求1、2或3的存儲器控制器，其中所述可控的延遲單元(CDU)適用于將選通脈沖信號(dqs)延遲90度。
5.根據(jù)權(quán)利要求3或4的存儲器控制器，其中所述PLL單元(PLL)包括具有兩個單一延遲單元(CDU1)的4相振蕩器(OSC)。
6.根據(jù)權(quán)利要求5的存儲器控制器，其中所述PLL單元(PLL)還包括相位比較器(COMP)，其輸出控制信號(Vctrl)，其中所有延遲單元(CDU，CDU1)接收所述控制信號(Vctrl)作為輸入信號。
7.根據(jù)權(quán)利要求1的存儲器控制器，其中所述存儲器控制器適用于四倍數(shù)據(jù)速率RAM存儲器模塊。
8.包括根據(jù)權(quán)利要求1-7的存儲器控制器的數(shù)據(jù)處理系統(tǒng)。
全文摘要
提供一種存儲器控制器，用于多倍數(shù)據(jù)速率RAM存儲器模塊。所述控制器包括PLL單元(PLL)，用于從參考時鐘(ref_clk)產(chǎn)生不同的時鐘相位(clk，clk90，clk180)。另外，提供可控的延遲單元(CDU)，用于延遲選通脈沖信號(dqs)。
文檔編號G11C7/22GK1947201SQ200580012976
公開日2007年4月11日 申請日期2005年4月26日 優(yōu)先權(quán)日2004年4月29日
發(fā)明者揚(yáng)·芬克, 約瑟夫·J.·A.·M.·韋爾蘭當(dāng) 申請人:皇家飛利浦電子股份有限公司