專利名稱：：防止存儲器陣列產(chǎn)生位線干擾的方法
技術(shù)領域：
：本發(fā)明涉及半導體器件的數(shù)據(jù)擦寫技術(shù)，尤其涉及防止非揮發(fā)性存儲器陣列產(chǎn)生位線干擾的方法。
背景技術(shù)：
：非揮發(fā)性存儲器(nonvolatilememory)是一種常用的半導體器件，才艮據(jù)材料、結(jié)構(gòu)的不同，非揮發(fā)性存儲器可分為很多種類。以氮只讀存儲器(NROM)為例，其具有如圖l所示的器件結(jié)構(gòu)，它包括襯底l、形成于襯底l中的源極2和漏極3，以及形成于襯底1上方的柵極4，其中，.柵極4和襯底1之間還具有三個相疊加的絕緣層51、52、53,中間一層52為捕陷電荷層(charge-trappinglayer),用于存儲數(shù)據(jù)，上下兩側(cè)的絕緣層51、53用于鎖住中間層52的電荷。補陷電荷層52的兩端具有可充電區(qū)域61、62，分別用于存儲一比特的數(shù)據(jù)。圖2是非揮發(fā)性存儲器陣列的結(jié)構(gòu)示意圖，該陣列由數(shù)個如圖1所示的存儲單元以陣列形式排列而成，為了筒化說明，圖中僅畫出了16個單元，于實際應用中可根據(jù)需要進行結(jié)構(gòu)的擴展。每一行的存儲單元的柵極均連接至一條字線(WordLine,WL),每一列的存儲單元的源極和漏極分別連接至一條位線(BitLine,BL),且相鄰兩列存卡者單元之間共用一條位線，例如存儲單元C11C41和存儲單元C12C42之間共用位線BL2。.當需要對某一條位線上的一個存儲單元進行編程時，容易出現(xiàn)對鄰近存儲單元的干擾。以存儲單元Cll為例，在對其編程時需要在位線BL2上加高電位，因為存儲單元C21和Cll共用位線BL1和BL2,所以C21的源極和漏極之間會存在電勢差，該電勢差會導致存儲單元C21的閾值電壓變化量DVt增大，從而影響到存儲單元的性能。同理，存儲單元C22的源極和漏極之間也會存在電勢差，只不過連接C22的位線BL3是懸空的。除了C21和C22之外，其它與Cll共用位線BL2的存儲單元(無論是否已經(jīng)編程)也會受到類似的干擾，越是靠近Cll的存儲單元所受到的干擾越大。
發(fā)明內(nèi)容本發(fā)明所解決的技術(shù)問題在于提供一種方法，以防止非揮發(fā)性存儲器陣列中位線干擾的產(chǎn)生，從而提高存儲器件的性能。為解決上述技術(shù)問題，本發(fā)明提供了一種防止存儲器陣列產(chǎn)生位線干擾的方法，所述的存儲器陣列由數(shù)個包括柵極、源極、漏極的存儲單元以陣列形式排列而成，每一行的存儲單元的柵極均連接至一字線，每一列的存儲單元的源極和漏極分別連接至一位線，且相鄰兩列存儲單元之間共用一條位線，所述方法當某一存儲單元在接受編程時，若其它存儲單元所連接的兩條位線一條處于高電位、一條處于懸空狀態(tài)或低電位時，則對該其它存儲單元加載一柵極偏置電壓。進一步地，若該其它存儲單元是已編過程的單元，則所述柵極偏置電壓的范圍是01V。進一步地，若該其它存儲單元是未經(jīng)過編程的單元，則所述柵極偏置電壓的范圍是-l0V。進一步地，所述的存儲器陣列是非揮發(fā)性存儲器陣列，所述的存儲單元包括襯底，形成于襯底中的源極和漏極，以及形成于襯底上方的柵極，其中，柵極和襯底之間還具有三個相疊加的絕緣層，中間層用于捕陷電荷，兩邊的絕緣層用于鎖住中間層的電荷，且所述的中間層具有兩個可充電區(qū)域，分別用于存儲一比特的數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明在對非揮發(fā)性存儲器陣列執(zhí)行單個存儲單元的編程時，對與其相鄰的存儲單元加載柵極偏置電壓，通過調(diào)節(jié)柵極偏置電壓的大小，可有效減小存儲單元內(nèi)部的電勢差，從而消除或者改善了位線干擾，.同時，不會影響正在接受編程的存儲單元的編程效率。本發(fā)明的防止存儲器陣列產(chǎn)生位線干擾的方法由以下的實施例及附圖給出。圖1為一種非揮發(fā)性存儲器的結(jié)構(gòu)示意圖。圖2為非揮發(fā)性存儲器陣列的結(jié)構(gòu)示意圖。圖3a和圖3b為本發(fā)明第一組實驗得到的Vd、Vg與DvtR的關(guān)系圖。圖4a和圖4b為本發(fā)明第二組實驗得到的Vd、Vg與DvtR的關(guān)系圖。具體實施方式述。本發(fā)明的方法是當某一存儲單元在接受編程時，'若其鄰近的存儲單元所連接的兩條位線一條處于高電位、一條處于懸空狀態(tài)或低電位，即源極和漏極之間存在電勢差時，對該存儲單元加載一柵極偏置電壓Vg。參見圖2，例如當存儲單元Cll正在接受編程時，位線BL2處于高電位，位線BL1處于低電位，位線BL3處于懸空狀態(tài)，此時的存儲單元C21和C22即存在受干擾的情況，需要對其加載柵極偏置電壓Vg。為了確定最佳的偏置電壓取值，以存儲單元C21為例，分別對其未進行過編程和已進行過編程的兩種狀態(tài)進行了如下實驗，實驗過程中Cll始終是正在接受編程的存儲單元。首先，給未選中的字線WL2WL4加零偏置，使存儲單元C21的源極電壓Vs和襯底電壓Vb為零；然后，在所選中的位線BL2上加一個高電位，大小控制在4.5V5.5V之間，使得C21的漏極電壓Vd保持在4.5V5.5V之間，該電位的持續(xù)時間等于一個較長的脈沖寬度PW,例如設定PW為10ms;接著，在存儲單元C21上加載柵極偏置電壓Vg，并調(diào)節(jié)Vg的大小，記錄相應的閾值電壓變化量DvtR;最后，根據(jù)所記錄的測試結(jié)果找出最佳的偏置電壓取值。表1是對未接受過編程的存儲單元C21進行上述實驗所采用的參數(shù)值，其中，Vg的范圍是-2.0V0.0V。圖3a和圖3b是根據(jù)表1提供的參數(shù)值從C21的a、b兩個比特(見圖2)上分別獲取的閾值電壓Vt的變化情況，圖中的橫軸表示Vd的取值，縱軸表示閾值電壓變化量DvtR，DvtR的絕對值越小，越接近理想情況。從圖3a中可知，對于C21的b比特而言，當Vg為OV時，DvtR值最大，為0.38V;而當Vg取負值，例如-0.3V,-0.5V和-1.0V時，DvtR的值可減小到0.12V以下，屬于可接受的范圍。同時，從圖3b中也可看出，當Vgf^值范圍在-lOV之間時，C22的a比特所受的干擾也在可容許的范圍之內(nèi)。表2是對已接受過編程的存儲單元C21進行上述實驗所釆用的參數(shù)值，其中，Vg的范圍是0.0V1.5V。圖4a和圖4b是根據(jù)表2提供的參數(shù)值從C21的a、b兩個比特上分別獲取的閾值電壓Vt的變化情況，同樣地，DvtR的絕對值越小，越接近理想情況。從圖4a中可知，對于C21的b比特而言，當Vg為OV時，DvtR最大，為畫1.062V;而當Vg取正值，例如0.2V,0.5V,0.8V和1.5V時，DvtR的值可減小到-0.23V以下，屬于可接受的范圍。然而需要注意的是，對于C21的a比特而言，當Vg增大到1.5V時，DvtR從一負值增大到正的0.108V(參見圖4b),也就是說，柵極偏置電壓Vg取值過大，會對該存儲單元產(chǎn)生負面影響，因此，對于已編過程的單元，較為合理的取值范圍是Vg介于0~1V之間。擾。表1<table>complextableseeoriginaldocumentpage6</column></row><table>表2<table>complextableseeoriginaldocumentpage6</column></row><table>權(quán)利要求1.一種防止存儲器陣列產(chǎn)生位線干擾的方法，所述的存儲器陣列由數(shù)個包括柵極、源極、漏極的存儲單元以陣列形式排列而成，每一行的存儲單元的柵極均連接至一字線，每一列的存儲單元的源極和漏極分別連接至一位線，且相鄰兩列存儲單元之間共用一條位線，其特征在于:所述方法當某一存儲單元在接受編程時，若其它存儲單元所連接的兩條位線一條處于高電位、一條處于懸空狀態(tài)或低電位時，則對該其它存儲單元加載一柵極偏置電壓。2、如權(quán)利要求1所述的防止存儲器陣列產(chǎn)生位線干擾的方法，其特征在于若該其它存儲單元是已編過程的單元，則所述柵極偏置電壓的范圍是01V。3、如權(quán)利要求1所述的防止存儲器陣列產(chǎn)生位線干擾的方法，其特征在于若該其它存儲單元是未經(jīng)過編程的單元，則所述柵極偏置電壓的范圍是-lOV。4、如權(quán)利要求1所述的防止存儲器陣列產(chǎn)生位線干擾的方法，其特征在于所述的存儲器陣列是非揮發(fā)性存儲器陣列。5、如權(quán)利要求4所述的防止存儲器陣列產(chǎn)生位線干擾的方法，其特征在于所述的存儲單元包括襯底，形成于襯底中的源極和漏極，以及形成于襯底上方的柵極，其中，柵極和襯底之間還具有三個相疊加的絕緣層，中間層用于捕陷電荷，兩邊的絕緣層用于鎖住中間層的電荷。6、如權(quán)利要求5所述的防止存儲器陣列產(chǎn)生位線干擾的方法，其特征在于所述的中間層具有兩個可充電區(qū)域，分別用于存儲一比特的數(shù)據(jù)。全文摘要本發(fā)明公開了一種防止存儲器陣列產(chǎn)生位線干擾的方法，所述的存儲器陣列由數(shù)個包括柵極、源極、漏極的存儲單元以陣列形式排列而成，每一行的存儲單元的柵極均連接至一字線，每一列的存儲單元的源極和漏極分別連接至一位線，且相鄰兩列存儲單元之間共用一條位線，所述方法當某一存儲單元在接受編程時，若其它存儲單元所連接的兩條位線一條處于高電位、一條處于懸空狀態(tài)或低電位時，則對該其它存儲單元加載一柵極偏置電壓。采用本發(fā)明的方法可防止非揮發(fā)性存儲器陣列產(chǎn)生位線干擾，從而提高存儲器件的性能。文檔編號G11C16/06GK101373636SQ20071004504公開日2009年2月25日申請日期2007年8月20日優(yōu)先權(quán)日2007年8月20日發(fā)明者劉鑒常,易晶晶,繆威權(quán),蔡恩靜,陳德艷,陳良成申請人:中芯國際集成電路制造(上海)有限公司