專利名稱：多存儲器模塊電路布局以及用于減少阻抗不連續(xù)性的方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域是多存儲器模塊電路布局。
背景技術(shù)：
1948年EDVAC計算機系統(tǒng)的開發(fā)常被稱為計算機時代的開始。從那時起，計算機系統(tǒng)已經(jīng)演變成極為復(fù)雜的設(shè)備?，F(xiàn)今的計算機比諸如EDVAC之類的早期系統(tǒng)要復(fù)雜得多。計算機系統(tǒng)通常包括硬件和軟件元件、應(yīng)用程序、操作系統(tǒng)、處理器、總線、存儲器、輸入/輸出設(shè)備等等的組合。半導(dǎo)體處理和計算機架構(gòu)的進步已經(jīng)用于推動計算機的性能變得越來越高，并且已經(jīng)使得現(xiàn)今的計算機系統(tǒng)比僅僅幾年以前的計算機要強大得多。
在半導(dǎo)體處理和計算機架構(gòu)的進步中，計算機存儲器子系統(tǒng)的進步在創(chuàng)建更強大的計算機中扮演了重要角色。為了維持計算機性能的穩(wěn)定全面的增長，計算機存儲器子系統(tǒng)的速度已經(jīng)隨著計算機處理器的速度的增長而增長。在過去的若干年中，計算機存儲器子系統(tǒng)的性能的增長已經(jīng)增長了若干數(shù)量級。就在幾年前，計算機存儲器子系統(tǒng)的操作速度以千赫茲來度量?，F(xiàn)今，計算機存儲器子系統(tǒng)的操作速度以兆赫茲來度量。
當(dāng)前，電子設(shè)備工程聯(lián)合會(‘JEDEC’)在電子工業(yè)中充當(dāng)計算機存儲器子系統(tǒng)性能標(biāo)準(zhǔn)的重要來源。JEDEC建立于1960年并且是電子工業(yè)聯(lián)合會(‘EIA’)的半導(dǎo)體工程標(biāo)準(zhǔn)化團體。EIA代表電子工業(yè)所有領(lǐng)域的商業(yè)聯(lián)盟并且公布同時滿足制造商和客戶的需要的遍及整個電子工業(yè)的標(biāo)準(zhǔn)。
在計算機存儲器子系統(tǒng)性能標(biāo)準(zhǔn)的領(lǐng)域中，JEDEC標(biāo)準(zhǔn)支持包括兩個雙列直插式存儲器模塊(‘DIMM’)和四個DIMM的電路布局。實現(xiàn)根據(jù)JEDEC標(biāo)準(zhǔn)的兩個DIMM布局的存儲器子系統(tǒng)可以以高達667兆字節(jié)/每秒的速度來操作。實現(xiàn)根據(jù)JEDEC標(biāo)準(zhǔn)的四個DIMM布局的存儲器子系統(tǒng)可以以高達400兆字節(jié)/每秒的速度來操作。以更高的速度來操作實現(xiàn)兩個DIMM布局或四個DIMM布局的存儲器子系統(tǒng)會由于信號反射或符號間干擾而導(dǎo)致產(chǎn)生存儲器子系統(tǒng)數(shù)據(jù)錯誤。

發(fā)明內(nèi)容
公開了一種多存儲器模塊電路布局，其包括存儲器控制器；多個存儲器模塊，其通過存儲器總線連接到該存儲器控制器；以及諧振器，其以星型(starburst)布局連接到該多個存儲器模塊。公開了一種用于減少多存儲器模塊電路中的阻抗不連續(xù)性的方法，其包括提供通過存儲器總線連接到存儲器控制器的多個存儲器模塊，選擇星型布局，以及基于所選擇的星型布局將諧振器連接到該多個存儲器模塊。公開了另外一種用于減少多存儲器模塊電路中的阻抗不連續(xù)性的方法，其包括由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗(discontinuity reducing impedance)，該多存儲器模塊電路具有邏輯上排列在該預(yù)定位置周圍的多個元件。
根據(jù)后續(xù)對附圖中所說明的本發(fā)明的示例性實施例的更加具體的描述，本發(fā)明的前述目標(biāo)、特征和優(yōu)點以及其它的目標(biāo)、特征和優(yōu)點將變得顯而易見，在附圖中相同的參考數(shù)字通常表示本發(fā)明的示例性實施例的相同部分。


圖1闡述了說明根據(jù)本發(fā)明的實施例的示例性多存儲器模塊電路布局的繪線圖。
圖2闡述了說明根據(jù)本發(fā)明的實施例的另一個示例性多存儲器模塊電路布局的繪線圖。
圖3闡述了說明根據(jù)本發(fā)明的實施例的另一個示例性多存儲器模塊電路布局的繪線圖。
圖4闡述了說明根據(jù)本發(fā)明的實施例的另一個示例性多存儲器模塊電路布局的繪線圖。
圖5闡述了說明根據(jù)本發(fā)明的實施例的另一個示例性多存儲器模塊電路布局的繪線圖。
圖6A闡述了說明在實現(xiàn)根據(jù)現(xiàn)有技術(shù)的多存儲器模塊電路布局的電路中的電信號的波形的眼圖。
圖6B闡述了說明在實現(xiàn)根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局的電路中的電信號的波形的眼圖。
圖7闡述了說明根據(jù)本發(fā)明的實施例的用于減少多存儲器模塊電路中的阻抗不連續(xù)性的示例性方法的流程圖。
具體實施例方式
從圖1開始，參考附圖來描述根據(jù)本發(fā)明的實施例的示例性多存儲器模塊電路布局。圖1闡述了說明根據(jù)本發(fā)明的實施例的示例性多存儲器模塊電路布局的繪線圖。圖1中的示例性多存儲器模塊電路布局包括存儲器控制器(102)；通過存儲器總線(104)連接到該存儲器控制器(102)的多個存儲器模塊(106、108)；以及以星型布局連接到該多個存儲器模塊(106、108)的諧振器(100)。圖1的示例性多存儲器模塊電路布局有利地操作為減少圖1中所描繪的多存儲器模塊電路中的阻抗不連續(xù)性。阻抗不連續(xù)性存在于具有不同阻抗的介質(zhì)之間的邊界處。當(dāng)電路中的電信號遇到阻抗不連續(xù)性時，該電信號的一部分被反射回該信號的源。該原始信號的被反射部分稱作“信號反射”。該原始信號的剩余部分繼續(xù)沿著原始路徑前進。
由于阻抗不連續(xù)性產(chǎn)生的信號反射可能會給電路帶來負(fù)面效應(yīng)。沿著該電路中阻抗不連續(xù)性產(chǎn)生信號反射的每個點處，通過該電路傳輸?shù)脑茧娦盘柕姆缺粶p小。另外，當(dāng)信號反射來回地反射通過該電路時，信號反射可能會干擾原始電信號。這種信號干擾可能導(dǎo)致產(chǎn)生達到對該電信號的預(yù)期接收的錯誤電壓，并且因此產(chǎn)生數(shù)據(jù)錯誤。
在圖1的示例性電路布局中，存儲器控制器(102)從存儲器模塊(106、108)傳輸和接收電信號。存儲器控制器(102)是用于控制對安裝在存儲器模塊上的隨機存取存儲器(‘RAM’)設(shè)備的存取的計算機硬件。該存儲器控制器(102)生成必要的信號以控制從RAM設(shè)備讀信息以及向RAM設(shè)備寫信息，并且充當(dāng)RAM設(shè)備與計算機系統(tǒng)的其它主要部分的接口。在設(shè)計該存儲器控制器(102)時，計算機架構(gòu)通常將該存儲器控制器(102)集成進主板的系統(tǒng)芯片組。在圖1的示例性電路布局中，該存儲器控制器(102)被安裝在主板(130)上。對根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局有用的存儲器控制器的例子可以包括IntelE7520存儲器控制器集線器芯片組或AMD-760TM芯片組。
圖1的示例性電路布局中的主板(130)還在其上安裝了連接器(110、112)。連接器是用于將存儲器模塊裝配到主板并將存儲器模塊電連接到存儲器總線的硬件。在圖1的示例性電路布局中，存儲器模塊(106)通過連接器(110)裝配到主板(130)。存儲器模塊(108)通過連接器(112)裝配到主板(130)。
在圖1的示例性電路布局中，每個存儲器模塊(106、108)已經(jīng)在其上面安裝了許多隨機存取存儲器設(shè)備(118)。存儲器模塊是小型印刷電路板或者其上裝配了多個RAM設(shè)備和用于這些RAM設(shè)備的支持電路和元件的其它襯底?？梢员桓倪M為根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局的存儲器模塊的例子可以包括單列直插式存儲器模塊(‘SIMM’)或雙列直插式存儲器模塊(‘DIMM’)。圖1的例子中的RAM設(shè)備(118)是存儲用于以任意順序存取的數(shù)據(jù)的集成電路芯片?？赡軐Ω鶕?jù)本發(fā)明的實施例的多存儲器模塊電路布局有用的RAM設(shè)備的例子可以包括靜態(tài)RAM(‘SRAM’)、動態(tài)RAM(‘DRAM’)、同步DRAM(‘SDRAM’)、雙倍數(shù)據(jù)速率同步DRAM(‘DDR SDRAM’)等等。在圖1的例子中，存儲器模塊(106、108)被實現(xiàn)為包括許多DRAM存儲器設(shè)備的DIMM。
在圖1的示例性電路布局中，存儲器模塊(106、108)通過存儲器總線(104)連接到該存儲器控制器(102)。存儲器總線是一個或多個雙向數(shù)據(jù)傳輸通路，其在連接到該存儲器總線的元件之間傳送電信號信息。在圖1的例子中，存儲器模塊通過存儲器分支線(stub)連接到該存儲器總線。分支線是數(shù)據(jù)傳輸通路的一部分。存儲器分支線是將存儲器模塊連接到存儲器總線的分支線。存儲器分支線將存儲器模塊連接到存儲器總線所在的沿著存儲器總線的點被稱作‘連接點’。在圖1的例子中，存儲器模塊(106)通過存儲器分支線(122)在連接點‘J1’處連接到該存儲器總線(104)，而存儲器模塊(108)通過存儲器分支線(124)在連接點‘J2’處連接到該存儲器總線(104)。存儲器分支線(122)始于該存儲器總線(104)上的連接點‘J1’，并且終止于存儲器模塊(106)上。存儲器分支線(124)始于該存儲器總線(104)上的連接點‘J2’，并且終止于存儲器模塊(108)上。在圖1的示例性電路布局中，沿著存儲器總線(104)的阻抗不連續(xù)性出現(xiàn)在連接點‘J1’和連接點‘J2’，因為在連接點‘J1’和‘J2’處連接到該存儲器總線(104)的存儲器分支線(122、124)以及存儲器模塊(106、108)形成電容性負(fù)載，所以其在連接點‘J1’和‘J2’處改變了沿著該存儲器總線(104)的電流。
在圖1的示例性電路布局中，存儲器總線(104)包括存儲器總線分支線(114、116)。存儲器總線分支線是組成存儲器總線的一個或多個數(shù)據(jù)傳輸通路的一部分。在圖1的例子中，該存儲器總線分支線(114、116)被實現(xiàn)為沿著主板(130)的走線。在圖1的例子中，存儲器總線分支線(114)始于該存儲器控制器(102)并且終止于存儲器分支線(122)連接到該存儲器總線(104)的連接點‘J1’處。存儲器總線分支線(116)始于存儲器分支線(122)連接到該存儲器總線(104)的連接點‘J1’處并且終止于存儲器分支線(124)連接到該存儲器總線(104)的連接點‘J2’處。
在圖1的示例性電路布局中，諧振器(100)以星型布局連接到存儲器模塊(106、108)。該諧振器(100)是具有能使得沿著存儲器總線(104)的阻抗不連續(xù)性最小化的特定阻抗特性的電子元件。該諧振器(104)的阻抗特性可以是靜態(tài)的，使得沿著該存儲器總線(104)的阻抗不連續(xù)性對于特定的頻帶被最小化。然而，該諧振器的阻抗特性也可是動態(tài)的，使得沿著該存儲器總線(104)的阻抗不連續(xù)性對于任意頻帶被最小化。
根據(jù)本發(fā)明的星型布局通常被實現(xiàn)為在特定位置周圍的多存儲器模塊電路布局中的元件的邏輯排列。星型布局被如此稱呼是因為這些元件的幾何排列在視覺上常常類似于一顆星。然而，某些星型布局在特定位置周圍具有這樣的邏輯排列，其實現(xiàn)的元件的幾何排列在視覺上不類似于星。為了實現(xiàn)根據(jù)本發(fā)明的星型布局，電路布局的元件邏輯上被排列在多存儲器模塊電路中存儲器模塊之間的特定位置周圍。這些元件所圍繞排列的特定位置將基于其它電路元件的阻抗、包括在特定電路布局中的存儲器模塊的數(shù)量、電路布局的特定地理排列的空間限制、存儲器總線分支線的數(shù)量和物理位置、存儲器分支線的數(shù)量和物理位置、特定電路布局中的分支線的物理配置以及本領(lǐng)域的普通技術(shù)人員將想到的許多其它因素而變化。
圖1的示例性星型布局包括電子電路元件的排列，其中諧振器(100)連接到在存儲器模塊之間的電子電路。在圖1的示例性電路布局中，在存儲器模塊(106、108)之間的電子電路包括存儲器分支線(122、124)、連接點‘J1’和‘J2’以及總線分支線(116)。圖1的諧振器(100)在連接點‘J1’處連接到在存儲器模塊(106、108)之間的電子電路。當(dāng)以星型布局在連接點處將該諧振器(100)連接到存儲器模塊時，該諧振器(100)可以在沿著該存儲器總線的任意連接點處連接到在存儲器模塊之間的電子電路。為了使阻抗不連續(xù)性最小化，理想地，在任意給定時間諧振器將瞬時地將其到存儲器總線的連接切換到對應(yīng)著傳輸或接收電信號的存儲器模塊的連接點。例如，當(dāng)存儲器模塊(106)接收或傳輸電信號時，理想地，諧振器(100)在連接點‘J1’處連接到存儲器總線(104)以使沿著存儲器總線(104)的阻抗不連續(xù)性最小化。類似地，當(dāng)存儲器模塊(108)接收或傳輸電信號時，理想地，諧振器(100)在連接點‘J2’處連接到存儲器總線(104)以使沿著存儲器總線(104)的阻抗不連續(xù)性最小化。然而，在電信號以高頻沿著存儲器總線(104)傳播時，將諧振器(100)到存儲器總線(104)的連接在連接點‘J1’和‘J2’之間切換可能證明是不可行的。為了整體平均地減少沿著存儲器總線(104)的阻抗不連續(xù)性，因此諧振器(100)可以在位于沿著該存儲器總線(104)的所有連接點的中間的連接點處連接到該存儲器總線(104)。當(dāng)沿著存儲器總線存在奇數(shù)個連接點時，所有連接點的中間連接點很明顯。例如，當(dāng)沿著存儲器總線存在3個連接點時，中間連接點是第二連接點。然而，當(dāng)沿著存儲器總線存在偶數(shù)個連接點時，兩個連接點充當(dāng)沿著該存儲器總線的所有連接點的中間連接點。例如，當(dāng)沿著該存儲器總線存在4個連接點時，第二連接點和第三連接點充當(dāng)中間連接點。當(dāng)沿著存儲器總線存在偶數(shù)個連接點時，諧振器(100)可以在充當(dāng)中間連接點的兩個連接點中離存儲器控制器最近的那個連接點處連接到存儲器總線，以整體平均地減少沿著該存儲器總線(104)的阻抗不連續(xù)性。在圖1的例子中，諧振器(100)在連接點‘J1’處連接到該存儲器總線(104)。
在圖1的示例性電路布局中，調(diào)節(jié)通過存儲器總線(104)在連接點‘J1’處連接到存儲器模塊的諧振器(100)的阻抗以使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化。通過由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗，圖1的示例性電路布局有利地減少了根據(jù)本發(fā)明的實施例的多存儲器模塊電路中的阻抗不連續(xù)性。該多存儲器模塊電路具有邏輯上排列在該預(yù)定位置周圍的多個元件。使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化的該諧振器(100)的阻抗將根據(jù)電連接到該諧振器(100)的其它元件的阻抗而變化。在圖1的例子中，電連接到該諧振器的其它元件包括存儲器控制器(102)、總線分支線(114、116)、存儲器分支線(122、124)以及存儲器模塊(106、108)。因為該諧振器(100)操作為使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化，所以該示例性多存儲器模塊電路布局有利地減少了沿著該存儲器總線的信號反射。
在圖1的示例性電路布局中，該諧振器(100)被裝配在主板(130)上。通過使用例如表面裝配技術(shù)或穿孔裝配技術(shù)將該諧振器(100)固定到該主板(130)，可以將該諧振器(100)裝配在該主板(130)上。表面裝配技術(shù)通過將電子元件引線或接線端焊接到該主板的頂表面而將電子元件連接到主板。穿孔裝配技術(shù)通過將元件引線插入穿過主板中的孔并且接著在主板反面上的位置焊接該引線而將電子元件連接到電子電路板。通過使用傳統(tǒng)的印刷電路板或集成電路制造技術(shù)將該諧振器(100)嵌入用于制造該主板(130)的襯底，也可以將諧振器(100)裝配在該主板(130)上。
在圖1的示例性電路布局中，諧振器(100)可以用各種電子元件來實現(xiàn)。該諧振器(100)可以被實現(xiàn)為分支線。讀者將從上文的內(nèi)容回憶起，分支線通常被實現(xiàn)為沿著印刷電路板或其它襯底的走線。因此，改變沿著該襯底的走線的寬度可以改變該諧振器(100)的阻抗，以便使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化。將該諧振器(100)實現(xiàn)為分支線有利地提供了一種多存儲器模塊電路布局，其使用當(dāng)前可用的印刷電路板制造方法使阻抗不連續(xù)性最小化。
在圖1的示例性電路布局中，諧振器(100)還可以實現(xiàn)為一個或多個連接的無源元件，諸如電阻器、電容器、電感器等等。改變與這種無源元件相關(guān)聯(lián)的值可以改變該諧振器(100)的阻抗，以便使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化。將該諧振器(100)實現(xiàn)為一個或多個連接的無源元件有利地提供了一種多存儲器模塊電路布局，其使用傳統(tǒng)的電路元件使阻抗不連續(xù)性最小化。
盡管圖1的示例性電路布局中的諧振器(100)可以被實現(xiàn)為分支線或者一個或多個連接的無源元件，諧振器的這種實現(xiàn)是用于解釋而不是用于限制的。實際上，諧振器(100)還可以使用諸如存儲器模塊之類的有源元件來實現(xiàn)。將諧振器(100)實現(xiàn)為存儲器模塊有利地提供了一種多存儲器模塊電路布局，其使阻抗不連續(xù)性最小化并且提供附加的電路功能。
讀者將注意到，圖1中所描繪的示例性多存儲器模塊電路布局僅包括兩個存儲器模塊。根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局還可以包括超過兩個的存儲器模塊。因此，為了進一步解釋，圖2闡述了說明根據(jù)本發(fā)明的實施例的包括三個存儲器模塊的另一個示例性多存儲器模塊電路布局的繪線圖。圖2的示例性多存儲器模塊電路布局包括存儲器控制器(102)、通過存儲器總線(104)連接到該存儲器控制器(102)的多個存儲器模塊(106、108、200)、以及以星型布局連接到該多個存儲器模塊(106、108、200)的諧振器(100)。
圖2的示例性多存儲器模塊電路布局與圖1的示例性多存儲器模塊電路布局相類似。即，圖2中的例子與圖1中的例子的類似之處在于圖2的示例性多存儲器模塊電路布局包括主板(130)、存儲器控制器(102)、存儲器模塊(106、108)、存儲器分支線(122、124)、存儲器總線(104)、總線分支線(114、116)、連接點‘J1’和‘J2’以及諧振器(100)。圖2的示例性多存儲器模塊電路布局與圖1的示例性多存儲器模塊電路布局的不同之處在于圖2的示例性多存儲器模塊電路布局還包括存儲器模塊(200)、存儲器分支線(202)、總線分支線(204)和連接點‘J3’。
在圖2的示例性電路布局中，該存儲器模塊(200)通過該存儲器總線(104)連接到該存儲器控制器(102)。該存儲器模塊(200)通過存儲器分支線(202)連接到該存儲器總線(104)。該存儲器分支線(202)始于該存儲器總線(104)并且終止于該存儲器模塊(200)上。存儲器分支線(202)連接到該存儲器總線(104)所在的沿著存儲器總線(104)的點是連接點‘J3’。
為了提供附加的存儲器總線長度以便將存儲器模塊(200)連接到該存儲器總線(104)，圖2的例子中的存儲器總線(104)還包括存儲器總線分支線(204)。圖2的存儲器總線分支線(204)被實現(xiàn)為沿著主板(130)的走線。存儲器總線分支線(204)始于存儲器分支線(124)連接到該存儲器總線(104)的連接點‘J2’處，并且終止于存儲器分支線(202)連接到該存儲器總線(104)的連接點‘J3’處。在圖2的例子中，沿著存儲器總線(104)的阻抗不連續(xù)性出現(xiàn)在連接點‘J1’、‘J2’和‘J3’，因為在連接點‘J1’、‘J2’和‘J3’處連接到該存儲器總線(104)的存儲器分支線(122、124、202)以及存儲器模塊(106、108、200)形成了電容性負(fù)載，其在連接點‘J1’、‘J2’和‘J3’處改變了沿著該存儲器總線(104)的電流。
根據(jù)本發(fā)明的星型布局通常被實現(xiàn)為在特定位置周圍的多存儲器模塊電路布局中的元件的邏輯排列。星型布局被如此稱呼是因為這些元件的幾何排列在視覺上常常類似于一顆星。然而，某些星型布局在特定位置周圍具有這樣的邏輯排列，其實現(xiàn)的元件的幾何排列在視覺上不類似于星。為了實現(xiàn)根據(jù)本發(fā)明的星型布局，電路布局的元件邏輯上被排列在多存儲器模塊電路中存儲器模塊之間的特定位置周圍。
在圖2的示例性電路布局中，該諧振器(100)被裝配在主板(130)上。該諧振器(100)以星型布局連接到存儲器模塊(106、108、200)。讀者將從上文的內(nèi)容回憶起，星型布局被實現(xiàn)為在多存儲器模塊電路中存儲器模塊之間的特定位置周圍的多存儲器模塊電路布局中的元件的邏輯排列。在圖2的示例性電路布局中，在存儲器模塊(106、108、200)之間的電子電路包括存儲器分支線(122、124、202)；連接點‘J1’、‘J2’和‘J3’；以及總線分支線(116、204)。讀者還將從上文的內(nèi)容回憶起，該諧振器(100)可以以星型布局通過存儲器總線(104)在位于所有連接點的中間連接點處連接到存儲器模塊(106、108、200)。在圖2的例子中，連接點‘J2’是位于所有連接點‘J1’、‘J2’和‘J3’的中間的連接點。因此，圖2的諧振器(100)以星型布局在連接點‘J2’處連接到存儲器模塊(106、108、200)，以便整體平均地減少沿著存儲器總線(104)的阻抗不連續(xù)性。
在圖2的示例性電路布局中，調(diào)節(jié)通過該存儲器總線(104)在連接點‘J2’處連接到該存儲器模塊的諧振器(100)的阻抗以使沿著存儲器總線(104)的阻抗不連續(xù)性最小化。通過由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗，圖2的示例性電路布局有利地減少了根據(jù)本發(fā)明的實施例的多存儲器模塊電路中的阻抗不連續(xù)性。該多存儲器模塊電路具有邏輯上排列在該預(yù)定位置周圍的多個元件。如上所述，使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化的該諧振器(100)的阻抗將根據(jù)電連接到該諧振器(100)的其它元件的阻抗而變化。減少多存儲器模塊電路中的阻抗不連續(xù)性有利地減少了沿著該存儲器總線(104)的信號反射。
讀者將注意到，圖1和圖2中所描繪的示例性多存儲器模塊電路布局分別包括兩個存儲器模塊和三個存儲器模塊。然而，可以包括在根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局中的存儲器模塊的最大數(shù)目沒有限制。因此，為了進一步解釋，圖3闡述了說明根據(jù)本發(fā)明的實施例的包括四個存儲器模塊的另一個示例性多存儲器模塊電路布局的繪線圖。圖3的示例性多存儲器模塊電路布局包括存儲器控制器(102)；通過存儲器總線(104)連接到該存儲器控制器(102)的多個存儲器模塊(106、108、200、300)；以及以星型布局連接到該多個存儲器模塊(106、108、200、300)的諧振器(100)。
圖3的示例性多存儲器模塊電路布局與圖2的示例性多存儲器模塊電路布局相類似。即，圖3中的例子與圖2中的例子的類似之處在于圖3的示例性多存儲器模塊電路布局包括主板(130)；存儲器控制器(102)；存儲器模塊(106、108、200)；存儲器分支線(122、124、202)；存儲器總線(104)；總線分支線(114、116、204)；連接點‘J1’、‘J2’和‘J3’；以及諧振器(100)。圖3的示例性多存儲器模塊電路布局與圖2的示例性多存儲器模塊電路布局的不同之處在于圖3的示例性多存儲器模塊電路布局還包括存儲器模塊(300)、存儲器分支線(302)、總線分支線(304)和連接點‘J4’。
在圖3的示例性電路布局中，該存儲器模塊(300)通過該存儲器總線(104)連接到該存儲器控制器(102)。該存儲器模塊(300)通過存儲器分支線(302)連接到該存儲器總線(104)。該存儲器分支線(302)始于該存儲器總線(104)并終止于該存儲器模塊(300)上。該存儲器模分支線(302)連接到該存儲器總線(104)所在的沿著存儲器總線(104)的點是連接點‘J4’。
為了提供附加的存儲器總線長度以便將存儲器模塊(300)連接到該存儲器總線(104)，圖3的例子中的存儲器總線(104)還包括存儲器總線分支線(304)。圖3的存儲器總線分支線(304)被實現(xiàn)為沿著主板(130)的走線。存儲器總線分支線(304)始于存儲器分支線(202)連接到該存儲器總線(104)的連接點‘J3’處，并且終止于存儲器分支線(302)連接到該存儲器總線(104)的連接點‘J4’處。在圖3的例子中，沿著存儲器總線(104)的阻抗不連續(xù)性出現(xiàn)在連接點‘J1’、‘J2’、‘J3’和‘J4’，因為在連接點‘J1’、‘J2’、‘J3’和‘J4’處連接到該存儲器總線(104)的存儲器分支線(122、124、202、302)以及存儲器模塊(106、108、200、300)形成了電容性負(fù)載，其在連接點‘J1’、‘J2’、‘J3’和‘J4’處改變了沿著該存儲器總線(104)的電流。
在圖3的示例性電路布局中，該諧振器(100)被裝配在主板(130)上。該諧振器(100)以星型布局連接到存儲器模塊(106、108、200、300)。讀者將從上文的內(nèi)容回憶起，星型布局被實現(xiàn)為在多存儲器模塊電路中存儲器模塊之間的特定位置周圍的多存儲器模塊電路布局中的元件的邏輯排列。在圖3的示例性電路布局中，在存儲器模塊(106、108、200、300)之間的電子電路包括存儲器分支線(122、124、202、302)；連接點‘J1’、‘J2’、‘J3’和‘J4’；以及總線分支線(116、204、304)。讀者還將從上文的內(nèi)容回憶起，當(dāng)存儲器總線具有偶數(shù)個連接點時，諧振器(100)可以以星型布局通過存儲器總線在充當(dāng)中間連接點的兩個連接點中離存儲器控制器最近的連接點處連接到存儲器模塊。在圖3的例子中，連接點‘J2’是充當(dāng)所有連接點‘J1’、‘J2’、‘J3’和‘J4’的中間連接點的兩個連接點‘J2’和‘J3’中離存儲器控制器(104)最近的連接點。因此，圖3的諧振器(100)以星型布局在連接點‘J2’處連接到存儲器模塊(106、108、200、300)，以便整體平均地減少沿著存儲器總線(104)的阻抗不連續(xù)性。
如上所述，使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化的該諧振器(100)的阻抗將根據(jù)電連接到該諧振器(100)的其它元件的阻抗而變化。在圖3的例子中，該存儲器總線(104)包括至少兩個連接到該諧振器(100)的具有失配阻抗的分支線。對于圖3所描繪的電路的操作頻率，總線分支線(114、304)具有30歐姆的阻抗值，而對于圖3所描繪的電路的操作頻率，總線分支線(116、204)具有60歐姆的阻抗值。
在圖3的示例性電路布局中，調(diào)節(jié)通過該存儲器總線(104)在連接點‘J2’處連接到存儲器模塊的諧振器(100)的阻抗以使沿著存儲器總線(104)的阻抗不連續(xù)性最小化。通過由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗，圖3的示例性電路布局有利地減少了根據(jù)本發(fā)明的實施例的多存儲器模塊電路中的阻抗不連續(xù)性。該多存儲器模塊電路具有邏輯上排列在該預(yù)定位置周圍的多個元件。由該諧振器(100)提供的阻抗可以與至少一個分支線的阻抗相同，并可以是與至少另一個分支線的阻抗失配的阻抗。在圖3的例子中，該諧振器(100)具有與總線分支線(116、204)的阻抗相同的阻抗而具有與總線分支線(114、304)的阻抗失配的阻抗。通過減少沿著存儲器總線(104)的阻抗不連續(xù)性，包括在圖3的示例性多存儲器模塊電路布局中的元件的阻抗值有利地減少了沿著存儲器總線(104)的信號反射。
讀者將注意到，圖1、圖2和圖3中所描繪的諧振器裝配在主板上并在沿著存儲器總線的連接點處連接到這些存儲器總線。然而，裝配在主板上并在沿著存儲器總線的連接點處連接到存儲器總線的諧振器是用于解釋而不是用于限制的。該諧振器還可裝配在連接器上以便將存儲器模塊裝配到主板，并且還可以連接到將存儲器模塊連接到存儲器總線的存儲器分支線。因此，為了進一步解釋，圖4闡述了說明根據(jù)本發(fā)明的實施例的另一個示例性多存儲器模塊電路布局的繪線圖，該示例性多存儲器模塊電路布局包括被裝配在存儲器總線(104)與至少一個存儲器模塊(108)之間的連接器(402)上的諧振器(100)。
圖4的示例性多存儲器模塊電路布局包括存儲器控制器(102)、通過存儲器總線(104)連接到該存儲器控制器(102)的多個存儲器模塊(106、108、200、300)、以及以星型布局連接到該多個存儲器模塊(106、108、200、300)的諧振器(100)。圖4的示例性多存儲器模塊電路布局與圖3的示例性多存儲器模塊電路布局相類似。即，圖4的例子與圖3的例子的類似之處在于圖4的示例性多存儲器模塊電路布局包括主板(130)；存儲器控制器(102)；存儲器模塊(106、108、200、300)； 存儲器分支線(122、124、202、302)；存儲器總線(104)；連接點‘J1’、‘J2’、‘J3’和‘J4’；以及諧振器(100)。
圖4的示例性多存儲器模塊電路布局與圖3的示例性多存儲器模塊電路布局的不同之處在于圖4的示例性多存儲器模塊電路布局還包括連接器(400、402、404、406)。如上所述，連接器被硬件地安裝在主板上以便將存儲器模塊裝配到主板。在圖4的例子中，連接器(400)將存儲器模塊(106)裝配到主板(130)。連接器(402)將存儲器模塊(108)裝配到主板(130)。連接器(404)將存儲器模塊(200)裝配到主板(130)。連接器(406)將存儲器模塊(300)裝配到主板(130)。
在圖4的示例性多存儲器模塊電路布局中，諧振器(100)被裝配在存儲器總線(104)與存儲器模塊(108)之間的連接器(402)上。通過將諧振器(100)固定在該連接器(402)上，可以將該諧振器(100)裝配在該連接器(402)上。通過將諧振器(100)嵌入在該連接器(402)內(nèi)，也可以將該諧振器(100)裝配在該連接器(402)上。
該諧振器(100)以星型布局連接到存儲器模塊(106、108、200、300)。讀者將從上文的內(nèi)容回憶起，星型布局被實現(xiàn)為在多存儲器模塊電路中存儲器模塊之間的特定位置周圍的多存儲器模塊電路布局中的元件的邏輯排列。在圖4的例子中，在存儲器模塊(106、108、200、300)之間的電子電路包括存儲器分支線(122、124、202、302)；連接點‘J1’、‘J2’、‘J3’和‘J4’；以及在連接點‘J1’與‘J4’之間的存儲器總線(104)。通過將存儲器模塊(108)連接到存儲器總線(104)的存儲器分支線(124)，將圖4的諧振器(100)連接到存儲器模塊。調(diào)節(jié)圖4的示例性電路布局中的諧振器(100)的阻抗以使沿著存儲器總線(104)的阻抗不連續(xù)性最小化。如上所述，使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化的該諧振器(100)的阻抗將根據(jù)電連接到該諧振器(100)的其它元件的阻抗而變化。
圖4所描述的示例性多存儲器模塊電路布局包括被裝配在存儲器總線與至少一個存儲器模塊之間的連接器上的諧振器。然而，該諧振器也可被裝配在存儲器模塊上。因此，為了進一步解釋，圖5闡述了說明根據(jù)本發(fā)明的實施例的另一個示例性多存儲器模塊電路布局的繪線圖，該示例性多存儲器模塊電路布局包括被裝配在存儲器模塊(108)上的諧振器(100)。裝配在存儲器模塊(108)上的諧振器(100)有利地提供了一種根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局，其不需要更改現(xiàn)有的主板架構(gòu)。
圖5的示例性多存儲器模塊電路布局包括存儲器控制器(102)、通過存儲器總線(104)連接到該存儲器控制器(102)的多個存儲器模塊(106、108、200、300)、以及以星型布局連接到該多個存儲器模塊(106、108、200、300)的諧振器(100)。圖5的示例性多存儲器模塊電路布局與圖4的示例性多存儲器模塊電路布局相類似。即，圖5中的例子與圖4中的例子的類似之處在于圖5的示例性多存儲器模塊電路布局包括主板(130)；存儲器控制器(102)；存儲器模塊(106、108、200、300)；存儲器分支線(122、124、202、302)；連接器(400、402、404、406)；存儲器總線(104)；連接點‘J1’、‘J2’、‘J3’和‘J4’；以及諧振器(100)。
圖5的示例性多存儲器模塊電路布局與圖4的示例性多存儲器模塊電路布局的不同之處在于圖5的示例性多存儲器模塊電路布局包括裝配在存儲器模塊(108)上的諧振器(100)。通過使用例如表面裝配技術(shù)或穿孔裝配技術(shù)將諧振器(100)固定在該存儲器模塊(108)板上，可以將該諧振器(100)裝配在該存儲器模塊(108)上。通過使用傳統(tǒng)的印刷電路板或集成電路制造技術(shù)將該諧振器(100)嵌入用于制造該存儲器模塊(108)的襯底中，也可以將該諧振器(100)裝配在該存儲器模塊(108)上。
在圖5的例子中，該諧振器(100)以星型布局連接到存儲器模塊(106、108、200、300)。讀者將從上文的內(nèi)容回憶起，星型布局被實現(xiàn)為在多存儲器模塊電路中存儲器模塊之間的特定位置周圍的多存儲器模塊電路布局中的元件的邏輯排列。在圖5的例子中，在存儲器模塊(106、108、200、300)之間的電子電路包括存儲器分支線(122、124、202、302)；連接點‘J1’、‘J2’、‘J3’和‘J4’；以及在連接點‘J1’與‘J4’之間的存儲器總線(104)。通過將存儲器模塊(108)連接到存儲器總線(104)的存儲器分支線(124)，將圖5的諧振器(100)連接到存儲器模塊。調(diào)節(jié)諧振器(100)的阻抗以使沿著存儲器總線(104)的阻抗不連續(xù)性最小化。如上所述，使沿著該存儲器總線(104)的阻抗不連續(xù)性最小化的該諧振器(100)的阻抗將根據(jù)電連接到該諧振器(100)的其它元件的阻抗而變化。
讀者將回憶起，圖1、圖2、圖3、圖4和圖5的示例性多存儲器模塊電路布局操作為使各自的多存儲器模塊電路中的阻抗不連續(xù)性最小化。使多存儲器模塊電路中的阻抗不連續(xù)性最小化有利地減少了電路中的信號反射。信號反射的效果通常用眼圖來說明。因此，為了進一步解釋，圖6A闡述了說明在實現(xiàn)根據(jù)現(xiàn)有技術(shù)的多存儲器模塊電路布局的電路中的電信號的波形的眼圖。圖6A中所說明的波形由根據(jù)現(xiàn)有技術(shù)的四-DIMM電路布局中存儲器控制器將數(shù)據(jù)裝載到離存儲器控制器最遠的存儲器模塊上而產(chǎn)生。
在圖6A的區(qū)域(600)處，讀者將注意到在實現(xiàn)根據(jù)現(xiàn)有技術(shù)的多存儲器模塊電路布局的電路中的信號反射的效果。如由圖6A的區(qū)域(600)處的‘拐點(knee)’所示出的，該信號反射干擾原始信號并且減小了該信號的電壓電平。因此，在圖6A的區(qū)域(600)處示出的信號干擾影響了原始信號的傳播延遲。傳播延遲是在發(fā)射機發(fā)送電信號的初始波前的時間與該電信號的電壓在接收機處達到邏輯閾值的時間之間出現(xiàn)的時間延遲。圖6A的區(qū)域(600)處的‘拐點’延長了電信號的傳播延遲并且限制了實現(xiàn)根據(jù)現(xiàn)有技術(shù)的多存儲器模塊電路布局的電路的有效操作頻率。
現(xiàn)在轉(zhuǎn)到圖6B，圖6B闡述了說明在實現(xiàn)根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局的電路中的電信號的波形的眼圖。產(chǎn)生在圖6B中所說明的波形的電路是一個常規(guī)電路。然而，產(chǎn)生在圖6B中所說明的波形的電路實現(xiàn)了根據(jù)本發(fā)明的實施例改進的電路布局。圖6B中所說明的波形由根據(jù)本發(fā)明的實施例的四DIMM電路布局中存儲器控制器將數(shù)據(jù)裝載到離存儲器控制器最遠的存儲器模塊而產(chǎn)生。
讀者將注意到由減少或消除在圖6A的區(qū)域(600)處所描繪的‘拐點’而得到的在圖6B的區(qū)域(602)所示的被減小的信號反射的效果。與實現(xiàn)根據(jù)現(xiàn)有技術(shù)的多存儲器模塊電路布局的電路中的電信號的傳播延遲相比，被減小的信號反射的效果降低了實現(xiàn)根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局的電路中的電信號的傳播延遲。與實現(xiàn)根據(jù)現(xiàn)有技術(shù)的示例性多存儲器模塊電路布局的電路相比，這些被減小的傳播延遲使得實現(xiàn)根據(jù)本發(fā)明的實施例的示例性多存儲器模塊電路布局的電路能夠操作在更高的頻率上，而不會增加數(shù)據(jù)錯誤。
如上所述，通過由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗，根據(jù)本發(fā)明的多存儲器模塊電路布局減少了多存儲器模塊電路中的阻抗不連續(xù)性。根據(jù)本發(fā)明的多存儲器模塊電路布局中的多存儲器模塊電路具有邏輯上排列在該預(yù)定位置周圍的多個元件。因此，為了進一步解釋，圖7闡述了一個流程圖，其說明根據(jù)本發(fā)明的實施例的用于減少多存儲器模塊電路中的阻抗不連續(xù)性的示例性方法導(dǎo)致得到根據(jù)本發(fā)明的實施例的多存儲器模塊電路布局。圖7的方法包括提供(700)通過存儲器總線連接到存儲器控制器的多個存儲器模塊。
圖7的方法還包括選擇(702)星型布局。根據(jù)圖7的方法選擇(702)星型布局可以通過選擇在多存儲器模塊電路布局中至少兩個存儲器模塊之間的位置來執(zhí)行，一旦將諧振器連接到多存儲器模塊電路，該選擇(702)導(dǎo)致得到在該位置周圍的多個電路元件的邏輯排列?；谄渌娐吩淖杩埂ㄔ谔囟娐凡季种械拇鎯δK的數(shù)量、電路布局的特定地理排列的空間限制、存儲器總線分支線的數(shù)量和物理位置、存儲器分支線的數(shù)量和物理位置、在特定電路布局中的分支線的物理配置以及本領(lǐng)域的普通技術(shù)人員將想到的任何其它因素來選擇該位置。星型布局常常導(dǎo)致得到在視覺上與星類似的多存儲器模塊電路中的元件的幾何排列。然而，某些星型布局在特定位置周圍具有這樣的邏輯排列，其實現(xiàn)的元件的幾何排列在視覺上不類似于星。
圖7的方法還包括基于所選擇的星型布局(706)將諧振器(100)連接(704)到多個存儲器模塊?？梢酝ㄟ^將諧振器(100)連接(704)到多存儲器模塊電路布局中至少兩個存儲器模塊之間的位置來執(zhí)行根據(jù)圖7的方法的基于所選擇的星型布局(706)將諧振器連接(704)到多個存儲器模塊，其導(dǎo)致得到在該位置周圍的多個電路元件的邏輯排列。諧振器(100)連接到多個存儲器模塊的位置可以在主板上、在多存儲器模塊電路中存儲器總線與至少一個存儲器模塊之間、在存儲器模塊上、或者在本領(lǐng)域的普通技術(shù)人員將想到的任何其它位置。
根據(jù)前面的描述可以理解，在不偏離本發(fā)明的真實精神的條件下，可以對本發(fā)明的各實施例進行修改和改變。本說明書的描述僅是用于說明的目的而不應(yīng)該解釋為進行限制。本發(fā)明的范圍僅受后面的權(quán)利要求書的文字所限制。
權(quán)利要求
1.一種多存儲器模塊電路布局，包括存儲器控制器；多個存儲器模塊，其通過存儲器總線連接到所述存儲器控制器；以及諧振器，其以星型布局連接到所述多個存儲器模塊。
2.根據(jù)權(quán)利要求1所述的電路布局，其中所述存儲器總線包括至少兩個具有失配阻抗的分支線。
3.根據(jù)權(quán)利要求2所述的電路布局，其中所述諧振器具有與至少一個分支線相同的阻抗并且具有與至少另一個分支線失配的阻抗。
4.根據(jù)權(quán)利要求1所述的電路布局，其中所述諧振器是分支線。
5.根據(jù)權(quán)利要求1所述的電路布局，其中所述諧振器是一個或多個連接的無源元件。
6.根據(jù)權(quán)利要求1所述的電路布局，其中所述諧振器是存儲器模塊。
7.根據(jù)權(quán)利要求1所述的電路布局，其中所述諧振器被裝配在主板上。
8.根據(jù)權(quán)利要求1所述的電路布局，其中所述諧振器被裝配在所述存儲器總線與至少一個存儲器模塊之間的連接器上。
9.根據(jù)權(quán)利要求1所述的電路布局，其中所述諧振器被裝配在存儲器模塊上。
10.根據(jù)權(quán)利要求1所述的電路布局，其中所述多個存儲器模塊是多個雙列直插式存儲器模塊。
11.一種用于減少多存儲器模塊電路中的阻抗不連續(xù)性的方法，所述方法包括提供通過存儲器總線連接到存儲器控制器的多個存儲器模塊；選擇星型布局；以及基于所述選擇的星型布局將諧振器連接到所述多個存儲器模塊。
12.根據(jù)權(quán)利要求11所述的方法，其中所述存儲器總線包括至少兩個具有失配阻抗的分支線。
13.根據(jù)權(quán)利要求12所述的方法，其中所述諧振器具有與至少一個分支線相同的阻抗并且具有與至少另一個分支線失配的阻抗。
14.根據(jù)權(quán)利要求11所述的方法，其中所述諧振器是分支線。
15.根據(jù)權(quán)利要求11所述的方法，其中所述諧振器是一個或多個連接的無源元件。
16.根據(jù)權(quán)利要求11所述的方法，其中所述諧振器是存儲器模塊。
17.一種用于減少多存儲器模塊電路中的阻抗不連續(xù)性的方法，所述方法包括由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗；以及其中，所述多存儲器模塊電路的多個元件邏輯上被排列在所述預(yù)定位置周圍。
18.根據(jù)權(quán)利要求17所述的方法，其中所述預(yù)定位置位于主板上。
19.根據(jù)權(quán)利要求17所述的方法，其中所述預(yù)定位置位于所述多存儲器模塊電路中存儲器總線與至少一個存儲器模塊之間。
20.根據(jù)權(quán)利要求17所述的方法，其中所述預(yù)定位置位于存儲器模塊上。
全文摘要
本發(fā)明公開了一種多存儲器模塊電路布局，其包括存儲器控制器、通過存儲器總線連接到該存儲器控制器的多個存儲器模塊、以及以星型布局連接到該多個存儲器模塊的諧振器。本發(fā)明公開了一種用于減少多存儲器模塊電路中的阻抗不連續(xù)性的方法，其包括提供通過存儲器總線連接到存儲器控制器的多個存儲器模塊，選擇星型布局，以及基于所選擇的星型布局將諧振器連接到該多個存儲器模塊。本發(fā)明公開了用于減少多存儲器模塊電路中的阻抗不連續(xù)性的另外的方法，其包括由諧振器在多存儲器模塊電路中至少兩個存儲器模塊之間的預(yù)定位置處提供預(yù)定的減少不連續(xù)性阻抗，該多存儲器模塊電路具有邏輯上被排列在該預(yù)定位置周圍的多個元件。
文檔編號G11C7/10GK101060005SQ20071009635
公開日2007年10月24日 申請日期2007年4月13日 優(yōu)先權(quán)日2006年4月20日
發(fā)明者M·凱斯, D·N·德阿奧喬, E·馬托格盧, P·帕特爾, N·H·法姆 申請人:國際商業(yè)機器公司