專利名稱：具有串行輸入/輸出接口的多端口存儲裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于半導(dǎo)體裝置的設(shè)計技術(shù)；更具體地說，涉及一種用于控制確定多端口存儲裝置的操作模式的模式寄存器的設(shè)備和方法，該多端口存儲裝置具有用于執(zhí)行多個并發(fā)處理的串行輸入/輸出接口。
背景技術(shù)：
通常，諸如隨機存取存儲器的存儲裝置具有一個端口，即，包括多個輸入/輸出管腳的組(set)。也就是為了與諸如芯片組的外部裝置交換數(shù)據(jù)，存儲裝置包括由多個輸入/輸出管腳組成的管腳組。此單端口存儲裝置使用并行輸入/輸出接口，其中經(jīng)由耦接到多個輸入/輸出管腳的每一個的每條線而并行傳輸多位數(shù)據(jù)。因此，為了增加操作速度，與外部裝置并行交換多個數(shù)據(jù)。
I/O接口是用于經(jīng)由信號線來連接具有不同功能的單位裝置并精確地傳輸傳輸/接收數(shù)據(jù)的電和機械機制。以下所描述的I/O接口必須具有相同精確度。信號線是傳輸?shù)刂沸盘?、?shù)據(jù)信號和控制信號的總線。以下所描述的信號線將被稱作總線。
并行I/O接口具有高數(shù)據(jù)處理效率(速度)，因為其可經(jīng)由多個總線同時傳輸多位數(shù)據(jù)。因此，并行I/O接口廣泛用于需要高速度的短距離傳輸。然而，在并行I/O接口中，用于傳輸I/O數(shù)據(jù)的總線的數(shù)量增加。結(jié)果，隨著距離增加，制造成本增加。由于單端口的限制，獨立地配置多個存儲裝置以便在多媒體系統(tǒng)的硬件方面支持各種多媒體功能。當進行用于特定功能的操作時，不能同時進行用于另一功能的操作。
考慮到并行I/O接口的缺點，已做出許多將并行I/O接口變成串行I/O接口的嘗試。而且，考慮到與具有其它串行I/O接口的裝置的兼容擴展，需要改變在半導(dǎo)體存儲裝置的I/O環(huán)境中的串行I/O接口。此外，用于音頻和視頻的電氣裝置(appliance device)嵌入在諸如高清晰度電視(HDTV)和液晶顯示器(LCD)TV的顯示裝置中。因為這些電氣裝置需要獨立的數(shù)據(jù)處理，所以存在對使用多個端口的具有串行I/O接口的多端口存儲裝置的需求。
因此，建議在共同擁有的同時待審申請中的美國申請第11/528,970號(于2006年9月27日申請，標題為“Multi-port Memory Device with SerialInput/output Interface ”)中描述的一種半導(dǎo)體存儲裝置。
圖1說明在共同擁有的同時待審申請中的美國申請第11/528,970號(于2006年9月27日申請，標題為“Multi-port Memory Device with SerialInput/output Interface ”，其以引用方式并入本文中)中公開的傳統(tǒng)半導(dǎo)體存儲裝置的框圖。
為便于闡釋，說明具有四個端口和八個存儲體(bank)的多端口存儲裝置。特別地，假設(shè)多端口存儲裝置具有16位的數(shù)據(jù)幀并執(zhí)行64位的預(yù)取操作。
如圖所示，多端口存儲裝置包括第一端口PORT0至第四端口PORT3、第一存儲體BANK0至第八存儲體BANK7、第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT和第二全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_IN，以及第一存儲體控制單元BC0至第八存儲體控制單元BC7。
位于多端口存儲裝置中心的第一端口PORT0至第四端口PORT3的每一個配備在行方向上，并且彼此獨立地執(zhí)行與其自己的外部裝置的串行數(shù)據(jù)通信。第一存儲體BANK0至第八存儲體BANK7基于第一端口PORT0至第四端口PORT3被分成上部存儲體BANK0至BANK3和下部存儲體BANK4至BANK7，并且配置在行方向上。
第一全局I/O總線GIO_OUT在行方向上配置在上部存儲體BANK0至BANK3與第一端口PORT0至第四端口PORT3之間，并且并行傳輸輸出數(shù)據(jù)。第二全局I/O總線GIO_IN在行方向上配置在下部存儲體BANK4至BANK7與第一端口PORT0至第四端口PORT3之間，并且并行傳輸輸入數(shù)據(jù)。
第一存儲體控制單元BC0至第八存儲體控制單元BC7控制第一全局I/O總線GIO_OUT和第二全局I/O總線GIO_IN與第一存儲體BANK0至第八存儲體BANK7之間的信號傳輸。
圖2說明圖1中所示的第一存儲體BANK0的詳細框圖。
如圖所示，每一個存儲體，例如，第一存儲體BANK0，包括存儲單元陣列(memory cell array)10、行解碼器11和列解碼器12、寫入驅(qū)動器(W/D)13、數(shù)據(jù)總線讀出放大器(data bus sense amplifier，DBSA)14和均衡器(未示出)。其它存儲體BANK1至BANK7具有與第一存儲體BANK0的結(jié)構(gòu)相同的結(jié)構(gòu)。
存儲單元陣列10包括配置為N×M矩陣形式的多個存儲單元MC，M和N為正整數(shù)。行解碼器11和列解碼器12的每一個通過行和列來選擇存儲單元MC之一。
具有此構(gòu)造的第一存儲體BANK0至第八存儲體BANK7基于第一端口PORT0至第四端口PORT3將多端口存儲裝置分成兩部分，以使得上部存儲體BANK0至BANK3與下部存儲體BANK4至BANK7對稱地設(shè)置在行方向上。
圖3說明圖1中所示的第一端口PORT0的詳細框圖。
位于多端口存儲裝置中心的每一個端口PORT0至PORT3連接到第一全局I/O數(shù)據(jù)總線GIO_OUT和第二全局I/O數(shù)據(jù)總線GIO_IN，以便獨立地存取所有存儲體。其它端口PORT1至PORT3具有與第一端口PORT0的結(jié)構(gòu)相同的結(jié)構(gòu)，因此，作為示例闡釋第一端口PORT0。
第一端口PORT0包括接收單元41和傳輸單元42。接收單元41經(jīng)由接收墊(pad)RX接收從外部裝置輸入的信號(下文中稱作“輸入信號”)，并且傳輸單元42經(jīng)由傳輸墊TX輸出從第一存儲體至第八存儲體輸出的信號(下文中稱作“輸出信號”)。接收單元41和傳輸單元42獨立地操作，以使得同時傳送輸入信號和輸出信號。
接收單元41解串行化(deserialize)經(jīng)由接收墊RX從外部裝置串行輸入的20位輸入信號，以轉(zhuǎn)換并輸出經(jīng)解串行化的輸入信號作為有效的(valid)用于操作DRAM裝置的26位有效信號。此處，26位有效信號包括8位端口/存儲體選擇信號組P0_BK<0:7>和18位輸入有效數(shù)據(jù)信號組P0_RX<0:17>。18位輸入有效數(shù)據(jù)信號組P0_RX<0:17>包括命令標簽(flag)信號、行地址選通(strobe)/數(shù)據(jù)屏蔽(RAS/DM)信號和16位命令/地址/數(shù)據(jù)信號。此處，16位的命令/地址/數(shù)據(jù)信號可以是地址、命令或數(shù)據(jù)信號。
圖4A至圖4F說明輸入到圖3中所示的第一端口的輸入信號的幀形式(frame form)。圖4A為基本幀形式，圖4B為寫入命令幀形式，圖4C為寫入數(shù)據(jù)幀形式，圖4D為讀取命令幀形式，圖4E為讀取數(shù)據(jù)幀形式，而圖4F為命令幀形式。
作為示例，詳細描述圖4B和圖4C中所示的寫入命令幀和寫入數(shù)據(jù)幀。
參看圖4B，寫入命令幀為從外部裝置輸入的20位串行化信號的單位(unit)。在20位串行化信號中，第18位和第19位PHY對應(yīng)于物理鏈路編碼位，第17位CMD是指命令起始點，第16位ACT是指內(nèi)部激活狀態(tài)，第15位WT對應(yīng)于內(nèi)部寫入命令，而第14位PCG是指內(nèi)部非激活(inactive)狀態(tài)。例如，在正常寫入操作期間，第17位至第14位變成“1010”。在自動預(yù)充電寫入操作期間，第17位至第14位變成“1011”。第13位至第10位UDM用作在四個時鐘(clocks)內(nèi)施加的寫入數(shù)據(jù)的高字節(jié)寫入數(shù)據(jù)屏蔽信號，第9位至第6位BANK是指在寫入操作期間被寫入的存儲體數(shù)據(jù)，而第5位至第0位COLUMN ADDRESS是指列地址。
參看圖4C，寫入數(shù)據(jù)幀在為輸入圖5B中所示的寫入命令幀之后的四個時鐘內(nèi)施加的16位寫入數(shù)據(jù)。此處，第17位CMD變成邏輯電平“低”，第16位LDM用作寫入數(shù)據(jù)的低字節(jié)寫入數(shù)據(jù)屏蔽信號，并且第15位至第8位UPPER BYTE和第7位至第0位LOWER BYTE的每一個分別是指寫入數(shù)據(jù)的高字節(jié)和低字節(jié)。
參看圖3至圖4F，描述接收單元4I和傳輸單元42的詳細構(gòu)造。
接收單元41包括并行化器(parallelizer)411、命令產(chǎn)生單元412、存儲體地址產(chǎn)生單元413、存儲體地址輸出單元414以及輸入有效數(shù)據(jù)輸出單元415。
并行化器411解串行化通過接收墊RX從外部裝置串行輸入的20位輸入信號(一幀)，并輸出經(jīng)解串行化的輸入信號作為20位的并行信號。
命令產(chǎn)生單元412通過使用從并行化器411輸出的20位并行信號的第17位CMD來確定20位并行信號的操作。也就是，若圖4B中所示的寫入命令幀的第17位CMD為邏輯電平“低”，則命令產(chǎn)生單元412確定20位并行信號執(zhí)行寫入操作；并且如果第17位CMD為邏輯電平“高”，則命令產(chǎn)生單元412確定20位并行信號執(zhí)行讀取操作。另外，命令產(chǎn)生單元412輸出用作20位并行信號的存儲體數(shù)據(jù)的存儲體信息位。此處，因為存儲體的數(shù)量為八，所以存儲體信息位的數(shù)量為三，并且這個位包括在圖4A中所示的幀有效載荷(frame payload)中。
存儲體地址產(chǎn)生單元413基于3位存儲體信息位輸出8位存儲體地址，以便選擇第一存儲體BANK0至第八存儲體BANK7中的對應(yīng)的存儲體。存儲體地址產(chǎn)生單元413可包括3乘8(3 by 8)解碼器，其通過接收3位輸入信號而輸出8位輸出信號。
存儲體地址輸出單元414基于從存儲體地址產(chǎn)生單元413輸入的8位存儲體地址，將8位的端口/存儲體選擇信號組P0_BK<0:7>輸出到第二全局I/O數(shù)據(jù)總線GIO_IN。存儲體地址輸出單元414可包括多個輸出驅(qū)動器。
輸入有效數(shù)據(jù)輸出單元415基于來自并行化器411的輸出信號而將18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>輸出到第二全局I/O數(shù)據(jù)總線GIO_IN。輸入有效數(shù)據(jù)輸出單元415可包括多個輸出驅(qū)動器。
傳輸單元42接收經(jīng)由第一全局數(shù)據(jù)總線GIO_OUT從存儲體并行輸入的有效數(shù)據(jù)信號組P0_DATA<0:15>并將其串行化作為輸出，以便輸出經(jīng)串行化的信號到傳輸墊TX。
具體來講，傳輸單元42包括串行化器421和輸出有效數(shù)據(jù)輸入單元422。
輸出有效數(shù)據(jù)輸入單元422接收經(jīng)由第一全局數(shù)據(jù)總線GIO_OUT從存儲體輸入的16位輸出有效數(shù)據(jù)信號組P0_DATA<0:15>，并在命令產(chǎn)生單元412的控制下，即，根據(jù)讀取或?qū)懭氩僮?，對于傳送協(xié)議將其打包。結(jié)果，輸出20位幀輸出信號。輸出有效數(shù)據(jù)輸入單元422可包括多個輸入驅(qū)動器。
串行化器421串行化從輸出有效數(shù)據(jù)輸入單元422并行輸入的20位幀輸出信號，并將經(jīng)串行化的信號串行輸出到傳輸墊TX。
同時，第一全局I/O數(shù)據(jù)總線GIO_OUT包括64位總線，即，16(數(shù)據(jù)位的數(shù)量)乘4(端口的數(shù)量)，其用于將從存儲體輸入的輸出有效數(shù)據(jù)信號組Pi_DATA<0:15>獨立地傳送到每一個端口。
第二全局I/O數(shù)據(jù)總線GIO_IN包括104位總線，即26(數(shù)據(jù)位的數(shù)量)乘4(端口的數(shù)量)，其用于將從端口輸入的輸入有效數(shù)據(jù)信號組Pi_RX<0:17>和端口/存儲體選擇信號組Pi_BK<0:7>獨立地傳送到每一個存儲體。此處，“i”對應(yīng)于作為從0至3的整數(shù)的端口編號。
第一全局I/O數(shù)據(jù)總線GIO_OUT和第二全局I/O數(shù)據(jù)總線GIO_IN連接到多個局域數(shù)據(jù)總線，用于與每一個存儲體控制單元或每一個端口傳送信號。局域數(shù)據(jù)總線將第一全局I/O數(shù)據(jù)總線GIO_OUT和第二全局I/O數(shù)據(jù)總線GIO_IN連接到第一存儲體控制單元BC0至第八存儲體控制單元BC7或第一端口PORT0至第四端口PORT3。為了便于闡釋，局域數(shù)據(jù)總線被分類成第一局域數(shù)據(jù)總線至第四局域數(shù)據(jù)總線。
圖5說明圖1中所示的第一存儲體控制單元BC0的電路圖。第一存儲體控制單元BC0至第八存儲體控制單元BC7的每一個被配置以用于第一存儲體BANK0至第八存儲體BANK7中對應(yīng)的一個，由此控制在相應(yīng)的存儲體與每一個端口PORT0至PORT3之間傳送信號。存儲體控制單元BC1至BC7具有與第一存儲體控制單元BC0的結(jié)構(gòu)相同的結(jié)構(gòu)，因此，作為示例闡釋第一存儲體控制單元BC0。
參看圖5，第一存儲體控制單元BC0包括并行化器61、串行化器62、狀態(tài)機單元63、輸入信號狀態(tài)鑒別單元64、存儲體選擇單元65以及端口選擇單元66。
存儲體選擇單元65響應(yīng)于4位存儲體選擇信號組BK0_P<0:3>而選擇從每一個端口輸出的多個18位輸入有效數(shù)據(jù)信號組Pi_RX<0:17>中的一個信號組，并將其作為18位的存儲體有效數(shù)據(jù)信號組B0_RX<0:17>傳送到第一存儲體BANK0。此處，4位的存儲體選擇信號組BK0_P<0:3>為8位的端口/存儲體選擇信號組Pi_BK<0:7>的一部分。即，存儲體選擇單元65經(jīng)由第二全局I/O數(shù)據(jù)總線GIO_IN接收來自所有端口的22位信號，其包括4位存儲體選擇信號組BK0_P<0:3>和18位輸入有效數(shù)據(jù)信號組Pi_RX<0:17>，由此輸出對應(yīng)于第一存儲體BANK0的18位存儲體有效數(shù)據(jù)信號組B0_RX<0:17>。
18位存儲體有效數(shù)據(jù)信號組B0_RX<0:17>的16位信號組被用作數(shù)據(jù)、地址或命令，諸如存儲體模式確定信號，1位信號被用作激活標簽信號(activeflag signal)，并且剩余的1位信號被用作用于鑒別該16位信號組是否為數(shù)據(jù)信號的命令標簽信號。例如，18位的存儲體有效數(shù)據(jù)信號組B0_RX<0:17>的第十七存儲體有效數(shù)據(jù)信號B0_RX<16>用作激活標簽信號，并且第十八存儲體有效數(shù)據(jù)信號B0_RX<17>，即，最高有效位(MSB)，被用作命令標簽信號。此處，第十七存儲體有效數(shù)據(jù)信號B0_RX<16>被用作行地址選通/數(shù)據(jù)屏蔽(RAS/DM)信號，并且第十八存儲體有效數(shù)據(jù)信號B0_RX<17>被用作狀態(tài)機單元63的啟用(enable)信號。作為參考，RAS信號為DRAM裝置的初始信號，其作為用于控制DRAM裝置的操作的芯片啟用信號。
輸入信號狀態(tài)鑒別單元64接收18位的存儲體有效數(shù)據(jù)信號組B0_RX<0:17>，并鑒別其為數(shù)據(jù)、地址還是命令。具體來講，輸入信號狀態(tài)鑒別單元64基于最高有效位(MSB)B0_RX<17>的狀態(tài)來鑒別16位信號組B0_RX<0:15>為數(shù)據(jù)、地址還是命令。當將16位的信號組B0_RX<0:15>鑒別為數(shù)據(jù)時，將16位信號組B0_RX<0:15>傳送到并行化器61。否則，將18位存儲體有效數(shù)據(jù)信號組B0_RX<0:17>被傳送到狀態(tài)機單元63。
狀態(tài)機單元63基于18位存儲體有效數(shù)據(jù)信號組B0_RX<0:17>輸出地址/命令信號ADD/CON。地址/命令信號ADD/CON控制DRAM裝置的操作，并且包括內(nèi)部命令信號、內(nèi)部地址信號和內(nèi)部控制信號。內(nèi)部命令信號包括內(nèi)部激活信號ACT、內(nèi)部非激活狀態(tài)PCG、內(nèi)部讀取命令信號READ以及內(nèi)部寫入命令信號WRITE。內(nèi)部地址信號包括行地址XADD和列地址YADD。內(nèi)部控制信號包括諸如DSTROBE16<0:3>和DSTROBE64的輸入數(shù)據(jù)選通信號、驅(qū)動啟用信號組DRVEN_P<0:3>、管道(pipe)輸入選通信號PINSTROBE以及管道輸出控制信號組POUT<0:3>。
并行化器61將16位的信號組B0_RX<0:15>轉(zhuǎn)換成64位的并行輸出數(shù)據(jù)，并將該數(shù)據(jù)輸出到對應(yīng)存儲體的寫入驅(qū)動器(W/D)13。此處，雖然16位的信號組B0_RX<0:15>具有并行形式，但是其必須轉(zhuǎn)換成64位的并行輸出數(shù)據(jù)，因為存儲體的每一個存儲單元以64位數(shù)據(jù)來執(zhí)行讀取或?qū)懭氩僮鳌?br> 串行化器62響應(yīng)于管道輸入選通信號PINSTROBE和管道輸出控制信號組POUT<0:3>將從多個DBSA 14輸出的64位的數(shù)據(jù)信號轉(zhuǎn)換成16位的輸出數(shù)據(jù)信號組DO<0:15>_B0。
端口選擇單元66以16位為單位順序地接收從串行化器62輸出的16位的輸出數(shù)據(jù)信號組DO<0:15>_B0，并將有效數(shù)據(jù)信號組Pi_DATA<0:15>輸出到通過解碼4位的端口選擇信號組BRX_P<0:3>而選擇的對應(yīng)端口。此處，4位的端口選擇信號組BRX_P<0:3>為8位的端口/存儲體選擇信號組Pi_BK<0:7>的一部分。
端口選擇單元66具有多個多路分配器(demultiplexer)。每一個多路分配器被分配給每一個端口，以便獨立地執(zhí)行與所有端口PORT0至PORT3的信號傳輸。另外，每一個多路分配器包括十六個驅(qū)動器，用于處理16位的輸出數(shù)據(jù)信號組DO<0:15>。
每一個驅(qū)動器可以包括三態(tài)(tri-state)緩沖器以用于防止任何由于所有存儲體BANK0至BANK7共同擁有第一全局數(shù)據(jù)總線GIO_OUT而造成的沖突(collision)，其中第一全局數(shù)據(jù)總線GIO_OUT將從每一個存儲體BANK0至BANK7輸出的信號傳輸?shù)蕉丝赑ORT0至PORT3的每一個。
圖6說明圖5中所示的狀態(tài)機單元63的電路圖。
狀態(tài)機單元63包括命令產(chǎn)生單元631、輸入數(shù)據(jù)選通產(chǎn)生單元632、行地址產(chǎn)生單元633、列地址產(chǎn)生單元634、讀取數(shù)據(jù)管道控制器635以及數(shù)據(jù)輸出控制器636。
響應(yīng)于兩個MSB存儲體有效數(shù)據(jù)信號B0_RX<16:17>而啟用命令產(chǎn)生單元631，并且命令產(chǎn)生單元631通過解碼其它16位的信號組B0_RX<0:15>來產(chǎn)生內(nèi)部命令信號，諸如內(nèi)部激活信號ACT、內(nèi)部非激活狀態(tài)PCG、內(nèi)部讀取命令信號READ以及內(nèi)部寫入命令信號WRITE。命令產(chǎn)生單元631包括解碼器，其用于通過接收n個數(shù)字信號而產(chǎn)生2n個位信號，n為正整數(shù)。
輸入數(shù)據(jù)選通產(chǎn)生單元632響應(yīng)于第十八存儲體有效數(shù)據(jù)信號B0_RX<17>以及內(nèi)部寫入命令信號WRITE而產(chǎn)生輸入數(shù)據(jù)選通信號，諸如DSTROBE16<0:3>和DSTROBE64。此處，諸如DSTROBE16<0:3>和DSTROBE64的輸入數(shù)據(jù)選通信號為用于控制并行化器61的操作的控制信號。
行地址產(chǎn)生單元633接收存儲體有效數(shù)據(jù)信號組BRX<0:m>以響應(yīng)于內(nèi)部激活信號ACT而產(chǎn)生行地址組XADD<0:m>，m為正整數(shù)。
列地址產(chǎn)生單元634接收存儲體有效數(shù)據(jù)信號組BRX<0:n>以響應(yīng)于內(nèi)部讀取命令信號READ和內(nèi)部寫入命令信號WRITE而產(chǎn)生列地址組YADD<0:n>，n為正整數(shù)。
讀取數(shù)據(jù)管道控制器635響應(yīng)于內(nèi)部讀取命令信號READ而產(chǎn)生管道輸入選通信號PINSTROBE和管道輸出控制信號組POUT<0:3>。
數(shù)據(jù)輸出控制器636接收端口選擇信號組BRX_P<0:3>以響應(yīng)于內(nèi)部讀取命令信號READ而產(chǎn)生驅(qū)動啟用信號組DRVEN_P<0:3>。此處，驅(qū)動啟用信號組DRVEN_P<0:3>為用于控制端口選擇單元66的操作的控制信號。
下文中，將參看圖1至圖6詳細闡釋根據(jù)本發(fā)明的多端口存儲裝置的操作。
圖7說明從端口到存儲體的信號輸入路徑的信號圖，而圖8說明從存儲體到端口的信號輸出路徑的信號圖。此處，8位的端口/存儲體選擇信號組Pi_BK<0:7>(i＝0、1、2、3)被轉(zhuǎn)換成4位的存儲體選擇信號組BKi_P<0:3>(i＝0、1、2、3、4、5、6、7、8)。
第一，描述從第一端口PORT0到第二存儲體BANK1的信號輸入路徑。
參看圖7，20位的輸入信號經(jīng)由接收墊RX從外部裝置串行輸入到每一個端口。每一個端口將20位的輸入信號轉(zhuǎn)換成26位的有效信號，并且將其輸出到第二全局I/O數(shù)據(jù)總線GIO_IN，其中該26位的有效信號包括8位的端口/存儲體選擇信號組Pi_BK<0:7>和18位的輸入有效數(shù)據(jù)信號組Pi_RX<0:17>。此時，第二全局I/O數(shù)據(jù)總線GIO_IN經(jīng)由圖2中所示的第二局域I/O數(shù)據(jù)總線LIO_BIN連接到其它存儲體(即，BANK0以及BANK2至BANK7)以及第二存儲體BANK1。結(jié)果，26位的有效信號經(jīng)由第二局域I/O數(shù)據(jù)總線LIO_BIN傳送到所有存儲體控制單元BC0至BC7的存儲體選擇單元65。
此時，因為從第一端口PORT0輸出的26位的有效信號中的18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>僅傳送到第二存儲體BANK1，所以需要8位的端口/存儲體選擇信號組P0_BK<0:7>以防止18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>被傳送到其它存儲體BANK0以及BANK2至BANK7。
從每一個端口提供的26位的有效信號中含有端口/存儲體選擇信號組Pi_BK<0:7>和輸入有效數(shù)據(jù)信號組Pi_RX<0:17>。端口/存儲體選擇信號組Pi_BK<0:7>和輸入有效數(shù)據(jù)信號組Pi_RX<0:17>兩者經(jīng)由第二全局數(shù)據(jù)總線GIO_IN輸入到每一個存儲體的存儲體選擇單元65。
第二存儲體控制單元BC1的存儲體選擇單元65響應(yīng)于4位的存儲體選擇信號組BK1_P<0:3>而接收18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>，并將其作為18位的存儲體有效數(shù)據(jù)信號組B1_RX<0:17>傳送到第二存儲體BANK1。此時，撤銷其它存儲體選擇信號組BK0_P<0:3>以及BK2_P<0:3>至BK7_P<0:3>，以使得其它存儲體控制單元(即，BC0以及BC2至BC7)的存儲體選擇單元65不操作。結(jié)果，18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>未傳送到其它存儲體BANK0以及BANK2至BANK7。
第二，描述從第二存儲體BANK1到第一端口PORT0的信號輸出路徑。
參看圖8，第二存儲體控制單元BC1的串行化器62串行化從第二存儲體BANK1輸出的64位的數(shù)據(jù)信號，并將16位的輸出數(shù)據(jù)信號組DO<0:15>_B1輸出到端口選擇單元66的多路分配器。多路分配器接收16位的輸出數(shù)據(jù)信號組DO<0:15>_B1，以便響應(yīng)于驅(qū)動啟用信號組DRVEN_P<0:3>的第一驅(qū)動啟用信號DRVEN_P<0>將其作為16位的輸出有效數(shù)據(jù)信號組P0_DATA<0:15>輸出到第一全局I/O數(shù)據(jù)總線GIO_OUT。
加載到(loaded to)第一全局I/O數(shù)據(jù)總線GIO_OUT的16位的輸出有效數(shù)據(jù)信號組P0_DATA<0:15>經(jīng)由第三局域I/O數(shù)據(jù)總線LIO_P1傳送到第一端口PORT0。
第三，闡釋多端口存儲裝置的正常讀取操作。正常讀取操作是指從對應(yīng)存儲體的特定地址取出(fetch)數(shù)據(jù)。
若圖4D和圖4E中所示的讀取命令幀形式或讀取數(shù)據(jù)幀形式經(jīng)由接收墊RX串行輸入到第一端口PORT0，則第一端口PORT0并行化所輸入的信號并將其轉(zhuǎn)換成26位的有效信號。
26位的有效信號經(jīng)由第二全局I/O數(shù)據(jù)總線GIO_IN輸入到第二存儲體控制單元BC1的存儲體選擇單元65。此時，因為存儲體選擇單元65與圖2中所示的第二全局I/O數(shù)據(jù)總線GIO_IN和第二局域I/O數(shù)據(jù)總線LIO_BIN相連接，所以第二存儲體控制單元BC1的存儲體選擇單元65從其它端口PORT1至PORT3以及第一端口PORT0接收26位的有效信號。
因此，26位的有效信號包括8位的端口/存儲體選擇信號組Pi_BK<0:7>以選擇所需的存儲體，并且每一個存儲體選擇單元65基于8位的端口/存儲體選擇信號組Pi_BK<0:7>選擇所需的存儲體。此處，只激活(activate)對應(yīng)于第二存儲體BANK1的存儲體選擇信號，因此，第二存儲體控制單元BC1的存儲體選擇單元65從第一端口PORT0接收18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>。
第二存儲體控制單元BC1的狀態(tài)機單元63基于18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>而激活內(nèi)部激活信號ACT和內(nèi)部讀取命令信號READ。狀態(tài)機單元63的行地址產(chǎn)生單元633和列地址產(chǎn)生單元634基于內(nèi)部激活信號ACT和內(nèi)部讀取命令信號READ而產(chǎn)生第二存儲體BANK1的行地址XADD和列地址YADD。讀取數(shù)據(jù)管道控制器635激活管道輸入選通信號PINSTROBE和管道輸出控制信號組POUT<0:3>，并且數(shù)據(jù)輸出控制器636激活驅(qū)動啟用信號組DRVEN_P<0:3>。
通過第二存儲體BANK1的多個DBSA 14放大64位的數(shù)據(jù)信號，并響應(yīng)于內(nèi)部讀取命令信號READ根據(jù)列地址YADD將其輸出到串行化器62。
串行化器62響應(yīng)于管道輸入選通信號PINSTROBE和管道輸出控制信號組POUT<0:3>而串行化從多個DBSA 14輸出的64位的數(shù)據(jù)信號，以輸出16位的輸出數(shù)據(jù)信號組DO<0:15>_B1。即，串行化器62以四為單位將64位的數(shù)據(jù)信號轉(zhuǎn)換成16位的輸出數(shù)據(jù)信號組DO<0:15>_B1，并且將16位的輸出數(shù)據(jù)信號組DO<0:15>_B1順序地輸出到端口選擇單元66。
端口選擇單元66接收16位的輸出數(shù)據(jù)信號組DO<0:15>_B1，并基于通過解碼4位的端口選擇信號組BRX_P<0:3>所產(chǎn)生的驅(qū)動啟用信號組DRVEN_P<0:3>而經(jīng)由第一全局I/O數(shù)據(jù)總線GIO_OUT以16位為單位將有效數(shù)據(jù)信號組Pi_DATA<0:15>輸出到第一端口PORT0。
圖3中所示的第一端口PORT0由串行化器421串行化有效數(shù)據(jù)信號組Pi_DATA<0:15>，并經(jīng)由傳輸墊TX將其輸出到外部裝置。
第四，闡釋多端口存儲裝置的正常寫入操作。正常寫入操作是指將數(shù)據(jù)寫入到對應(yīng)存儲體的特定地址。根據(jù)本發(fā)明的實施例，在正常寫入操作期間，經(jīng)由接收墊RX輸入具有五個幀形式的輸入信號。第一幀為圖5B中所示的命令幀，而其它幀為圖5C中所示的數(shù)據(jù)幀。每一個幀包括16位的數(shù)據(jù)，因此，總幀(total frame)包括64位的數(shù)據(jù)。
命令和數(shù)據(jù)幀形式被連續(xù)地輸入到第一端口PORT0，第一端口PORT0的并行化器411并行化每一個幀形式并將其轉(zhuǎn)換成26位的有效信號。
第二存儲體控制單元BC1的存儲體選擇單元65接收經(jīng)由第二全局I/O數(shù)據(jù)總線GIO_IN從第一端口PORT0輸入的26位的有效信號。此時，因為第二存儲體控制單元BC1的存儲體選擇單元65與圖2中所示的第二全局I/O數(shù)據(jù)總線GIO_IN和第二局域I/O數(shù)據(jù)總線LIO_BIN連接，所以第二存儲體控制單元BC1的存儲體選擇單元65從其它端口PORT1至PORT3以及第一端口PORT0接收26位的有效信號。
因此，26位的有效信號包括8位的端口/存儲體選擇信號組Pi_BK<0:7>以選擇所需的存儲體，并且每一個存儲體選擇單元65基于8位的端口/存儲體選擇信號組Pi_BK<0:7>選擇所需的存儲體。此處，只激活對應(yīng)于第二存儲體BANK1的存儲體選擇信號，因此，第二存儲體控制單元BC1的存儲體選擇單元65從第一端口PORT0接收18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>。
第二存儲體控制單元BC1的狀態(tài)機單元63基于18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>而激活內(nèi)部激活信號ACT和內(nèi)部寫入命令信號WRIRE。狀態(tài)機單元63的行地址產(chǎn)生單元633和列地址產(chǎn)生單元634產(chǎn)生第二存儲體BANK1的行地址XADD和列地址YADD，并且輸入數(shù)據(jù)選通產(chǎn)生單元632響應(yīng)于第十八存儲體有效數(shù)據(jù)信號BRX<17>、內(nèi)部激活信號ACT以及內(nèi)部寫入命令信號WRITE而產(chǎn)生輸入數(shù)據(jù)選通信號DSTROBE16<0:3>以及DSTROBE64。
接著，在連續(xù)輸入其它數(shù)據(jù)幀之后，第二存儲體控制單元BC1的并行化器61將與18位的輸入有效數(shù)據(jù)信號組P0_RX<0:17>相關(guān)的16位的信號組B1_RX<0:15>轉(zhuǎn)換成64位的并行輸出數(shù)據(jù)。第二存儲體BANK1的寫入驅(qū)動器(W/D)13將64位的并行輸出數(shù)據(jù)寫入到存儲單元陣列10。
在正常寫入操作期間，若連續(xù)輸入包括數(shù)據(jù)幀的四個幀，則將64數(shù)據(jù)位同時寫入到存儲單元陣列。然而，在輸入所有四個幀之前，可通過中斷來執(zhí)行另一命令。此時，僅將執(zhí)行中斷信號之前所輸入的數(shù)據(jù)寫入到存儲單元陣列。
然而，對于以上所描述的以串行輸入/輸出接口方式與外部裝置交換數(shù)據(jù)或信號的多端口存儲裝置，沒有建議用于設(shè)定模式寄存器的規(guī)范或方法，該模式寄存器基于由經(jīng)由命令和地址管腳(如通用動態(tài)隨機存取存儲器(DRAM))輸入的控制和地址信號所確定的CAS等待時間(latency)或突發(fā)長度(burstlength)來控制詳細操作。

發(fā)明內(nèi)容
本發(fā)明的實施例是針對提供一種用于操作模式寄存器的設(shè)備和方法，該模式寄存器控制具有串行輸入/輸出接口的多端口半導(dǎo)體裝置中的內(nèi)部操作模式。
本發(fā)明的實施例是針對提供一種用于在數(shù)據(jù)存取和測試操作期間在具有串行輸入/輸出接口的多端口半導(dǎo)體裝置中提供串行訪問模式和并行訪問模式兩者的設(shè)備和方法。
根據(jù)本發(fā)明的一個方面，提供一種半導(dǎo)體存儲裝置，該半導(dǎo)體存儲裝置包括多個端口，其用于將與外部裝置串行地建立接口的(serial-interfaced)輸入數(shù)據(jù)傳輸?shù)饺謹?shù)據(jù)總線中；多個存儲體，其用于經(jīng)由全局數(shù)據(jù)總線與多個端口并行地建立接口(parallel-interfacing)；多個輸入信號傳輸塊，其用于響應(yīng)于模式寄存器啟用信號而將與外部裝置并行地建立接口的輸入信號傳輸?shù)饺謹?shù)據(jù)總線中；以及模式寄存器組，其用于基于經(jīng)由全局數(shù)據(jù)總線輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式中的一個。
根據(jù)本發(fā)明的另一個方面，提供一種用于支持半導(dǎo)體存儲裝置與外部裝置的串行和并行接口的方法，其中該半導(dǎo)體存儲裝置包括多個端口，其用于將與外部裝置串行地建立接口的輸入數(shù)據(jù)傳輸?shù)饺謹?shù)據(jù)總線中；以及多個存儲體，其用于經(jīng)由全局數(shù)據(jù)總線與多個端口并行地建立接口，該方法包括響應(yīng)于模式寄存器啟用信號而將與外部裝置并行地建立接口的輸入信號傳輸?shù)饺謹?shù)據(jù)總線，并響應(yīng)于該模式寄存器啟用信號而基于經(jīng)由全局數(shù)據(jù)總線輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式中的一個。
根據(jù)本發(fā)明的再一個方面，提供一種用于支持半導(dǎo)體存儲裝置與外部裝置的串行和并行接口的方法，其包括響應(yīng)于模式寄存器啟用信號而將與外部裝置并行地建立接口的輸入信號傳輸?shù)饺謹?shù)據(jù)總線中；響應(yīng)于該模式寄存器啟用信號而基于經(jīng)由全局數(shù)據(jù)總線輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式中的一個；如果執(zhí)行數(shù)據(jù)訪問模式，則與外部裝置串行地建立接口；以及如果執(zhí)行測試模式，則與外部裝置并行地建立接口。


圖1說明在共同擁有的同時待審的申請、美國申請第11/528,970號(于2006年9月27日申請，標題為“Multi-port Memory Device with SerialInput/output Interface”，其以引用方式并入本文中)中公開的傳統(tǒng)半導(dǎo)體存儲裝置的框圖。
圖2說明圖1中所示的存儲體的詳細框圖。
圖3說明圖1中所示的端口的詳細框圖。
圖4A至圖4F說明輸入到圖3中所示的端口的輸入信號的幀形式。
圖5說明圖1中所示的存儲體控制單元的電路圖。
圖6說明圖5中所示的狀態(tài)機單元的電路圖。
圖7說明從端口到存儲體的信號輸入路徑的信號圖。
圖8說明從存儲體到端口的信號輸出路徑的信號圖。
圖9說明根據(jù)本發(fā)明的實施例的多端口半導(dǎo)體存儲裝置的框圖。
圖10說明設(shè)定模式寄存器組(MRS)的輸入信號的幀格式。
圖11說明設(shè)定擴展MRS(EMRS)的輸入信號的幀格式。
圖12說明展示圖9中所示的多端口半導(dǎo)體存儲裝置的控制操作的流程圖。
圖13說明展示圖12中所示的多端口半導(dǎo)體存儲裝置的控制操作的波形。
具體實施例方式
以下將參考附圖詳細描述根據(jù)本發(fā)明的特定實施例的多端口半導(dǎo)體存儲裝置。
圖9說明根據(jù)本發(fā)明的實施例的多端口半導(dǎo)體存儲裝置的框圖。
為便于闡釋，說明具有四個端口和八個存儲體的多端口存儲裝置。
多端口半導(dǎo)體存儲裝置包括端口PORT0至PORT3，其用于將與外部裝置串行地建立接口的輸入數(shù)據(jù)傳輸?shù)饺謹?shù)據(jù)總線GIO_out和GIO_in中；存儲體BANK0至BANK7，其用于經(jīng)由全局數(shù)據(jù)總線GIO_out和GIO_in與端口PORT0至PORT3并行地建立接口；輸入信號傳輸塊91至94，其用于響應(yīng)于模式寄存器啟用信號MRE(‘MREb’是指‘MRE’的反相信號(inversesignal))而將與外部裝置并行地建立接口的輸入信號傳輸?shù)饺謹?shù)據(jù)總線GIO_out及GIO_in中；以及模式寄存器組MRS，其用于響應(yīng)于模式寄存器啟用信號MRE而基于經(jīng)由全局數(shù)據(jù)總線GIO_out及GIO_in輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式中的一個。
此處，端口PORT0至PORT3及輸入信號傳輸塊91至94耦接到傳輸墊(TX0+、TX0-、RX0+及RX0-)至(TX3+、TX3-、RX3+及RX3-)。具體來講，第一端口PORT0及第一輸入信號傳輸塊91耦接到傳輸墊TX0+、TX0-、RX0+及RX0-和一個端口。即，一個輸入信號傳輸塊共同擁有一個傳輸墊。全局數(shù)據(jù)總線GIO_out及GIO_in包括第一數(shù)據(jù)總線GIO_out，其用于傳遞經(jīng)由傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)輸入的輸入數(shù)據(jù)；以及第二數(shù)據(jù)總線GIO_in，其用于將從存儲體BANK0至BANK7輸出的輸出信號傳遞到端口PORT0至PORT3中。
如果半導(dǎo)體存儲裝置響應(yīng)于模式寄存器啟用信號MREb而將串行接口轉(zhuǎn)換成并行接口，則輸入信號傳輸塊91至94將4位的輸入信號傳送到第一數(shù)據(jù)總線GIO_out中，其中每一個位是經(jīng)由每一個傳輸墊(即，(RX0+和RX0-)至(RX3+和RX3-)的每一個)輸入的。參看圖9，由輸入信號傳輸塊91至94傳送的4位的輸入信號被傳遞到第一數(shù)據(jù)總線GIO_out的第一線中，該第一線耦接到第一端口PORT0。然而，在本發(fā)明的其它實施例中，可由第一數(shù)據(jù)總線GIO_out的另一線來傳送4位的輸入信號。
在本發(fā)明以上所描述的實施例中，存在對應(yīng)于四個端口PORT0至PORT3的四個輸入信號傳輸塊91至94。然而，在本發(fā)明的另一實施例中，一個輸入信號傳輸塊可接收經(jīng)由多個傳輸墊輸入的多個位的測試信號。
圖中未圖標，輸入信號傳輸塊91至94的每一個包括輸入驅(qū)動器，其用于從傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)的每一個接收輸入信號；以及輸出驅(qū)動器，其用于將從該輸入驅(qū)動器輸出的輸入信號傳送到第一數(shù)據(jù)總線GIO_out中。另外，輸入信號傳輸塊91至94的每一個可以具有位于輸入驅(qū)動器與輸出驅(qū)動器之間的緩沖器以用于緩沖該輸入信號。
參看圖9，半導(dǎo)體存儲裝置還包括測試輸入/輸出控制塊95，其用于響應(yīng)于模式寄存器啟用信號MREb而在測試模式期間經(jīng)由測試墊DQ0至DQ3將輸入信息傳遞到全局數(shù)據(jù)總線GIO_out和GIO_in中。
此外，測試輸入/輸出控制塊可以響應(yīng)于模式寄存器啟用信號MREb而將經(jīng)由全局數(shù)據(jù)總線GIO_out從存儲體BANK0至BANK7輸出的輸出信息傳輸?shù)綔y試墊DQ0至DQ3中。
圖9中所示的模式寄存器組MRS響應(yīng)于模式寄存器啟用信號MREb而根據(jù)串行接口和并行接口中的一個來確定如何操作半導(dǎo)體存儲裝置。例如，當模式寄存器啟用信號MREb作為邏輯低電平被輸入時，模式寄存器組MRS將半導(dǎo)體存儲裝置的串行接口轉(zhuǎn)換成并行接口。
同樣，模式寄存器組MRS響應(yīng)于模式寄存器啟用信號MREb而接收加載到第一數(shù)據(jù)總線GIO_in上、由輸入信號傳輸塊91至94傳送的輸入信號。接著，響應(yīng)于輸入信號的最低有效位(LSB)，在半導(dǎo)體存儲裝置中，模式寄存器組MRS為數(shù)據(jù)訪問模式確定串行接口或為測試模式確定并行接口。例如，若輸入信號的最低有效位為邏輯高電平，則執(zhí)行測試模式。否則，在本發(fā)明的另一實施例中，若輸入信號的最低有效位為邏輯高電平，則可執(zhí)行測試模式。另外，若輸入信號的最低有效位為邏輯低電平，則可執(zhí)行數(shù)據(jù)訪問模式。
另外，模式寄存器組MRS產(chǎn)生存儲體選擇信號，該存儲體選擇信號用于在測試模式期間基于所輸入的存儲體信息信號而選擇存儲體之一。接著，對應(yīng)于該存儲體選擇信號的存儲體響應(yīng)于經(jīng)由全局數(shù)據(jù)總線而傳輸?shù)臏y試信號和輸入信息來操作。
在測試模式期間，端口PORT0至PORT3響應(yīng)于測試模式期間的模式寄存器啟用信號MREb而與傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)斷開(disconnect from)。如上所述，經(jīng)由輸入信號傳輸塊91至94輸入的輸入信號經(jīng)由第一數(shù)據(jù)總線GIO_in而傳遞到模式寄存器組MRS中。
在數(shù)據(jù)訪問模式期間，經(jīng)由端口PORT0至PORT3輸入的輸入數(shù)據(jù)經(jīng)由第一數(shù)據(jù)總線GIO_in而傳遞到存儲體BANK0至BANK3中。同樣，從存儲體BANK0至BANK3輸出的輸出信號經(jīng)由第二數(shù)據(jù)總線GIO_out傳遞到端口PORT0至PORT3中。
圖10說明設(shè)定模式寄存器組(MRS)的輸入信號的幀格式。此處，輸入信號具有用于并行接口的幀格式。
參看圖10，如果輸入具有邏輯低電平的模式寄存器啟用信號MREb，則模式寄存器組MRS使用經(jīng)由第一數(shù)據(jù)總線GIO_in傳送的輸入信號來確定半導(dǎo)體存儲裝置的內(nèi)部操作模式。
輸入信號由多個位構(gòu)成。如表1至3中所示，輸入信號的每一個位用于定義半導(dǎo)體存儲裝置的操作模式。
表1

表2

表3

如表1中所示，響應(yīng)于輸入信號的最低有效位‘A0’，對于直接DRAM核心測試模式，模式寄存器組MRS確定半導(dǎo)體存儲裝置以串行接口或并行接口進行操作。
例如，若‘A0’為邏輯高電平，則選擇并行接口；否則，若‘A0’為邏輯低電平，則半導(dǎo)體存儲裝置以串行接口操作。
同時，如表2中所描述，‘A4’指示CAS等待時間，即，從半導(dǎo)體存儲裝置的單位單元(unit cell)輸出有效數(shù)據(jù)所需要的延遲時間。此處，若‘A4’為邏輯低電平，則CAS等待時間為4(即，在4時鐘周期之后輸出有效數(shù)據(jù))；否則，若‘A4’為邏輯高電平，則CAS等待時間為3。
另外，輸入信號的‘A5’和‘A6’確定半導(dǎo)體存儲裝置的數(shù)據(jù)傳送類型DTT。作為數(shù)據(jù)傳送類型DTT，半導(dǎo)體存儲裝置可以支持四倍數(shù)據(jù)速率0(QDR0)、四倍數(shù)據(jù)速率1(QDR1)、雙倍數(shù)據(jù)速率(DDR)以及單倍數(shù)據(jù)速率(SDR)。此處，數(shù)據(jù)傳送類型DTT是指在測試模式(特別地，DRAM核心測試模式)期間經(jīng)由測試墊DQ0至DQ3傳輸?shù)妮斎?輸出信息類型。在測試模式期間，半導(dǎo)體存儲裝置與兩個內(nèi)部時鐘信號的上升緣、下降緣或全部兩者同步地輸出該輸入/輸出信息。
參看圖10，輸入信號的‘A2’和‘A3’是用于在DRAM核心測試模式期間在兩個耦接的監(jiān)視器之間選擇屏幕(或監(jiān)視器)。例如，選擇對應(yīng)于‘A2’與‘A3’之間的邏輯高電平位的監(jiān)視器。同樣，‘A1’是用于邏輯檢查，例如，若‘A’為邏輯高電平，則啟用邏輯檢查。
此外，經(jīng)由額外的(additional)墊而不是經(jīng)由傳輸墊(TX0+、TX0-、RX0+、和RX0-)至(TX3+、TX3-、RX3+和RX3-)來輸入輸入信號的‘M0’至‘M2’。此處，在測試模式期間，作為存儲體信息信號輸入的‘M0’至‘M2’用于選擇存儲體BANK0至BANK7中的一個或多個存儲體。模式寄存器組MRS通過使用4×8解碼器來解碼‘M0’至‘M2’，由此產(chǎn)生8個(8number)存儲體選擇信號。
另外，‘M0’至‘M2’是用于在測試模式期間設(shè)定模式寄存器組MRS中的值或在數(shù)據(jù)訪問模式期間決定擴展MRS(EMRS)中的值。例如，若‘M0’至‘M2’全部作為邏輯低電平(即，‘L’、‘L’、‘L’)被輸入，則設(shè)定模式寄存器組的值；否則，可設(shè)定擴展MRS。
圖11說明設(shè)定擴展MRS(EMRS)的輸入信號的幀格式。
如圖所示，EMRS可分割成‘EMRS1’、‘EMRS2’和‘EMRS3’，它們通過‘M0’至‘M2’來選擇。此處，當‘M0’至‘M2’作為‘L’、‘L’、‘H’被輸入時，設(shè)置用于支持半導(dǎo)體存儲裝置中延遲鎖存回路的操作的‘EMRS1’。若‘M0’至‘M2’作為‘L’、‘H’、‘L’被輸入，則設(shè)置‘EMRS2’以用于支持串行及解串行(deserial)操作SerDes，諸如對包括在端口PORT0至PORT3中的串行化器或并行化器的控制。同樣，當‘M0’至‘M2’作為‘L’、‘H’、‘H’被輸入時，設(shè)置與鎖相回路PLL的操作相關(guān)的‘EMRS3’。
執(zhí)行直接DRAM核心測試模式不一定需要以上EMRS設(shè)置，然而，在直接DRAM測試模式期間執(zhí)行EMRS設(shè)置并無不利之處。另外，在本發(fā)明的另一實施例中，可改變以上EMRS設(shè)置。
與圖10中所示的輸入信號類似，模式寄存器組MRS參考最低有效位‘A’以便根據(jù)用于數(shù)據(jù)訪問模式的串行接口以及用于測試模式的并行接口中的一個來操作半導(dǎo)體存儲裝置。
例如，當‘M0’至‘M2’為邏輯低電平時，若‘AC10’為邏輯低電平，‘AC11’為邏輯高電平，并且‘AC12’、‘AC13’、‘C14’和‘C15’為邏輯低電平，則基于‘A0’的邏輯電平來確定圖9中所示的DTM啟用信號DTMEN。即，在以上情況中，若‘A0’為邏輯高電平，則啟用DTM啟用信號DTMEN。然而，為了在數(shù)據(jù)訪問模式期間執(zhí)行數(shù)據(jù)存取，將除‘A4’之外的所有位設(shè)置成邏輯低電平。
此處，經(jīng)由‘AC10’至‘AC13’輸入的數(shù)據(jù)被辨識為地址或命令。相反，經(jīng)由‘C14’至‘C16’輸入的數(shù)據(jù)被認為只是命令，而經(jīng)由‘A0’至‘A9’輸入的數(shù)據(jù)被認為只是地址。
在測試模式(特別地，DRAM核心測試模式)期間，需要測試輸入/輸出控制塊95來輸入或輸出測試信息。
在測試模式期間，測試輸入/輸出控制塊95響應(yīng)于從模式寄存器啟用信號MREb輸出的DTM啟用信號DTMEN而解碼經(jīng)由第一數(shù)據(jù)總線GIO_in傳送的輸入信號，以產(chǎn)生諸如寫入指令或讀取指令的內(nèi)部命令信號。接著，如果產(chǎn)生寫入指令，則測試輸入/輸出控制塊95將經(jīng)由測試墊DQ0至DQ3所輸入的測試信息傳輸?shù)降谝粩?shù)據(jù)總線GIO_in中；否則，如果產(chǎn)生讀取指令，則測試輸入/輸出控制塊95經(jīng)由全局數(shù)據(jù)總線GIO_out將從存儲體BANK0至BANK7輸出的測試信息傳送到測試墊DQ0至DQ3中。
下文中，參看圖12和圖13，描述如何使根據(jù)本發(fā)明的實施例的半導(dǎo)體存儲裝置通電以及如何執(zhí)行半導(dǎo)體存儲裝置的初始化序列。
圖12說明展示圖9中所示的多端口半導(dǎo)體存儲裝置的控制操作的流程圖。圖13說明展示圖12中所示的多端口半導(dǎo)體存儲裝置的控制操作的波形。
第一，作為邏輯低電平輸入模式寄存器啟用信號MREb，因此，半導(dǎo)體存儲裝置最初以并行接口(即，并行輸入/輸出接口)來操作。
接著，打開電源指示燈(power lamp)，并且將電源電壓供應(yīng)到半導(dǎo)體存儲裝置的內(nèi)部功能塊(S131)。輸入內(nèi)部塊CLK并穩(wěn)定(stabilize)該內(nèi)部功能塊(S132)。在大約200μs期間執(zhí)行步驟S131和S132。此時，經(jīng)由傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)輸入的輸入信號(‘A0’至‘A9’、‘AC10’至‘AC13’、以及‘C14’至‘C16’)和存儲體信息信號‘M0’至‘M2’為邏輯低電平。
在步驟S131和S132之后，設(shè)置模式寄存器組MRS(S133)。如上所述，基于經(jīng)由傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)輸入的輸入信號(‘A0’至‘A9’、‘AC10’至‘AC13’、以及‘C14’至‘C16’)和存儲體信息信號‘M0’至‘M2’來設(shè)置模式寄存器組MRS。另外，如果需要，也設(shè)置擴展MRS EMRS。
在以下步驟S134中，如果輸入信號的最低有效位‘A0’為邏輯高，則啟用DTM啟用信號DTMEN(測試啟用信號)，并且半導(dǎo)體存儲裝置執(zhí)行DRAM核心測試模式。
在啟用DTM啟用信號DTMEN之后，半導(dǎo)體存儲裝置等待約六個時鐘周期。在從產(chǎn)生用于對所有存儲體BANK0至BANK7執(zhí)行預(yù)充電操作的預(yù)充電命令PCGA的定時開始大約20ns之后，半導(dǎo)體存儲裝置產(chǎn)生自動更新命令A(yù)REF以用于自動更新存儲體BANK0至BANK7中的兩個或兩個以上的存儲體(S136和S137)。
在大約100ns之后，在選定的存儲體中開始DRAM核心測試模式(DTM)(S138)。此處，可隨機或順序地選擇存儲體用于測試。
在完成對所有存儲體之測試之后，對所有存儲體BANK0至BANK7執(zhí)行預(yù)充電操作(S139)。
接著，無論半導(dǎo)體存儲裝置是否操作，決定(decide)串行接口(S140)。此處，由模式寄存器啟用信號(MREb)來確定串行接口(SAM)。例如，若使模式寄存器啟用信號(MREb)從邏輯低電平轉(zhuǎn)變?yōu)檫壿嫺唠娖?，則半導(dǎo)體存儲裝置終止DRAM核心測試模式并進入串行接口。在串行接口中，半導(dǎo)體存儲裝置經(jīng)由傳輸墊的輸入墊RX0+和RX0-至RX3+和RX3-接收從外部裝置輸入的數(shù)據(jù)或信號。
同時，在步驟S134中，若輸入信號的‘A0’為邏輯低電平，則半導(dǎo)體存儲裝置在數(shù)據(jù)訪問模式(而不是DRAM核心測試模式)中以串行接口模式進行操作(S141和S142)。在數(shù)據(jù)訪問模式中，半導(dǎo)體存儲裝置以串行接口輸入或輸出從外部裝置傳輸?shù)臄?shù)據(jù)/信號。
下文中，參看圖9詳細描述根據(jù)本發(fā)明的實施例的半導(dǎo)體存儲裝置中在DRAM核心測試模式期間的寫入或讀取操作。
第一，寫入操作描述如下。
在DRAM核心測試模式(DTM)期間，模式寄存器啟用信號MREb保持為邏輯低電平‘0’。當模式寄存器啟用信號MREb作為邏輯低電平被輸入時，模式寄存器組MRS確定半導(dǎo)體存儲裝置進入用于DRAM核心測試模式的并行接口。
在通過模式寄存器組MRS而開始的DRAM核心測試模式中，通過輸入信號傳輸塊91至94將輸入信號傳送到第一數(shù)據(jù)總線GIO_in中，該輸入信號的每一個位經(jīng)由傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和產(chǎn)RX3-)以及虛設(shè)墊(S1)并行輸入。此時，即，在DRAM核心測試模式期間，端口PORT0至PORT3不接收任何信號或數(shù)據(jù)。然而，在數(shù)據(jù)訪問模式期間，若模式寄存器啟用信號MREb為邏輯高電平‘1’，則信號或數(shù)據(jù)可輸入到端口PORT0至PORT3。
模式寄存器組MRS接收通過輸入信號傳輸塊91至94經(jīng)由第一數(shù)據(jù)總線GIO_in傳送的輸入信號。根據(jù)輸入信號的預(yù)定位，DTM啟用信號DTMEN作為邏輯低電平被啟動。
同樣，模式寄存器組MRS解碼存儲體信息信號M0至M2以產(chǎn)生存儲體選擇信號T_BKEN<0:7>。此處，存儲體選擇信號T_BKEN<0:7>被輸入到存儲體控制器BC0至BC7，所述存儲體控制器的每一個被包括在存儲體BANK0至BANK7的每一個中。存儲體選擇信號T_BKEN<0:7>經(jīng)由額外總線而不是第一數(shù)據(jù)總線GIO_in和第二數(shù)據(jù)總線GIO_out傳遞到存儲體控制器BC0至BC7中。
響應(yīng)于DTM啟用信號DTMEN，測試輸入/輸出控制塊95解碼經(jīng)由第一數(shù)據(jù)總線GIO_in所傳送的輸入信號以產(chǎn)生內(nèi)部寫入指令，并且將經(jīng)由測試墊DQ0至DQ3輸入的測試信息傳輸?shù)降谝粩?shù)據(jù)總線GIO_in。
存儲體控制器BC0至BC7接收存儲體選擇信號T_BKEN<0:7>，并且根據(jù)該存儲體選擇信號T_BKEN<0:7>來確定將經(jīng)由第一數(shù)據(jù)總線GIO_in輸入的輸入信號和測試信息輸入到哪個存儲體。
例如，若經(jīng)由第一數(shù)據(jù)總線GIO_in傳遞的測試信息和輸入信號是用于測試第一存儲體BANK0，則僅存儲體選擇信號T_BKEN<0:7>的‘T_BKEN<0>’具有邏輯高電平。接著，僅啟用第一存儲體BANK0中的存儲體控制器BC0，并且將測試信息和輸入信號輸入到第一BANK0。此時，存儲體控制器BC0解碼輸入信號以產(chǎn)生寫入指令，并通過使用該寫入指令和包括在該輸入信號中的地址信號來控制第一存儲體BANK0。最后，在第一存儲體BANK0中，響應(yīng)于寫入指令，通過寫入驅(qū)動器W/D(圖中未示出)將測試信息儲存在對應(yīng)于該地址信號的單位單元中。
接著，讀取操作描述如下。
在DRAM測試模式(DTM)期間，讀取操作與上述寫入操作類似。然而，在讀取操作中，半導(dǎo)體存儲裝置經(jīng)由傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)接收含有讀取命令的輸入信號，并且將對應(yīng)于輸入信號的輸出信息輸出到測試墊DQ0至DQ3。
與寫入操作類似，模式寄存器啟用信號MREb被保持為邏輯低電平‘0’。通過輸入信號傳輸塊91至94將輸入信號傳送到第一數(shù)據(jù)總線GIO_in中，該輸入信號的每一個位經(jīng)由傳輸墊(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)和虛設(shè)墊(S1)而并行輸入。測試輸入/輸出控制器95響應(yīng)于DTM啟用信號DTMEN而通過解碼經(jīng)由第一數(shù)據(jù)總線GIO_in所傳送的輸入信號來產(chǎn)生內(nèi)部讀取指令。此時，該內(nèi)部讀取指令不將測試信息傳輸?shù)降谝粩?shù)據(jù)總線GIO_in。
存儲體控制器BC0至BC7接收存儲體選擇信號T_BKEN<0:7>，并根據(jù)該存儲體選擇信號T_BKEN<0:7>來確定將經(jīng)由第一數(shù)據(jù)總線GIO_in輸入的輸入信號和測試信息輸入到哪個存儲體。所選擇的存儲體將輸出信息輸出到第二數(shù)據(jù)總線GIO_out，其中該輸出信息對應(yīng)于讀取指令以及包括在輸入信號中的地址信號。
測試輸入/輸出控制器95接收加載到第二數(shù)據(jù)總線上的輸出信息，并且響應(yīng)于從輸入信號解碼的讀取指令將輸出信息輸出到測試墊DQ0至DQ3。
通過使用具有四個端口、八個存儲體和16位的幀結(jié)構(gòu)的多端口半導(dǎo)體存儲裝置的例示性實施例來描述根據(jù)本發(fā)明的實施例的半導(dǎo)體存儲裝置，但是本發(fā)明可不受上述半導(dǎo)體存儲裝置的特定結(jié)構(gòu)的限制。本發(fā)明可應(yīng)用于支持與外部裝置的串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩者的半導(dǎo)體存儲裝置。
根據(jù)本發(fā)明的可支持與外部裝置的串行數(shù)據(jù)接口和并行數(shù)據(jù)接口兩者的半導(dǎo)體存儲裝置最初以并行數(shù)據(jù)接口操作，接著選擇用于數(shù)據(jù)訪問模式的串行數(shù)據(jù)接口與用于測試模式的并行數(shù)據(jù)接口中的一個，由此評估半導(dǎo)體存儲裝置的效能。
雖然已參考特定實施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員將明白，可在不偏離所附權(quán)利要求書中所定義的本發(fā)明的精神和范圍情況下做出各種改變和修改。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其包含多個端口，其用于將輸入數(shù)據(jù)傳輸?shù)饺謹?shù)據(jù)總線中；多個存儲體，其用于經(jīng)由該全局數(shù)據(jù)總線與該多個端口并行地建立接口；多個輸入信號傳輸塊，其用于響應(yīng)于模式寄存器啟用信號將輸入信號傳輸?shù)皆撊謹?shù)據(jù)總線中；以及模式寄存器組，其用于基于輸入到該全局數(shù)據(jù)總線中的該輸入信號來確定數(shù)據(jù)訪問模式和測試模式中的一個。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述多個端口和所述多個輸入信號傳輸塊耦接到傳輸墊，并且一個端口和一個輸入信號傳輸塊共同擁有一個傳輸墊。
3.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，還包含測試輸入/輸出控制塊，其用于在所述測試模式期間響應(yīng)于所述模式寄存器啟用信號而經(jīng)由測試墊將輸入信息傳遞到所述全局數(shù)據(jù)總線中。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中所述測試輸入/輸出控制塊響應(yīng)于所述模式寄存器啟用信號而經(jīng)由所述全局數(shù)據(jù)總線將來自所述多個存儲體的輸出信息傳輸?shù)剿鰷y試墊中。
5.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中所述模式寄存器組響應(yīng)于所述輸入信號的最低有效位(LSB)而確定數(shù)據(jù)訪問模式或測試模式。
6.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其中若所述輸入信號的最低有效位為邏輯高電平，則執(zhí)行測試模式。
7.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中若所述輸入信號的最低有效位為邏輯高電平，則執(zhí)行測試模式。
8.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述端口的至少一個在所述測試模式期間響應(yīng)于所述模式寄存器啟用信號而與傳輸墊斷開。
9.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其中若所述輸入信號的最低有效位為邏輯低電平，則執(zhí)行數(shù)據(jù)訪問模式。
10.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其中所述全局數(shù)據(jù)總線包括第一數(shù)據(jù)總線，其用于傳遞經(jīng)由所述傳輸墊輸入的輸入數(shù)據(jù)；以及第二數(shù)據(jù)總線，其用于將從所述多個存儲體輸出的輸出信號傳遞到所述多個端口中。
11.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中經(jīng)由所述輸入信號傳輸塊之一輸入的輸入信號在測試模式期間經(jīng)由所述第一數(shù)據(jù)總線傳遞到所述模式寄存器組中。
12.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中經(jīng)由所述多個端口之一輸入的輸入數(shù)據(jù)在數(shù)據(jù)訪問模式期間經(jīng)由所述第一數(shù)據(jù)總線傳遞到所述存儲體中。
13.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中從所述多個存儲體輸出的輸出信號在數(shù)據(jù)訪問模式期間經(jīng)由所述第二數(shù)據(jù)總線傳遞到所述多個端口中。
14.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中所述模式寄存器組產(chǎn)生存儲體選擇信號，該存儲體選擇信號用于在所述測試模式期間基于輸入的存儲體信息信號來選擇所述多個存儲體之一。
15.如權(quán)利要求14所述的半導(dǎo)體存儲裝置，其中對應(yīng)于所述存儲體選擇信號的存儲體響應(yīng)于經(jīng)由所述全局數(shù)據(jù)總線傳輸?shù)臏y試信號和所述輸入信息來操作。
16.一種用于支持半導(dǎo)體存儲裝置與外部裝置的串行和并行接口的方法，其中該半導(dǎo)體存儲裝置包括用于將輸入數(shù)據(jù)傳輸?shù)饺謹?shù)據(jù)總線中的多個端口以及用于經(jīng)由該全局數(shù)據(jù)總線與該多個端口并行地建立接口的多個存儲體，該方法包含響應(yīng)于模式寄存器啟用信號而將輸入信號傳輸?shù)剿鋈謹?shù)據(jù)總線中；以及響應(yīng)于所述模式寄存器啟用信號而基于經(jīng)由所述全局數(shù)據(jù)總線輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式之一。
17.如權(quán)利要求16所述的方法，其中所述半導(dǎo)體存儲裝置在所述數(shù)據(jù)訪問模式期間與外部裝置串行地建立接口。
18.如權(quán)利要求16所述的方法，其中所述半導(dǎo)體存儲裝置在所述測試模式期間與外部裝置并行地建立接口。
19.如權(quán)利要求16所述的方法，其中響應(yīng)于所述輸入信號的最低有效位(LSB)來確定數(shù)據(jù)訪問模式和測試模式之一。
20.如權(quán)利要求19所述的方法，其中若所述輸入信號的最低有效位為邏輯高電平，則執(zhí)行測試模式。
21.如權(quán)利要求19所述的方法，其中若所述輸入信號的最低有效位為邏輯高電平，則執(zhí)行測試模式。
22.一種用于支持半導(dǎo)體存儲裝置與外部裝置的串行及并行接口的方法，其包含響應(yīng)于模式寄存器啟用信號而將輸入信號傳輸?shù)饺謹?shù)據(jù)總線中；響應(yīng)于所述模式寄存器啟用信號而基于經(jīng)由所述全局數(shù)據(jù)總線輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式之一；若執(zhí)行數(shù)據(jù)訪問模式，則與外部裝置串行地建立接口；以及若執(zhí)行測試模式，則與外部裝置并行地建立接口。
23.如權(quán)利要求22所述的方法，還包含響應(yīng)于模式寄存器啟用信號而在測試模式終止之后確定是否執(zhí)行數(shù)據(jù)訪問模式。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲裝置，包括多個端口，其用于將與外部裝置串行地建立接口的輸入數(shù)據(jù)傳輸?shù)饺謹?shù)據(jù)總線中；多個存儲體，其用于經(jīng)由全局數(shù)據(jù)總線與多個端口并行地建立接口；多個輸入信號傳輸塊，其用于響應(yīng)于模式寄存器啟用信號而將與外部裝置并行地建立接口的輸入信號傳輸?shù)饺謹?shù)據(jù)總線中；以及模式寄存器組，其用于基于經(jīng)由全局數(shù)據(jù)總線輸入的輸入信號來確定數(shù)據(jù)訪問模式和測試模式之一。
文檔編號G11C29/00GK101060008SQ20071009610
公開日2007年10月24日 申請日期2007年4月13日 優(yōu)先權(quán)日2006年4月13日
發(fā)明者都昌鎬 申請人:海力士半導(dǎo)體有限公司