專利名稱：均衡電路及其控制方法
技術(shù)領(lǐng)域：
..
本發(fā)明涉及一種均衡電路及控制該均衡電路的方法。具體，本發(fā) 明涉及一種均衡電路，其中調(diào)整連接到該均衡電路的第一布線和第二 布線的電壓，以及使得該電壓相對于提供給該兩個布線的電壓的中點(diǎn) 電壓具有偏移，以及涉及控制該均衡電路的方法。
背景技術(shù)：
為了獲得高速工作，在差分地放大一對信號線中產(chǎn)生的電壓差之
后，諸如動態(tài)隨機(jī)存取存儲器(DRAM)的易失性半導(dǎo)體存儲器件(在 下文中，稱為"存儲器")讀出數(shù)據(jù)。在差分放大中，在讀出數(shù)據(jù)之 前，為了將信號線對的電壓設(shè)置為基本上相同的電壓(例如，電源龜 壓和地電壓之間的中點(diǎn)電壓)，執(zhí)行預(yù)充電操作和均衡操作。在完成 那些操作和關(guān)斷均衡電路之后，使存儲單元的選通晶體管導(dǎo)通，這在 信號線對之間產(chǎn)生了電壓差。通過用讀出放大器差分地放大該電壓差， 從而讀出該數(shù)據(jù)。
此外，在DRAM中，因?yàn)橛纱鎯卧碾娙萜鞅３值碾姾呻S時間 而減小，且存在該存儲數(shù)據(jù)可能丟失的擔(dān)心，因此，必須執(zhí)行刷新操 作從而對該存儲單元進(jìn)行再充電。此外，在該刷新操作中，首先，相 對于信號線對，執(zhí)行預(yù)充電操作。然后，使存儲單元的選通晶體管導(dǎo)
通，以及使信號線對之一的電壓接近存儲單元的電壓，這在該信號線 對之間產(chǎn)生了電壓差。該電壓差被讀出放大器差分地放大，以由此增 加連接存儲單元的信號線的電壓。結(jié)果，存儲單元被再次充電。
近年來，許多DRAM也用于便攜式設(shè)備等。因此，要求那些DRAM 消耗較小功率。但是，即使當(dāng)DRAM不被存取時，該DRAM也需要刷新
操作，且在刷新操作中將消耗功率。因此，降低DRAM的功耗以降低 刷新操作中的功耗是有效的。
JP 2003-173679A公開了一種在刷新操作中降低功耗的常規(guī)技術(shù)。 通過電荷再循環(huán)，該常規(guī)技術(shù)減小了關(guān)于信號線的充電和放電電流。 此外，通過改進(jìn)存儲單元的電容器中保持的電荷保持特性，刷新操作 的頻率被減小。根據(jù)該常規(guī)技術(shù)的半導(dǎo)體存儲器件通過那些改進(jìn)而降 低了功耗。
在圖9中圖示了該常規(guī)技術(shù)中公開的示例性電路。圖9所示的電路 具有讀出放大器SAO至SAn。每個高壓側(cè)電源布線SAP和低壓側(cè)電源布 線SAN被連接到讀出放大器SAO至SAn。此外，連接存儲單元的一條位 線Bit和用于提供基準(zhǔn)電壓到讀出放大器的另一條位線BiLB的每一個 被連接到讀出放大器SAO至SAn。更進(jìn)一步，位線Bit和Bit一B通過均衡 電路EQ互相連接。當(dāng)均衡電路EQ導(dǎo)通時，位線Bit和Bit—B的電壓是相 同的。另一方面，當(dāng)均衡電路EQ沒有導(dǎo)通且讀出放大器SAO至SAn工作 時，位線Bit和Bit一B的電壓取決于存儲單元中存儲的電荷量、高壓側(cè)電 源布線SAP的電壓、以及低壓側(cè)電源布線SAN的電壓。
NMOS晶體管Ns被連接在低壓側(cè)電源布線SAN和地電壓VSS之 間。PMOS晶體管Pd被連接在高壓側(cè)電源布線SAP和電源電壓VDD之 間。此外，PMOS晶體管Pi被連接到高壓側(cè)電源布線SAP。再循環(huán)電容 器CAP被連接在PMOS晶體管Pi和地電壓VSS之間。
圖10是圖9所示的電路的刷新操作的時序圖。首先，在時間Ta，使 該均衡電路不導(dǎo)通，使NMOS晶體管Ns導(dǎo)通，以及低壓側(cè)電源布線SAN 的電壓被設(shè)為地電壓VSS。此外，使PMOS晶體管Pi導(dǎo)通，以及高壓側(cè) 電源布線SAP的電壓被設(shè)為VIID (即，晶體管Pi側(cè)上的再循環(huán)電容器 CAP的端電壓)(時間Ta)。在此情況下，用再循環(huán)電容器CAP中存儲 的電荷對高壓側(cè)電源布線SAP進(jìn)行充電(時間Tb)，這使讀出放大器
SAO至San工作。由此，基于高壓側(cè)電源布線SAP和低壓側(cè)電源布線SAN 的電壓，分別設(shè)置位線Bit和Bit一B的電壓。
然后，使PMOS晶體管Pi不導(dǎo)通，同時使PMOS晶體管Pd導(dǎo)通。結(jié) 果，高壓側(cè)電源布線SAP的電壓被設(shè)為電源電壓VDD。此后，使PMOS 晶體管Pi導(dǎo)通，同時使PMOS晶體管Pd不導(dǎo)通。結(jié)果，在再循環(huán)電容器 CAP中存儲(或再循環(huán))高壓側(cè)電源布線SAP中的電荷，以及高壓側(cè)電 源布線SAP的電壓被設(shè)為VIID (時間Tc)。然后，使PMOS晶體管Pi和 NMOS晶體管Ns不導(dǎo)通，以及使均衡電路EQ導(dǎo)通，由此將位線Bit和 Bi^B互相連接。結(jié)果，位線Bit和Bit—B的電壓被設(shè)為相同電壓VIID/2 (時間Td)。
具體地，在常規(guī)電路中，在再循環(huán)電容器CAP中存儲與第一電壓 (例如，電源電壓)和第二電壓(電壓VIID)之間的電壓差相對應(yīng)的 電荷。通過在后續(xù)刷新操作中再循環(huán)所存儲的電荷，對應(yīng)于該電壓差 的電荷的消耗被降低，從而實(shí)現(xiàn)了低功耗。
此外，在常規(guī)電路中，刷新操作(預(yù)充電電壓)之后的位線Bit和 Bi^B的電壓低于電源電壓VDD的一半。預(yù)充電電壓是讀出放大器的基 準(zhǔn)電壓。如果電壓變低，那么可以使由于漏電流而降低的存儲單元的 電壓達(dá)到基準(zhǔn)電壓所需要的時間更長。具體地，常規(guī)電路可以減小刷 新操作的頻率。此外，在刷新操作中該常規(guī)電路可以降低功耗。
但是，該常規(guī)電路需要時間，用于從再循環(huán)電容器CAP向高壓側(cè) 電源布線SAP充電。有該充電時間阻止了高速工作的問題。此外，電容 器通常需要比其他元件更大的布圖面積。因此，當(dāng)在相同的襯底上形 成這種再循環(huán)電容器時，有芯片面積增加的問題。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種用于將第一布線和第二布線的電壓設(shè)置為
基本上相同的均衡電路，包括第一電源線；在第一布線和第一電源 線之間連接的第一晶體管；以及在第一布線和第二布線之間連接的第 二晶體管，其中使第一晶體管導(dǎo)通，然后使第二晶體管導(dǎo)通。
在根據(jù)本發(fā)明的均衡電路中，首先，通過使第一晶體管導(dǎo)通，例
如，在比提供地電壓vss的第二布線更接近地電壓的時間的更短時期
中，使提供電源電壓VDD的第一布線的電壓更接近基準(zhǔn)電壓。這使第 一和第二布線之間電壓差較小。此后，使第二晶體管導(dǎo)通。這使得第 一和第二布線的電壓集中到低于電源電壓VDD (例如，HVDD) —半 的電壓。具體地，在根據(jù)本發(fā)明的均衡電路中，當(dāng)使第一和第二布線 的電壓基本上相同時，該電壓可以被設(shè)為相對于HVDD具有偏移的電 壓。這使之可以將預(yù)充電電壓設(shè)為低于HVDD，在刷新操作之間產(chǎn)生較 長的間隔，以在刷新操作中降低功耗。
此外，在根據(jù)本發(fā)明的均衡電路中，與常規(guī)情況不同，當(dāng)?shù)谝徊?線的電位產(chǎn)生變化時，不需要充電和放電。具體地，在根據(jù)本發(fā)明的 均衡電路中，可以在比常規(guī)電路的情況更短的時間中執(zhí)行該預(yù)充電操 作。
其間，根據(jù)本發(fā)明控制均衡電路的方法是控制均衡電路的方法， 該均衡電路控制第一和第二布線的電壓，第一和第二布線的電壓被設(shè) 為由基準(zhǔn)電壓產(chǎn)生電路產(chǎn)生的基準(zhǔn)電壓。該方法使第一布線的電壓和 基準(zhǔn)電壓之間的差值較小，然后將第一和第二布線的電壓設(shè)為基本上 相同。
在根據(jù)本發(fā)明控制均衡電路的方法中，首先，使第一布線的電壓 和基準(zhǔn)電壓之間的差值較小。此后，第一和第二布線的電壓被設(shè)為基 本上相同。結(jié)果，即使當(dāng)預(yù)充電電壓相對于HVDD具有偏移時，基于均 衡電路的工作，第一布線的電壓和第二布線的電壓可以被設(shè)為相對于 HVDD具有偏移的預(yù)充電電壓。
此外，根據(jù)本發(fā)明，提供一種半導(dǎo)體存儲器件包括用于放大位 線對之間的電位差的讀出放大器；用于提供電源電位到該讀出放大器 的第一布線和第二布線；以及用于均衡第一布線和第二布線的電位的 均衡電路，其中該均衡電路基于第一控制信號和第二控制信號調(diào)整第 一布線和第二布線的電位。
通過使用第一控制信號和第二控制信號均衡該布線的電位，可以 使用于預(yù)充電操作需要的時間比常規(guī)情況更短。
根據(jù)本發(fā)明的均衡電路，即使當(dāng)預(yù)充電電壓相對于提供給第一布 線的電壓和提供給第二布線的電壓的中點(diǎn)電壓具有偏移時，基于該均 衡電路的工作，第一和第二布線的電壓可以被設(shè)為預(yù)充電電壓。


在附圖中
圖1是具有根據(jù)本發(fā)明實(shí)施例1的均衡電路的DRAM的電路圖2圖示了根據(jù)實(shí)施例1的單元電壓變化的特性；
圖3是根據(jù)實(shí)施例1的均衡電路的工作時序圖4是不執(zhí)行放電操作時的根據(jù)實(shí)施例1的均衡電路的工作時序
圖5是具有根據(jù)本發(fā)明實(shí)施例2的均衡電路的DRAM的電路圖6是根據(jù)實(shí)施例2的均衡電路的工作時序圖7是具有根據(jù)本發(fā)明實(shí)施例3的均衡電路的DRAM的電路圖8是根據(jù)實(shí)施例3的均衡電路的工作時序圖9是常規(guī)DRAM的電路圖；以及
圖10圖示了常規(guī)DRAM中的位線電壓變化的時序圖。
具體實(shí)施例方式
(實(shí)施例l)
下面，將描述根據(jù)本發(fā)明的均衡電路被應(yīng)用于DRAM的讀出放大 器的電源布線的情況。圖1是根據(jù)實(shí)施例1的DRAM l的電路圖。如圖l 所示，DRAM1具有存儲單元陣列10、位線均衡電路組20、位線基準(zhǔn)電 壓產(chǎn)生電路30、讀出放大器組40、 SA均衡電路50、 SA基準(zhǔn)電壓產(chǎn)生電 路60以及控制電路70。
存儲單元陣列10具有多個存儲單元11。在存儲單元陣列10上布置 存儲單元ll以便成為網(wǎng)格狀。存儲單元ll被連接到位線Bit或位線BiLB 之一。在圖l中，存儲單元ll被連接到位線Bit。
存儲單元ll具有選通晶體管GTr和電容器C。選通晶體管GTr的漏 極被連接到位線Bit，以及字控制信號WD被輸入到選通晶體管GTr的柵 極。字控制信號WD是由字驅(qū)動器(未示出)輸出的控制信號，且其控 制選通晶體管GTr的導(dǎo)通。電容器C的一端被連接到選通晶體管GTr的 源極。例如是電源電壓VDD的一半的偏壓HVDD被提供給電容器C的另
一端o
位線均衡電路組20具有多個位線均衡電路21。位線均衡電路21被 連接在位線對之間。在圖l中，位線對的一根位線是位線Bit，另一根位 線是位線Bi^B。
位線均衡電路21具有NM0S晶體管EN1至EN3和限流電阻器R。限 流電阻器R的一端被連接到位線基準(zhǔn)電壓產(chǎn)生電路30，以及限流電阻器 R的另一端被連接到NM0S晶體管EN1和EN3的源極。NM0S晶體管EN1 的漏極被連接到位線Bit，而NMOS晶體管EN3的漏極被連接到位線 Bit_B。 NMOS晶體管EN2被連接在位線Bit和位線BiLB之間。預(yù)充電控 制信號PDL被輸入至IJNM0S晶體管EN1至EN3的柵極。預(yù)充電控制信號 PDL是由控制電路70輸出的信號，且其控帝ijNMOS晶體管ENl至EN3的 導(dǎo)通。應(yīng)當(dāng)注意，限流電阻器R是插入的電阻，用于減小從位線基準(zhǔn)電 壓產(chǎn)生電路30至字驅(qū)動器的漏電流，該漏電流是由于選通晶體管GTr 中引起的開路或短路缺陷而引起的。因此，限流電阻器R不是必需的。 此外，限流電阻器R可以是限流晶體管。
位線基準(zhǔn)電壓產(chǎn)生電路30是階梯式降低電路，例如，用于階梯式
降低電源電壓VDD以產(chǎn)生預(yù)定電壓和產(chǎn)生基準(zhǔn)電壓(例如，預(yù)充電電 壓)HVDD-Va，以及該基準(zhǔn)電壓輸出到第一電源線，其是一半電源電 壓VDD (在下文中稱為HVDD)減去偏移電壓Va。在位線對的預(yù)充電 操作中，預(yù)充電電壓HVDD-Va被提供給位線對。在此情況下，預(yù)充電 操作是使位線對的電壓成為預(yù)定電壓的操作。該操作設(shè)置存儲單元ll 保持電荷時的位線對的電壓。第一電源線是被連接到圖1中的晶體管N1 和N3之間的節(jié)點(diǎn)的線路。
讀出放大器組40具有多個讀出放大器41。讀出放大器41被連接在 位線對之間，以差分地放大該位線對中產(chǎn)生的電壓差。讀出放大器41 基于提供給第一布線(例如，高壓側(cè)電源布線SAP)和第二布線(例如， 低壓側(cè)電源布線SAN)的電壓而工作。讀出放大器41具有PM0S晶體管 SP1和SP2、 NMOS晶體管SNl和SN2以及輸出選通晶體管OGl和OG2。
PM0S晶體管SP1和NM0S晶體管SN1被串聯(lián)連接在高壓側(cè)電源布 線SAP和低壓側(cè)電源布線SAN之間。PMOS晶體管SP2和NMOS晶體管 SN2被串聯(lián)連接在高壓側(cè)電源布線SAP和低壓側(cè)電源布線SAN之間。 PMOS晶體管SPl和NMOS晶體管SNl的柵極被連接到PMOS晶體管SP2 和NMOS晶體管SN2之間的節(jié)點(diǎn)，并被連接到位線Bit一B。 PMOS晶體管 SP2和NMOS晶體管SN2的柵極被連接到PMOS晶體管SPl和NMOS晶體 管SN1之間的節(jié)點(diǎn)，并連接到位線Bit。輸出選通晶體管OGl的源極被連 接到位線Bit，而輸出選通晶體管OG2的源極被連接到位線BiLB。輸出 控制信號Y被輸出到輸出選通晶體管OGl和OG2的柵極。根據(jù)輸出控制 信號Y的值，輸出選通晶體管OGl和OG2的漏極輸出相應(yīng)的位線電壓。
SA均衡電路50具有第一至第三晶體管(例如，NMOS晶體管Nl至
N3) 。 NM0S晶體管N1和N3的源極互相連接，以及SA基準(zhǔn)電壓產(chǎn)生電 路60被連接至ljNMOS晶體管Nl和N3的源極之間的節(jié)點(diǎn)。NMOS晶體管 N1的漏極被連接到高壓側(cè)電源布線SAP，而NMOS晶體管N3的漏極被 連接到低壓側(cè)電源布線SAN。 NMOS晶體管N2被連接在高壓側(cè)電源布 線SAP和低壓側(cè)電源布線SAN之間。第一控制信號SWC1被提供給 NMOS晶體管Nl的柵極，而第二控制信號SWC2被提供給NMOS晶體管 N2和N3的柵極。換句話說，從電源布線SAP至基準(zhǔn)電壓產(chǎn)生電路的放 電路徑被激活。
第一控制信號SWC1和第二控制信號SWC2是由控制電路70輸出 的信號?？刂齐娐?0還輸出第三控制信號SE。第三控制信號SE是控制 電源開關(guān)VDD一SW和VSS一SW導(dǎo)通的信號。
電源開關(guān)VDD一SW是，例如，PMOS晶體管，且被連接在電源端 和高壓側(cè)電源布線SAP之間。電源開關(guān)VSS一SW是，例如，NMOS晶體 管，且被連接在接地端和低壓側(cè)電源布線SAN之間。當(dāng)電源開關(guān) VDD—SW和VSS—SW導(dǎo)通時，電源電壓VDD (SAP的初始電壓)被提供 給高壓側(cè)電源布線SAP，而地電壓VSS (SAN的初始電壓)被提供給低 壓側(cè)電源布線SAN。另一方面，當(dāng)電源開關(guān)VDD一SW和VSS—SW不導(dǎo)通 時，高壓側(cè)電源布線SAP從電源端斷開，而低壓側(cè)電源布線SAN從接地 端斷開。
SA基準(zhǔn)電壓產(chǎn)生電路60是，例如，用于階梯式降低電源電壓VDD 以產(chǎn)生預(yù)定電壓的階梯式下降電路，以及產(chǎn)生預(yù)充電電壓HVDD-Va， 預(yù)充電電壓HVDD-Va是HVDD減去偏移電壓Va。在電源布線對的預(yù)充 電操作中，預(yù)充電電壓HVDD-Va被提供給由高壓側(cè)電源布線SAP和低 壓側(cè)電源布線SAN形成的電源布線對。在本實(shí)施例的預(yù)充電操作中， 電源布線對的電壓被設(shè)為預(yù)充電電壓HVDD-Va。應(yīng)當(dāng)注意，SA基準(zhǔn)電 壓產(chǎn)生電路60和位線基準(zhǔn)電壓產(chǎn)生電路30不必須被分開，且它們可以 是一個電路。
控制電路70產(chǎn)生預(yù)充電控制信號PDL、第一控制信號SWC1、第二 控制信號SWC2以及第三控制信號SE。具體地，控制電路70利用它產(chǎn)生 的信號來控制位線均衡電路21、 SA均衡電路50以及電源開關(guān)VDD—SW 禾口VSS-SW。
這里，將描述存儲單元ll的電荷保持特性。當(dāng)選通晶體管GTr沒有 導(dǎo)通時，存儲單元11保持電容器C中存儲的電荷。但是，在選通晶體管 GTr的源區(qū)和阱區(qū)之間產(chǎn)生了結(jié)漏電流。因此，即使選通晶體管GTr保 持不導(dǎo)通，由于該結(jié)漏電流，電容器C中存儲的電荷也隨時間過去而減 少。圖2圖示了存儲單元11的電荷保持特性。
如圖2所示，根據(jù)電容器C中存儲的電荷量產(chǎn)生的單元電壓隨時間 過去而減小。在此情況下，從選通晶體管GTr變?yōu)椴粚?dǎo)通的點(diǎn)到單元電 壓變?yōu)镠VDD的點(diǎn)的時間被指定為時間T1。從選通晶體管GTr變?yōu)椴粚?dǎo) 通的點(diǎn)到單元電壓變?yōu)镠VDD-Va的點(diǎn)的時間被指定為時間T2 。如圖2 所示，由于存儲單元ll的電荷保持特性是單元電壓隨的減小率時間過 去而減小，因此時間T2比時間T1更長。
可知，當(dāng)讀出放大器41將單元電壓與比較電壓(在本實(shí)施例中， 稱為"預(yù)充電電壓")進(jìn)行比較時，隨著比較電壓變低，電壓范圍和 它決定的單元電壓處于高電平的時間變大。這可用于在刷新操作之間 得到更長的間隔。在本實(shí)施例中，預(yù)充電電壓是HVDD-Va，該HVDD-Va 比HVDD小偏移電壓Va。具體地，根據(jù)本實(shí)施例的DRAM可以使刷新 操作之間的間隔比預(yù)充電電壓是HVDD時的間隔更長，以及可以降低刷 新操作中的功耗。
這里，描述了根據(jù)實(shí)施例1的DRAM l的刷新操作。應(yīng)當(dāng)注意，盡 管在下面將描述DRAM l的刷新操作，但是在從DRAM l讀取數(shù)據(jù)/寫入 數(shù)據(jù)到DRAM1中執(zhí)行了類似的操作。圖3是根據(jù)實(shí)施例1的DRAM l的
刷新操作的時序圖。
DRAM1的刷新操作在時間T0開始。這里，預(yù)充電控制信號PDL、 第一控制信號SWC1和第二控制信號SWC2的電平從高電平變?yōu)榈碗?平。這使位線均衡電路21和SA均衡電路50不導(dǎo)通。此外，字控制信號 WD的電平從低電平變?yōu)楦唠娖健＿@開始從存儲單元讀出數(shù)據(jù)，以及在 位線Bit和Bit—B之間引起了微小的電位差。在引起希望的電位差的時間 Tl處，通過將第三控制信號SE的電平從低電平變?yōu)楦唠娖剑x通晶體 管GTr和電源開關(guān)VDD—SW和VSS一SW導(dǎo)通。因此，電源電壓VDD被提 供給高壓側(cè)電源布線SAP，而地電壓VSS被提供給低壓側(cè)電源布線 SAN。
這開始了讀出放大器41的操作。通過讀出放大器41將高壓側(cè)電源 布線SAP的電壓和低壓側(cè)電源布線SAN的電壓提供到位線Bit和Bit一B， 以在位線Bit和Bi^B之間產(chǎn)生更大的電壓差。在此情況下，根據(jù)存儲單 元ll的電容器C中存儲的電荷量確定位線Bit和Bit—B的電壓之間的關(guān) 系。此外，位線Bit和Bit一B之間的電壓差與電源電壓VDD和地電壓VSS 之間的電壓差基本上是相同的。
在從時間T1過去預(yù)定時間之后，且電容器C被充分地充電以及完 成了刷新操作，在時間T2，字控制信號WD的電平從高電平變?yōu)榈碗娖健?這將從位線Bit斷開電容器C。此外，第三控制信號SE的電平從高電平 變?yōu)榈碗娖?。這分別從電源端和接地端斷開了高壓側(cè)電源布線SAP和低 壓側(cè)電源布線SAN。此外，第一控制信號SWC1的電平從低電平改變?yōu)?高電平。這僅僅使SA均衡電路50中包括的所有NMOS晶體管當(dāng)中的 NM0S晶體管N1導(dǎo)通。因此，SA基準(zhǔn)電壓產(chǎn)生電路60被連接到高壓側(cè) 電源布線SAP。在此情況下，因?yàn)橥ㄟ^SA基準(zhǔn)電壓產(chǎn)生電路60產(chǎn)生的 預(yù)充電電壓HVDD-Va低于提供給高壓側(cè)電源布線SAP的電源電壓 VDD，因此高壓側(cè)電源布線SAP的電壓降低。
電壓降Vb的數(shù)量優(yōu)選約為偏移電壓Va的兩倍。在本實(shí)施例中，電 壓降Vb的量是2Va,例如，約為0.2V。在此情況下，該電壓降低需要的 時間是，例如，約為2納秒。此外，在此情況下，高壓側(cè)電源布線SAP 的電壓變化率取決于NM0S晶體管N1的導(dǎo)通電阻和高壓側(cè)電源布線 SAP的寄生電容等等。此外，因?yàn)椋谠摖顟B(tài)中，在時間T2，讀出放大 器41變?yōu)槿ゼせ?，它的?qū)動能力丟失，位線對的位線電壓隨高壓側(cè)電 源布線SAP的電壓變化而降低，其中所述位線對的位線電壓高于位線對 的另一位線的電壓。應(yīng)當(dāng)注意，在時間T2，預(yù)充電控制信號PDL和第 二控制信號SWC2的電平保持低電平。具體地，位線均衡電路21和SA 均衡電路50的NMOS晶體管N2和N3保持不導(dǎo)通。
然后，在時間T3，預(yù)充電控制信號PDL和第二控制信號SWC2的電 平從低電平變?yōu)楦唠娖?。這使得SA均衡電路50的NMOS晶體管N1至N3 導(dǎo)通，以及高壓側(cè)電源布線SAP的電壓變?yōu)榕c低壓側(cè)電源布線SAN的電 壓基本上相同。在此情況下，高壓側(cè)電源布線SAP和低壓側(cè)電源布線 SAN的電壓是(VDD-Vb) /2 (例如，(VDD-2Va) /2)，該電壓與預(yù) 充電電壓HVDD-Va相同。另一方面，關(guān)于該位線均衡電路21，因?yàn)?NM0S晶體管EN1至EN3導(dǎo)通，位線對的電壓變得基本上相同。這里位 線對的電壓是(VDD-Vb) /2 (例如，(VDD-2Va) /2)，該電壓與預(yù) 充電電壓HVDD-Va相同。應(yīng)當(dāng)注意，在時間T3，字控制信號WD、第 一控制信號SWC1以及第三控制信號SE的電平與時間T2的變化之后的 電平保持相同。
在時間T3之后，在時間T4，電源布線對和位線對的電壓變化集中 于一點(diǎn)。在此情況下，因?yàn)镾A均衡電路50的NMOS晶體管N2導(dǎo)通，電 荷從電源布線對的高壓側(cè)電源布線SAP通過NMOS晶體管N2朝著低壓 側(cè)電源布線SAN移動。這使得電源布線對的電壓從時間T3的電壓上升/ 從時間T3的電壓下降到基本上為時間T3時的電壓差的一半。具體地， 當(dāng)預(yù)充電電壓是HVDD-Va時，通過在時間T3使電源布線對的電壓差為 VDD-2Va，可以使時間T4時它們變得相同時的電源布線對的電壓為預(yù)
充電電壓HVDD-Va。此外，因?yàn)樵跁r間T3處位線均衡電路21的NMOS 晶體管EN2導(dǎo)通，類似于電源布線對地操作該位線對。具體地，關(guān)于時 間T3之后的操作，幾乎沒有電流輸入到位線基準(zhǔn)電壓產(chǎn)生電路30和SA 基準(zhǔn)電壓產(chǎn)生電路60/幾乎沒有從基準(zhǔn)電壓產(chǎn)生電路30和SA基準(zhǔn)電壓 產(chǎn)生電路60的電流輸出。因此，該時間期間的位線基準(zhǔn)電壓產(chǎn)生電路 30和SA基準(zhǔn)電壓產(chǎn)生電路60的電流驅(qū)動能力不需要很高。
在下面，將描述當(dāng)用同樣的方法控制第一控制信號SWC1和第二控 制信號SWC2時的DRAM l的刷新操作。這是除去圖3的時序圖中從時間 T2至?xí)r間T3的時間期間(在下文中稱為"放電時期")的控制的情況。 在常規(guī)DRAM中，通過使用均衡電路產(chǎn)生預(yù)充電電壓HVDD，使預(yù)充電 操作的速度提高。因此，在常規(guī)DRAM的刷新操作中，沒有放電時期 的刷新操作是控制均衡電路的方法。圖4是該情況的時序圖。應(yīng)當(dāng)注意， 盡管在圖4中，為了說明與本發(fā)明的差異而分開地圖示了控制信號 SWC1和SWC2，實(shí)際上，優(yōu)選該信號不被分開，且是一個控制信號。
在此情況下，在圖3中，時間T10和T11時的操作與時間T0和T1時 操作的相同。然后，在時間T12，字控制信號WD和第三控制信號SE的 電平從高電平改變?yōu)榈碗娖?。這使選通晶體管GTr以及電源開關(guān) VDD一SW和VSS一SW不導(dǎo)通。因此，從電源端斷開高壓側(cè)電源布線SAP， 同時從接地端斷開低壓側(cè)電源布線SAN。此外，在時間T12，預(yù)充電控 制信號PDL、第一控制信號SWC1以及第二控制信號SWC2從低電平改 變?yōu)楦唠娖健＿@使位線均衡電路21和SA均衡電路50導(dǎo)通。因此，電源 布線對和位線對的電壓集中于基本上相同的電壓(在時間T13)。在此 情況下，電源布線對和位線對的電壓略微地低于HVDD。此后，根據(jù)SA 基準(zhǔn)電壓產(chǎn)生電路60的電流驅(qū)動能力，電源布線對的電壓變?yōu)轭A(yù)充電 電壓HVDD-Va (在時間T14)。根據(jù)位線基準(zhǔn)電壓產(chǎn)生電路30的電流驅(qū) 動能力，該位線對的電壓還變?yōu)轭A(yù)充電電壓HVDD-Va，但是到該電壓 達(dá)到H VDD-Va時需要花費(fèi)很長時間。
這是因?yàn)樵谖痪€均衡電路21中插入了限流電阻器R。具體地，因?yàn)?限流電阻器R限制了位線基準(zhǔn)電壓產(chǎn)生電路30的電流驅(qū)動能力，使電荷 離開位線對需要花費(fèi)很長時間。
如上所述，當(dāng)為了使存儲單元ll的電荷保持時間更長而使預(yù)充電
電壓低于HVDD時，根據(jù)沒有放電時期的常規(guī)控制方法，到該位線對的 電壓變?yōu)轭A(yù)充電電壓為止需要花費(fèi)很長時間。另一方面，通過改變 NMOS晶體管Nl和NMOS晶體管N2和N3的控制時間，根據(jù)實(shí)施例l的 SA均衡電路50可以產(chǎn)生放電時期。具體地，在放電時間期間，可以使 電源布線對和位線對之間的電壓差高達(dá)預(yù)充電電壓兩倍，其中預(yù)充電 電壓的電壓低于HVDD。此后，通過使SA均衡電路50和位線均衡電路 21導(dǎo)通，電源布線對和位線對的電壓集中于低于HVDD的預(yù)充電電壓 HVDD-Va。因?yàn)樵摷兄箅娫床季€對和位線對的電壓與預(yù)充電電壓 HVDD-Va基本相同，放電時期之后直到預(yù)充電操作完成的時間與常規(guī) 情況基本上相同。
應(yīng)當(dāng)注意，盡管根據(jù)本實(shí)施例的SA均衡電路50需要放電時期，但 是該放電時期遠(yuǎn)短于常規(guī)控制方法中位線對的電壓集中于預(yù)充電電壓 -Va的時間。這是因?yàn)?，由于在SA均衡電路50中缺少限流電阻器R， SA 基準(zhǔn)電壓產(chǎn)生電路60可以使電荷迅速地遠(yuǎn)離高壓側(cè)電源布線SAP。因 此，根據(jù)本實(shí)施例，DRAM1可以使存儲單元11的電荷保持時間更長以 及還可以利用低于HVDD的預(yù)充電電壓HVDD-Va實(shí)現(xiàn)高速預(yù)充電操 作。具體地，可以實(shí)現(xiàn)可以以高速操作的DRAM，該DRAM在刷新操作 中具有較長間隔且在刷新操作中降低了功耗。
在上述實(shí)施例中，盡管在SA均衡電路50中沒有插入限流電阻器R， 但是它可以被插入。但是，在此情況下，存在放電時期變得更長的問 題。另一方面，當(dāng)在SA均衡電路50中不插入限流電阻器R時，在讀出放 大器41被去激活的預(yù)充電操作開始之后的時間期間(在圖3的時間T3之 后)，存在這樣的效果，即，位線對的電壓變化變得更快。這可以使
預(yù)充電操作的速度更高。 (實(shí)施例2)
在根據(jù)實(shí)施例1的DRAM1中，在僅僅從高壓側(cè)電源布線SAP取走 電荷的放電時間期間，相對于電荷移動存在失去平衡的狀態(tài)。因此， 當(dāng)SA基準(zhǔn)電壓產(chǎn)生電路60的輸出電流驅(qū)動能力較低時，被取走的電荷 不能被吸收(或釋放)，因此，導(dǎo)致了將所產(chǎn)生的預(yù)充電電壓的電壓 電平偏離的問題。當(dāng)該刷新操作被重復(fù)地執(zhí)行時，該問題變得更顯著。 如果為了解決該問題而使SA基準(zhǔn)電壓產(chǎn)生電路60的輸出晶體管尺寸變 得更大，那么產(chǎn)生了芯片尺寸變大的另一問題。
由此，在根據(jù)實(shí)施例2的DRAM2中，漏極晶體管DI^Tr被增加到 根據(jù)實(shí)施例1的DRAM1。圖5是根據(jù)實(shí)施例2的DRAM2的電路圖。在圖 5中，與實(shí)施例l描述的相同元件具有相同的參考標(biāo)記，其描述被省略。
在放電時間期間漏極晶體管DR一Tr導(dǎo)通，以及被SA均衡電路50的 NM0S晶體管N1從高壓側(cè)電源布線SAP取走的電荷被釋放到地電壓。漏 極晶體管DI^Tr是，例如，其導(dǎo)電類型與NMOS晶體管Nl相同的晶體管， 優(yōu)選具有可與NM0S晶體管N1相比較的晶體管尺寸或電流驅(qū)動能力。 這可以使通過NM0S晶體管N1從高壓側(cè)電源布線SAP取走的電荷量與 通過漏極晶體管DI^Tr釋放的電荷量基本上相同。
漏極晶體管DR一Tr被連接在用于連接SA均衡電路50到SA基準(zhǔn)電 壓產(chǎn)生電路60的布線和地電壓之間?；谟煽刂齐娐?1輸出的漏極控 制信號DC來控制漏極晶體管DRJTr的導(dǎo)通。應(yīng)當(dāng)注意，控制電路71是 具有增加了輸出漏極控制信號DC的功能的根據(jù)實(shí)施例1的控制電路70。
圖6是根據(jù)實(shí)施例2的DRAM2的刷新操作的時序圖?，F(xiàn)在參考圖6 描述DRAM 2的刷新操作。如圖6所示，從刷新操作開始的時間TO至?xí)r 間T2， DRAM2的刷新操作基本上與DRAM l相同。在從時間T2至?xí)r間
T3的放電時間期間，漏極控制信號DC的電平是高電平。這使漏極晶體
管DR一Tr導(dǎo)通。由此，由NM0S晶體管N1從高壓側(cè)電源布線SAP取走的 電荷被漏極晶體管D R—T r釋放到地電壓。
如上所述，在根據(jù)實(shí)施例2的DRAM2中，在放電時間期間，通過 NM0S晶體管N1從高壓側(cè)電源布線SAP取走的電荷可以被漏極晶體管 DR—Tr釋放。這消除了根據(jù)實(shí)施例2的SA基準(zhǔn)電壓產(chǎn)生電路60的電流驅(qū) 動能力的需要，該電流驅(qū)動能力用于通過NM0S晶體管N1釋放從高壓 側(cè)電源布線SAP取走的電荷。具體地，不必使根據(jù)實(shí)施例2的SA基準(zhǔn)電 壓產(chǎn)生電路60的輸出晶體管尺寸更大。因此，可以使根據(jù)實(shí)施例2的 DRAM2的芯片尺寸小于根據(jù)實(shí)施例1的DRAM l的芯片尺寸。
應(yīng)當(dāng)注意，當(dāng)存在多個SA均衡電路50時，優(yōu)選漏極晶體管的電流 驅(qū)動能力相當(dāng)于多個SA均衡電路50的NMOS晶體管N1的電流驅(qū)動能力 的總和。這使得可以釋放由NM0S晶體管N1帶到地電壓側(cè)的電荷，而 沒有過載和短路。
(實(shí)施例3)
圖7是根據(jù)實(shí)施例3的DRAM 3的電路圖。如圖7所示，DRAM 3的 SA均衡電路51具有連接在第一布線(例如，高壓側(cè)電源布線SAP)和 地電壓之間的第一晶體管(例如，NM0S晶體管N1)。應(yīng)當(dāng)注意，第 一控制信號SWC1被提供給NM0S晶體管N1的柵極。代替實(shí)施例1的SA 均衡電路50的NMOS晶體管N1，布置第四晶體管(NMOS晶體管N4)。 第二控制信號SWC2被提供給NMOS晶體管N4的柵極。應(yīng)當(dāng)注意，本實(shí) 施例中的第一 控制信號SWC1和第二控制信號SWC2由控制電路72產(chǎn) 生。換句話說，在第二控制信號被激活之前激活第一控制信號時，從 電源布線SAP至NM0S晶體管N1的源電壓的放電路徑被激活。
圖8是根據(jù)實(shí)施例3的DRAM3的刷新操作的時序圖?，F(xiàn)在參考圖8 描述DRAM3的刷新操作。如圖8所示，在DRAM3的刷新操作過程中，
字控制信號WD、第三控制信號SE、預(yù)充電控制信號PDL以及第二控制 信號SWC2的操作與DRAM l的操作基本上相同。在從時間T2至?xí)r間T3 的放電時間期間，第一控制信號SWC1的電平是高電平，在其余時間期 間是低電平。
具體地，在DRAM3中，通過使放電時間期間的NM0S晶體管N1 導(dǎo)通，高壓側(cè)電源布線SAP的電荷被釋放到地電壓。這降低了高壓側(cè)電 源布線SAP的電壓。在此之后，通過使NMOS晶體管N2至N4導(dǎo)通，高 壓側(cè)電源布線SAP的電壓將與低壓側(cè)電源布線SAN的電壓基本上相同。 此時獲得的電壓是由SA基準(zhǔn)電壓產(chǎn)生電路60產(chǎn)生的基準(zhǔn)電壓 HVDD-Va。
如上所述，在根據(jù)實(shí)施例3的DRAM3中，通過將NM0S晶體管N1 的源極連接到地電位，可以同時執(zhí)行從高壓側(cè)電源布線SAP取走電荷并 釋放該取走的電荷。在此情況下，根據(jù)實(shí)施例3的NM0S晶體管N1的源 極和漏極之間的電壓高于根據(jù)實(shí)施例1的NM0S晶體管N1的源極和漏 極之間的電壓。因此，當(dāng)高壓側(cè)電源布線SAP中的電壓降數(shù)量相同時， 根據(jù)實(shí)施例3的NMOS晶體管Nl可以在比根據(jù)實(shí)施例l的NMOS晶體管 N1更短的時間內(nèi)降低高壓側(cè)電源布線SAP的電壓。此外，通過使NMOS 晶體管N1的尺寸更大，以使晶體管的電流驅(qū)動能力更高，可以使從高 壓側(cè)電源布線SAP取走電荷需要的時間更短。
此外，盡管在實(shí)施例2中，用于提供控制信號DC到漏極晶體管 DR一Tr的布線是必需的，但是在實(shí)施例3中不需要該布線，以及僅僅需 要類似于實(shí)施例l的布線區(qū)。具體地，根據(jù)實(shí)施例3的DRAM3與根據(jù)實(shí) 施例2的DRAM2的情況相比較，可以減小布線區(qū)的面積。
應(yīng)當(dāng)注意，盡管在上述實(shí)施例中，已經(jīng)描述了SA均衡電路，但是 也可以采用其中為一個NMOS晶體管Nl提供一組多個NMOS晶體管N2 至N4的結(jié)構(gòu)。
應(yīng)當(dāng)注意本發(fā)明不局限于上述實(shí)施例，以及在本發(fā)明范圍內(nèi)，各 種改變和改進(jìn)是可能的。盡管在上述實(shí)施例中，已經(jīng)描述了保持高單 元電壓的情況。本發(fā)明也可以被應(yīng)用于使低單元電壓的保持時間更長 的情況。在那種情況下，該控制可以該適當(dāng)?shù)馗淖?。例如，預(yù)充電電 壓可以被設(shè)為高于HVDD，以及在放電時間期間可以提高低壓側(cè)電源
布線SAN的電壓。在此情況下，根據(jù)實(shí)施例3的漏極晶體管DR_Tr 和第一晶體管可以是具有被連接到電源電壓的源極的PMOS晶體管。
權(quán)利要求
1.一種用于將第一布線和第二布線的電壓設(shè)為基本上相同的均衡電路，包括第一電源線；第一晶體管，連接在第一布線和第一電源電路之間并具有接收第一控制信號的控制端；以及第二晶體管，連接在第一布線和第二布線之間并具有接收與第一控制信號不同的第二控制信號的控制端。
2. 根據(jù)權(quán)利要求l的均衡電路，其中該第一電源電路提供有由基準(zhǔn)電壓產(chǎn)生電路產(chǎn)生的基準(zhǔn)電壓；以及基于該基準(zhǔn)電壓，第一布線和第二布線的電壓被設(shè)為基本上相同。
3. 根據(jù)權(quán)利要求2的均衡電路，還包括連接在第一電源電路和第 二布線之間的第三晶體管。
4. 根據(jù)權(quán)利要求2的均衡電路，其中所述第三晶體管具有等于第 一晶體管的電流驅(qū)動能力。
5. 根據(jù)權(quán)利要求3的均衡電路，其中，當(dāng)相對于多個第一晶體管 設(shè)置第一晶體管時，第三晶體管具有與多個第一晶體管的電流驅(qū)動能 力的總和相等的電流驅(qū)動能力。
6. 根據(jù)權(quán)利要求2的均衡電路，其中該基準(zhǔn)電壓相對于提供給第 一布線和第二布線的電壓的中點(diǎn)電壓具有偏移。
7. 根據(jù)權(quán)利要求6的均衡電路，其中該基準(zhǔn)電壓低于提供給第一 布線和第二布線的電壓的中點(diǎn)電壓。
8. 根據(jù)權(quán)利要求2的均衡電路，其中該均衡電路還包括連接在基 準(zhǔn)電壓產(chǎn)生電路和第一晶體管之間的限流電阻器。
9. 根據(jù)權(quán)利要求l的均衡電路，其中該均衡電路被連接在易失性 半導(dǎo)體存儲器件中的布線對之間。
10. 根據(jù)權(quán)利要求9的均衡電路，其中該易失性半導(dǎo)體存儲器件包 括DRAM。
11. 根據(jù)權(quán)利要求l的均衡電路，其中該第一電源電路具有地電壓 或電源電壓。
12. —種將第一布線和第二布線的每一個處的電壓均衡為由基準(zhǔn)電壓產(chǎn)生電路產(chǎn)生的基準(zhǔn)電壓的方法，包括通過激活從初始電壓到等于或小于該基準(zhǔn)電壓的電壓的放電路 徑，將第一布線的電壓從初始電壓改變?yōu)樵摮跏茧妷汉突鶞?zhǔn)電壓之間 的中間電壓，將第一布線的電壓從中間電壓設(shè)置為基準(zhǔn)電壓，以及 將第二布線的電壓從初始電壓設(shè)置為基準(zhǔn)電壓。
13. —種半導(dǎo)體存儲器件，包括用于放大位線對之間的電位差的讀出放大器；第一布線和第二布線，第一和第二布線之間的電壓被提供給該讀出放大器；以及用于將第一布線和第二布線的電位彼此均衡的均衡電路， 其中該均衡電路響應(yīng)于第一控制信號和第二控制信號來均衡第一布線和第二布線的電位。
14. 根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中該第一控制信號包 括用于在均衡開始之后的預(yù)定時期內(nèi)將第一布線連接到預(yù)定電位線的 信號。
15. 根據(jù)權(quán)利要求13的半導(dǎo)體存儲器件，其中該第二控制信號包 括用于在預(yù)定時期過去之后將第二布線連接到預(yù)定電位線的信號。
16. 根據(jù)權(quán)利要求14的半導(dǎo)體存儲器件，其中該第一布線和第二布線的電位被均衡為與預(yù)定電位線的電位基本上相同。
17. 根據(jù)權(quán)利要求14的半導(dǎo)體存儲器件，其中該預(yù)定電位低于提 供給讀出放大器的第一布線和第二布線的電源電位的中點(diǎn)電位。
全文摘要
本發(fā)明涉及一種均衡電路及控制該均衡電路的方法。在常規(guī)均衡電路中，在用于設(shè)置其間具有預(yù)定電壓差的布線對的電壓相同的均衡操作中，使布線對的電壓集中于相對于該均衡操作之后布線對的電壓的中點(diǎn)電壓具有偏移的電壓需要花費(fèi)很長時間。根據(jù)本發(fā)明的均衡電路，提供一種均衡電路(50)，將第一布線(SAP)和第二布線的電壓(SAN)設(shè)為基本上相同，以及具有被連接在第一布線(SAP)和第一電源電路(例如，HVDD-Va)之間的第一晶體管(N1)和被連接在第一布線SAP和第二布線(SAN)之間的第二晶體管(N2)。均衡電路50使第一晶體管(N1)導(dǎo)通，然后使第二晶體管(N2)導(dǎo)通。
文檔編號G11C7/06GK101174453SQ20071014686
公開日2008年5月7日 申請日期2007年8月24日 優(yōu)先權(quán)日2006年8月24日
發(fā)明者廣田卓哉, 柳田崇雄, 高橋弘行 申請人:恩益禧電子股份有限公司