專利名稱：用于并行存儲器陣列的塊尋址的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例大體上涉及集成電路。明確地說，本發(fā)明的實(shí)施例涉及存儲器電路。
背景技術(shù)：
半導(dǎo)體存儲器裝置普遍存在于數(shù)字電子裝置中。這些裝置的實(shí)例包括計(jì)算機(jī)、相機(jī)、數(shù)字媒體播放器、游戲機(jī)、個(gè)人數(shù)字助理、移動電話、導(dǎo)航裝置、非易失性存儲產(chǎn)品等。非易失性存儲產(chǎn)品的實(shí)例包括緊湊快閃(CompactFlash,CF)卡、多媒體卡(MultiMediacard，匪C)、安全數(shù)字(SD)卡、快閃PC卡(例如，ATA快閃卡)、智能媒體(SmartMedia)卡、固態(tài)磁盤(SSD)、混合硬盤驅(qū)動器及存儲棒。半導(dǎo)體存儲器提供數(shù)據(jù)存儲及檢索。
存在許多類型的半導(dǎo)體存儲器。存儲器的實(shí)例包括各種類型的隨機(jī)存取存儲器(RAM)(包括SRAM、 DRAM及SDRAM)、快閃存儲器、電可擦除可編程只讀存儲器(EEPR0M)、磁阻隨機(jī)存取存儲器(MRAM)、可編程導(dǎo)體存儲器、鐵電存儲器等。在這些存儲器內(nèi)還存在許多子類型。 通常，存儲器裝置的存儲器單元以一個(gè)或一個(gè)以上陣列來布置且通過激活適當(dāng)字線(行)及位線(列)來存取。在大多數(shù)類型的存儲器裝置中，每一單元存儲單個(gè)數(shù)據(jù)位。然而，一些單元(例如，快閃存儲器單元)可以一個(gè)以上電平(每單元一個(gè)以上位)存儲數(shù)據(jù)。 還可將存儲器裝置組織為若干頁且進(jìn)一步組織為若干塊。舉例來說，通常將NAND快閃組織為若干塊及若干頁。還可在NOR快閃、電可擦除可編程只讀存儲器(EEPR0M)及可編程只讀存儲器(PR0M)中找到此組織。塊及頁的大小可在非常廣泛的范圍中變化。2千兆字節(jié)(GB)存儲器陣列的一個(gè)實(shí)例具有2，048個(gè)塊，每一塊具有64個(gè)頁，每一頁具有2， 112個(gè)字節(jié)，其包括2， 048個(gè)數(shù)據(jù)字節(jié)及64個(gè)備用字節(jié)(不包括備用塊、頁、行、列等等)。概念上，這在圖1中說明。 可在測試期間識別不良或不可用的存儲器單元。舉例來說，存儲器單元可能未能保持于特定邏輯狀態(tài)、未能滿足時(shí)序規(guī)格等等。在生產(chǎn)期間，可映射并通過用陣列中的額外或冗余行及/或列代替有缺陷的行及/或列來校正這些故障。此類型的故障通常通過個(gè)別行的內(nèi)部地址與陣列內(nèi)的地址的永久映射來處理且對于最終用戶來說是透明的。
單元還可能在現(xiàn)場發(fā)生故障。舉例來說，許多非易失性存儲器類型可能在多個(gè)寫入循環(huán)后磨損。 一些存儲器裝置還可能包括錯(cuò)誤校正碼(ECC)，且在可校正的限度內(nèi)容忍不良單元。除非可通過某一形式的錯(cuò)誤校正來校正，否則不應(yīng)使用不良或不可用的存儲器單元。不良或不可用的存儲器單元可能影響較高階存儲器單位的可用性。舉例來說，不良單元可能導(dǎo)致行不可用，且導(dǎo)致所述行的頁不可用。存儲器塊還可具有備用頁以替換不良頁。當(dāng)塊的不充足數(shù)目的頁可用時(shí)，可將所述整個(gè)塊標(biāo)記為不良塊，且所述塊的頁中的任一者通常都不是可存取的。 在處理不良塊時(shí)出現(xiàn)問題。可在不良塊表中標(biāo)記不良塊。舉例來說，如果在生產(chǎn)
4測試期間確定塊是不良的，則可使用修復(fù)程序以用備用塊來替換所述不良塊。
參看圖2，在一個(gè)實(shí)例中，兩個(gè)或兩個(gè)以上陣列存儲來自數(shù)據(jù)總線的數(shù)據(jù)或?qū)?shù)據(jù) 提供到數(shù)據(jù)總線。將數(shù)據(jù)頁寫入到陣列202、204或從陣列202、204讀取數(shù)據(jù)頁所花費(fèi)的時(shí) 間可能長于將數(shù)據(jù)頁寫入到高速緩存寄存器206、208或從高速緩存寄存器206、208讀取數(shù) 據(jù)頁所花費(fèi)的時(shí)間。為了速度，可布置存儲器以使得首先寫入或讀取來自一個(gè)陣列202的 頁，接著寫入或讀取來自第二陣列204的頁，接著將新的頁寫入到第一陣列202或從第一陣 列202讀取新的頁，等等。這被稱為"乒乓"且是快速的，因?yàn)楫?dāng)正在寫入或讀取來自另一高 速緩沖存儲器的數(shù)據(jù)的同時(shí)，可將來自交替陣列的數(shù)據(jù)預(yù)加載到適用高速緩存寄存器206、 208中。其它寄存器210、212可輔助寫入或取出數(shù)據(jù)。如果陣列202、204位于同一芯片上， 則可共享高速緩存寄存器206、208，即，通常將僅存在一個(gè)高速緩存寄存器。
然而，如果地址不是按順序的，則可能不會有效地發(fā)生預(yù)加載。舉例來說，當(dāng)使用 兩個(gè)8位芯片來提供數(shù)據(jù)時(shí)，則通常共享被提供到所述兩個(gè)芯片的地址線，且地址線的最 低有效位(LSB)是冗余的。在具有多個(gè)陣列的常規(guī)芯片中，不僅共享地址線，而且還通常在 多個(gè)陣列之間共享行解碼器。當(dāng)陣列的塊是不良的時(shí)，修復(fù)解決方案可將不同塊映射到同 一邏輯地址作為良好塊。然而，激活用于所述替換塊的一組不同行線可能顯著加長寫入或 讀取時(shí)間，因?yàn)?舉例來說)接著從存儲器裝置內(nèi)存取兩個(gè)不同物理存儲器位置以進(jìn)行寫 入或讀取。這在圖3中展示。 圖3說明用于使來自兩個(gè)不同存儲器陣列302、304的塊成對的常規(guī)技術(shù)的實(shí)例。
可使兩個(gè)以上存儲器陣列"成對"或匹配，即，相關(guān)聯(lián)以用于一起存儲及檢索。在另一實(shí)例 中，使4個(gè)陣列或8個(gè)陣列"成對"。在所說明的實(shí)例中，來自存儲器陣列A 302的前四個(gè)塊 (1A到4A)306、308、310、312是良好的。來自存儲器陣列B 304的第一塊1B 314、第二塊2B 316及第四塊4B 320是良好的。然而，存儲器陣列B 304的第三塊3B 318是不良的。第一 塊1A 306與第一塊1B 314成對。第二塊2A 308與第二塊2B316成對。第四塊4A 312與 第四塊4B 320成對。 然而，來自陣列A 302的第三塊3A 310不與來自陣列B 304的第三塊3B 318成 對，因?yàn)榈谌龎K3B 318是不良的且不是可用的。而是，第三塊3A 310與來自陣列B的另一 塊XB 322成對。通常，在陣列的末尾處(就物理地址來說)的良好塊是備用塊，且所使用的 另一塊XB 322選自所述備用塊中的一者。舉例來說，塊XB 322可為被指定具有至少2，048 個(gè)良好塊的陣列的第2，050個(gè)塊。第三塊3A 310與另一塊XB 322位于不同物理地址處，
且當(dāng)將數(shù)據(jù)頁存儲到每一者或從每一者檢索數(shù)據(jù)頁時(shí)，使用兩個(gè)單獨(dú)存取且在無"乒乓"的 情況下在內(nèi)部存取來自第三塊3A 310的頁及來自塊XB 322的頁。這降低了性能。舉例來 說，圖3中所說明的技術(shù)通常使用某一形式的內(nèi)部控制器干預(yù)來選擇替換塊并組合來自單 獨(dú)內(nèi)部存儲器讀取的數(shù)據(jù)，這進(jìn)一步減慢了存取。 針對數(shù)據(jù)使用多個(gè)陣列是常見的。在具有多個(gè)數(shù)據(jù)通道的系統(tǒng)中，針對數(shù)據(jù)流可 能存在來自多個(gè)陣列的數(shù)據(jù)?？墒谷舾蓧K成對的另一實(shí)例是當(dāng)數(shù)據(jù)總線相對較寬(例如， 在32位寬的數(shù)據(jù)總線中)且四個(gè)存儲器陣列中的每一者處理32個(gè)數(shù)據(jù)位中的8個(gè)位時(shí)。
圖4說明用于使來自兩個(gè)不同存儲器陣列402、404的塊成對的常規(guī)技術(shù)的實(shí)例。 在此技術(shù)中，跳過不良塊的整個(gè)物理地址，且使用具有兩個(gè)或兩個(gè)以上良好塊的下一物理 地址。此技術(shù)仍通常使用控制器干預(yù)來管理物理地址的跳躍。在所說明的實(shí)例中，來自存儲器陣列A402的前四個(gè)塊(1A到4A)406、408、410、412是良好的。來自存儲器陣列B 404的第一塊1B 414、第二塊2B 416及第四塊4B 420是良好的。然而，存儲器陣列B 404的第三塊3B 418是不良的。第一塊1A 406與第一塊1B 414成對。第二塊2A408與第二塊2B416成對。第四塊4A412與第四塊4B 420成對。 然而，來自陣列A 402的第三塊3A 410不與來自陣列B 404的第三塊3B 418成對，因?yàn)榈谌龎K3B 418是不良的且不是可用的。與仍使用塊3A 310的圖3的實(shí)例相反，在圖4的實(shí)例中，盡管第三塊3A 410是良好的，但將其保持為不成對且不使用。這保留陣列402、404在讀取相關(guān)聯(lián)的塊的各頁時(shí)為了速度而進(jìn)行"乒乓"的能力，因?yàn)橐源朔绞讲贾玫某蓪K使用相同物理地址且可通過共享行解碼器激活相同行來存取。然而，并不利用第三塊3A410(盡管其具有可行性)且實(shí)際上將其處理為不良塊。這減小了陣列的可用塊的數(shù)目，且如果良好塊的有效數(shù)目下降到低于所指定的最小值，則這可能降低生產(chǎn)良率并增加生產(chǎn)成本。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例有利地準(zhǔn)許控制器或其類似物使用同一邏輯地址來尋址來自全
異陣列的匹配塊的數(shù)據(jù)。舉例來說，對存儲器陣列的一個(gè)或一個(gè)以上良好塊的地址進(jìn)行映
射以使得控制器在存取來自全異陣列的具有不同物理地址的匹配塊的數(shù)據(jù)時(shí)不需要在兩
個(gè)或兩個(gè)以上不同邏輯地址之間來回切換。獨(dú)立的行解碼器準(zhǔn)許將具有全異物理地址的匹
配塊的數(shù)據(jù)頁同時(shí)存儲到多個(gè)陣列或從多個(gè)陣列同時(shí)檢索具有全異物理地址的匹配塊的
數(shù)據(jù)頁。這可準(zhǔn)許在(例如)多通道數(shù)據(jù)總線、乒乓式陣列等中相對有效地存取數(shù)據(jù)。 —個(gè)實(shí)施例是一種用于組織針對散布于兩個(gè)或兩個(gè)以上全異存儲器陣列之間的
匹配數(shù)據(jù)塊的存取的設(shè)備，其中所述設(shè)備包括地址轉(zhuǎn)換器，其經(jīng)配置以接收源自處理器的
邏輯地址的至少一塊部分，其中所述塊部分對應(yīng)于用于選擇存儲器塊的地址范圍，其中所
述地址轉(zhuǎn)換器經(jīng)配置以修改所接收邏輯地址的至少所述所接收塊部分以產(chǎn)生第一經(jīng)修改
地址或第二經(jīng)修改地址中的至少一者，其中所述第一經(jīng)修改地址用于選擇所述兩個(gè)或兩個(gè)
以上存儲器陣列中的第一存儲器陣列的存儲器塊，其中所述第二經(jīng)修改地址用于選擇所述
兩個(gè)或兩個(gè)以上存儲器陣列中的第二存儲器陣列的存儲器塊，其中所述第一經(jīng)修改地址及
所述第二經(jīng)修改地址經(jīng)配置以針對邏輯地址的塊部分使用同一邏輯地址來分別選擇第一
存儲器陣列及第二存儲器陣列的匹配塊；第一行解碼器，其與地址轉(zhuǎn)換器通信以接收第一
經(jīng)修改地址，所述第一行解碼器耦合到第一存儲器陣列；及第二行解碼器，其與地址轉(zhuǎn)換器
通信以接收第二經(jīng)修改地址，所述第二行耦合到第二存儲器陣列，所述第二行解碼器獨(dú)立
于所述第一行解碼器。 —個(gè)實(shí)施例是一種匹配兩個(gè)或兩個(gè)以上存儲器陣列的存儲器空間塊以用于使用同一邏輯地址來存取與所述匹配塊相關(guān)聯(lián)的數(shù)據(jù)的方法，其中所述方法包括在鄰接邏輯地址空間中使所述兩個(gè)或兩個(gè)以上存儲器陣列中的第一陣列的可用良好塊與所述兩個(gè)或兩個(gè)以上存儲器陣列中的第二陣列的可用良好塊相關(guān)聯(lián)，使得所述兩個(gè)或兩個(gè)以上存儲器陣列的匹配的良好存儲器塊可針對邏輯地址的塊部分用同一邏輯地址來邏輯尋址，其中第一陣列的與第二陣列的良好塊相關(guān)聯(lián)的可用良好塊的至少一部分具有不同物理地址，且其中第一陣列及第二陣列的相關(guān)聯(lián)的良好塊即使具有全異物理地址仍可同時(shí)存??；及存儲所述關(guān)聯(lián)以用于邏輯地址轉(zhuǎn)換。 —個(gè)實(shí)施例是一種修改地址以用于存取兩個(gè)或兩個(gè)以上全異存儲器陣列的方法， 其中所述方法包括從處理器接收邏輯地址以用于存取兩個(gè)或兩個(gè)以上全異存儲器陣列的 存儲器位置，其中所述邏輯地址的塊部分與存儲器陣列內(nèi)的特定塊的尋址有關(guān)；根據(jù)邏輯 地址及對應(yīng)于第一存儲器陣列的選定存儲器塊的所存儲參數(shù)產(chǎn)生第一存儲器陣列的第一 經(jīng)修改地址以重新布置對所述選定存儲器塊的存取，使得針對第一存儲器陣列而指定的至 少最小數(shù)目的良好存儲器塊的至少第一 良好存儲器塊群組可在鄰接邏輯存儲器地址空間 中存取且使得不良塊不被尋址于所述鄰接邏輯存儲器地址空間內(nèi)；根據(jù)邏輯地址及對應(yīng)于 第二存儲器陣列的選定存儲器塊的所存儲參數(shù)產(chǎn)生第二存儲器陣列的第二經(jīng)修改地址以 重新布置對所述選定存儲器塊的存取，使得針對第二存儲器陣列而指定的至少最小數(shù)目的 良好存儲器塊的至少第二良好存儲器塊群組可在鄰接邏輯存儲器地址空間中存取且使得 不良塊不被尋址于所述鄰接邏輯存儲器地址空間內(nèi)；及使用所述第一經(jīng)修改地址及所述第 二經(jīng)修改地址來存取第一存儲器陣列及第二存儲器陣列的匹配塊，使得所述匹配塊可由處 理器針對所述邏輯地址使用同一塊部分來尋址，且使得所述匹配塊即使在所述匹配塊具有 全異物理地址時(shí)仍可同時(shí)存取。


提供本文中的這些圖式及相關(guān)聯(lián)描述以說明實(shí)施例且其并不希望為限制性的。
圖1說明存儲器架構(gòu)，其在陣列內(nèi)具有多個(gè)頁及塊。
圖2說明從多個(gè)存儲器讀取以用于快速存取或用于并行存取。 圖3說明使來自不同存儲器陣列的塊成對的現(xiàn)有技術(shù)的技術(shù)，其導(dǎo)致對數(shù)據(jù)的相 對緩慢存取。 圖4說明使來自不同存儲器陣列的塊成對的現(xiàn)有技術(shù)的技術(shù)，其導(dǎo)致低效地利用 存儲器空間。 圖5說明共同映射兩個(gè)陣列的塊的實(shí)例。
圖6說明共同映射四個(gè)陣列的塊的實(shí)例。
圖7說明控制器、地址轉(zhuǎn)換器及存儲器裝置的實(shí)例。
圖8是具有地址轉(zhuǎn)換器的存儲器芯片的示意圖。
圖9說明用于實(shí)施地址轉(zhuǎn)換的查找表(LUT)的實(shí)例。
圖10是大體說明共同塊映射的流程圖。
圖11是大體說明陣列內(nèi)的塊映射的流程圖。
圖12A及圖12B說明存儲器映象的實(shí)例。
具體實(shí)施例方式
盡管在本文中描述特定實(shí)施例，但所屬領(lǐng)域的技術(shù)人員將明白本發(fā)明的其它實(shí)施 例，其中包括并不提供本文中所陳述的所有益處及特征的實(shí)施例。 本發(fā)明的一個(gè)實(shí)施例提供兩個(gè)或兩個(gè)以上存儲器陣列的塊的關(guān)聯(lián)映射，使得來自 所述兩個(gè)或兩個(gè)以上存儲器陣列的良好塊的數(shù)據(jù)(例如數(shù)據(jù)頁)可為了速度而以交替方式 寫入或讀取或可平行地寫入或讀取以用于將數(shù)據(jù)提供到相對較寬的數(shù)據(jù)通道。舉例來說，這避免控制器干預(yù)來存取散布于全異行中的相關(guān)聯(lián)數(shù)據(jù)且可通過在被配置的情況下提供 交替讀取來自兩個(gè)或兩個(gè)以上陣列的數(shù)據(jù)的能力而增加數(shù)據(jù)吞吐量。舉例來說，當(dāng)正將來 自一個(gè)陣列的數(shù)據(jù)加載到高速緩沖存儲器時(shí)，可讀取已經(jīng)加載到所述高速緩沖存儲器的來 自另一陣列的數(shù)據(jù)。在一個(gè)實(shí)例中，所映射的塊對應(yīng)于快閃裝置的最小可擦除實(shí)體。在另 一實(shí)例中，所映射的塊對應(yīng)于相對較大數(shù)目的存儲器單元。另外，陣列的相對少數(shù)的良好塊 變得不使用。 圖5說明共同映射兩個(gè)陣列的塊的實(shí)例。所述共同映射的原理及優(yōu)勢可應(yīng)用于非 常廣泛范圍的數(shù)目的陣列。舉例來說，圖6說明共同映射四個(gè)陣列的塊的實(shí)例。可在制造 期間或稍后在現(xiàn)場將塊的狀態(tài)確定為良好或不良?？墒褂脧V泛各種技術(shù)來確定塊是良好的 還是不良的。將容易由所屬領(lǐng)域的技術(shù)人員來確定一種適用技術(shù)。此外，如果(例如)適 用存儲器單元屬于不可由錯(cuò)誤校正碼(ECC)校正的一個(gè)其它錯(cuò)誤或適用存儲器單元接近 磨損限度等等，則可能需要將塊標(biāo)記為不良(即使其是良好的)。 理想地，陣列的良好塊被一起邏輯尋址，使得存取電子處理單元(例如，控制器、 處理器、CPU或其它裝置)可從所述陣列快速平行地讀取數(shù)據(jù)而不必作出地址跳躍或不必 單獨(dú)地從陣列讀取數(shù)據(jù)。在一個(gè)實(shí)施例中，良好塊經(jīng)邏輯重新布置以形成連續(xù)可尋址的良 好存儲器塊。在一個(gè)實(shí)施例中，執(zhí)行映射以使得良好塊被映射到相對較低的地址，且不良 塊或不使用的備用塊(如果存在)被映射到相對較高的地址。不使用的塊(不良塊或備用 塊)的映射不是關(guān)鍵的。將在下文中結(jié)合圖12A及圖12B來描述實(shí)例。在一個(gè)實(shí)例中，并 未在陣列之間共享用于存儲器裝置的行解碼器。這準(zhǔn)許獨(dú)立于陣列來進(jìn)行存儲器塊的行尋 址?？扇菀自谏a(chǎn)測試時(shí)供應(yīng)對行解碼器或地址轉(zhuǎn)換器的此編程以跳過陣列中的不良塊并 保持良好塊的鄰接映射。另外，還可供應(yīng)對在現(xiàn)場發(fā)生故障的塊的修復(fù)。舉例來說，可使用 一組熔斷器來存儲修復(fù)解決方案。可對熔斷器進(jìn)行編程以識別對應(yīng)于已變?yōu)椴涣嫉脑級K 的邏輯地址范圍。當(dāng)遇到所述邏輯地址范圍時(shí)，用良好塊(先前為冗余的)來代替所述不 良塊。所述熔斷器可為基于快閃的熔斷器，其準(zhǔn)許針對基于現(xiàn)場的修復(fù)而重新編程修復(fù)解 決方案。 參看圖5，陣列A 502與陣列B 504的塊共同地相關(guān)聯(lián)。陣列A 502與陣列B 504 可位于同一芯片上或位于不同芯片上。陣列A 502與陣列B 504的塊具有邏輯地址506、 508且具有內(nèi)部地址510、512。邏輯地址506、508由存取存儲器的裝置(例如，控制器、處 理器、CPU等)來使用。內(nèi)部地址510、512與陣列內(nèi)的原始物理地址有關(guān)。
出于論述的目的，將大體上使用內(nèi)部地址510、512作為對塊的參考來描述圖5。在 所述實(shí)例中，對于陣列A 502，展示具有內(nèi)部地址1A的塊514、具有內(nèi)部地址2A的塊516、 具有內(nèi)部地址3A的塊518、具有內(nèi)部地址4A的塊520、具有內(nèi)部地址5A的塊522、具有內(nèi) 部地址6A的塊524、具有內(nèi)部地址7A的塊526及具有內(nèi)部地址8A的塊528。塊1A 514、 2A 516、3A 518、4A 520、5A 522、7A 526及8A 528是良好的，且±央6A 524是不良的。對于 陣列B 504，展示具有內(nèi)部地址1B的塊530、具有內(nèi)部地址2B的塊532、具有內(nèi)部地址3B的 塊534、具有內(nèi)部地址4B的塊536、具有內(nèi)部地址5B的塊538、具有內(nèi)部地址6B的塊540、 具有內(nèi)部地址7B的塊542及具有內(nèi)部地址8B的544的塊。塊IB 530、2B 532、4B 536、5B 538、7B 542及8B 544是良好的，且塊3B 534及6B 540是不良的。 塊1A 514與塊1B 530成對，且兩者被映射于所述塊的開始邏輯地址處，所述開始邏輯地址通常為塊的第一頁的O。塊2A 516與塊2B 532成對，且兩者被映射于下一塊地 址(即，第一頁的第二邏輯塊地址)處。這通常為從0的固定偏移且通常依據(jù)塊的頁數(shù)目 而變化。 不良的塊3B 534并未有意成對，且被映射到不使用的地址，例如映射到接近陣列 的地址范圍的末尾的地址。在一個(gè)實(shí)施例中，當(dāng)遇到不良塊時(shí)，映射過程首先以最后可用塊 地址(最高地址)開始來重新映射不良塊，且逐漸地將不良塊映射到較低地址。這準(zhǔn)許將 良好塊映射在位于陣列的塊的開始(開始塊地址)處的第一鄰接地址空間中，且將不良塊 映射在位于地址范圍的末尾處的第二鄰接地址空間中。將良好塊映射到相對較大的鄰接地 址空間為用戶提供了相對較大的可用存儲器區(qū)域。然而，將容易由所屬領(lǐng)域的技術(shù)人員來 確定用于分離良好塊與不良塊的邏輯地址的其它技術(shù)。 塊3A 518與塊4B 536成對，且兩者被映射到第三邏輯塊地址。通過重新映射且針 對每一陣列使用單獨(dú)行解碼器，塊3A 518與塊4B 536可均被映射到同一邏輯地址508并 被同時(shí)存取，即使在陣列502、504內(nèi)部，塊518、536位于由陣列502、504內(nèi)的行計(jì)數(shù)所確定 的全異內(nèi)部地址處。塊4A 520與塊5B 538成對，且被映射到第四邏輯塊地址。塊5A 522 與塊7B 542成對，且被映射到第五邏輯塊地址。塊6A 524是不良的且不成對，且被映射朝 向陣列A 502的地址的末尾。塊6B 540是不良的且不成對，且被映射朝向陣列B 504的地 址的末尾。塊7A 526與塊8B 544成對且被映射到第六邏輯塊地址。 通過上文所描述的映射，每一對良好塊具有匹配的邏輯地址506、508且來自兩個(gè)
陣列502、504的塊可用于被同時(shí)存取以通過(例如)對連續(xù)地址的數(shù)據(jù)寫入或讀取來快速
存取數(shù)據(jù)。在一個(gè)實(shí)施例中，來自陣列A 502的數(shù)據(jù)頁與來自陣列B 504的數(shù)據(jù)頁交錯(cuò)以
準(zhǔn)許控制器在寫入或讀取數(shù)據(jù)頁時(shí)在陣列502、504之間來回地"乒乓"。 圖6說明共同映射四個(gè)陣列602、604、606、608的塊的實(shí)例。展示每一陣列602、
604、606、608的前四個(gè)良好塊的共同映射。將理解，陣列通常具有許多塊(例如，數(shù)千個(gè))。
為清晰起見，將在以下論述中經(jīng)由塊的內(nèi)部地址(例如，物理行地址)來參考所述塊，所述
內(nèi)部地址被映射到邏輯地址，所述邏輯地址由主機(jī)(例如，控制器、處理器等)來使用。即
使當(dāng)匹配的塊位于全異物理地址(就行來說為全異的)處時(shí)，仍可同時(shí)寫入到所述匹配的
塊或從所述匹配的塊讀取而不進(jìn)行單獨(dú)寫入或讀取，這改進(jìn)了存儲器性能。 陣列A 602的所說明部分具有四個(gè)塊1A 610、2A 612、3A 614、4A 616，其全部是
良好的。陣列B 604具有良好塊1B 620、2B 622、3B 624及5B 628。塊4B 626不是良好
的。陣列C 606具有良好塊1C 630、3C 634、4C 636及5C 638。塊2C 632不是良好的。陣
列D具有良好lfelD 640、2D 642、3D 644及5D 648。 ±央4D 646不是良好的。 在所說明的實(shí)例中，使所述塊如下匹配。使塊1A 610、塊1B 620、塊1C 630及塊1D
640匹配。使i央2A 612J央2B 622、±央3C 634及l(fā)fe 2D 642匹配。使±央3A 614 J央3B 624、
土央4C 636及l(fā)fe3D 644匹配。使±央4A 616 J央5B 628、±央5C 638及l(fā)fe 5D 648匹配。 塊4B 626、塊2C 632及塊4D 646是不良塊且被映射到位于用于良好塊的鄰接地
址空間之外的地址空間。舉例來說，所述不良塊可被映射到地址空間的末尾。 上文所描述的塊的匹配或"成對"保留了用于存取存儲器的地址的連續(xù)性，這準(zhǔn)許
通過在陣列之間交替來快速地讀取存儲器的塊且/或準(zhǔn)許平行地從陣列讀取數(shù)據(jù)。然而，
并不是必須以順序內(nèi)部地址次序來映射所述塊以便保持連續(xù)邏輯地址的益處。在一個(gè)實(shí)施例中，順序地尋址數(shù)據(jù)(如由控制器、處理器或CPU所見)，但存儲器芯片內(nèi)的物理塊的實(shí) 際排序可變化且將通常對于控制器或處理器來說是透明的。在一個(gè)實(shí)施例中，使用熔斷器 (例如，快閃熔斷器)來實(shí)施映射以存儲映射數(shù)據(jù)?？勺畛踉谏a(chǎn)測試期間確定映射并在 現(xiàn)場更新映射。在一個(gè)實(shí)施例中，熔斷器位于行解碼器之外，但影響解碼解決方案。舉例來 說，熔斷器可為地址轉(zhuǎn)換器電路的部分，可為超馳正常行解碼的超馳電路的部分，等等。在 另一實(shí)施例中，熔斷器提供行解碼器自身的可編程性。 圖7說明控制器702、地址轉(zhuǎn)換器704及存儲器裝置706的實(shí)例?？刂破?02表示 使用存儲器裝置706的控制器或其它處理器。其它控制器或處理器也可經(jīng)由(例如)直接 存儲器存取(DMA)708來使用存儲器裝置706。地址轉(zhuǎn)換器704提供適用于存儲器裝置706 的塊的地址的映射及/或重新映射。 在一個(gè)實(shí)施例中，地址轉(zhuǎn)換器704在存儲器裝置706之外，如圖7中所示。這準(zhǔn)許 使用現(xiàn)有存儲器裝置706，且準(zhǔn)許每一地址轉(zhuǎn)換器704使用相對較多個(gè)存儲器裝置706。
在另一實(shí)施例中，地址轉(zhuǎn)換器704是存儲器裝置706的部分。應(yīng)注意，單個(gè)存儲器 裝置706可存儲多個(gè)存儲器陣列。地址轉(zhuǎn)換器704可替代地與控制器702集成，與DMA控制 器集成，或?yàn)閱为?dú)芯片。在一個(gè)實(shí)施例中，地址轉(zhuǎn)換器將由使用存儲器裝置706的裝置(例 如，控制器702)所看見的邏輯地址轉(zhuǎn)換或映射成用以從存儲器裝置706檢索數(shù)據(jù)的地址。 可將映射信息存儲于查找表(LUT)中。在所說明的實(shí)施例中，將存儲器的塊尋址(地址的 塊部分)朝向地址的最高有效位(msb)部分，而將頁(如果存在)及字節(jié)尋址朝向地址的 最低有效位(lsb)部分。在既定以"乒乓"方式來讀取陣列的頁的情況下，則其地址轉(zhuǎn)換可 相應(yīng)地變化。 圖8是具有地址轉(zhuǎn)換器802的存儲器芯片800的示意圖。在所說明的實(shí)例中，存 儲器芯片800具有存儲器陣列A 804及存儲器陣列B 806。為清晰起見，并未展示用于存儲 器陣列B 806的雜項(xiàng)支持電路，且在一個(gè)實(shí)施例中，所述雜項(xiàng)支持電路與針對存儲器陣列A 804所描述的雜項(xiàng)支持電路相同。當(dāng)實(shí)施于同一芯片上時(shí)，兩個(gè)陣列804、806可共享高速緩 存寄存器808。 地址轉(zhuǎn)換器802接收邏輯地址作為輸入且提供經(jīng)轉(zhuǎn)換的地址作為輸出。邏輯地址 可源自(例如)耦合到輸入/輸出電路809的控制器、處理器、CPU等。在一個(gè)實(shí)施例中， 可經(jīng)由啟用信號810來選擇性地啟用或停用地址轉(zhuǎn)換器的轉(zhuǎn)換功能。地址轉(zhuǎn)換器802還可 具有用于編程的模式及用于正常使用的模式，其可用編程信號812來加以選擇。舉例來說， 地址轉(zhuǎn)換器802可在生產(chǎn)測試期間經(jīng)編程以將良好塊映射到鄰接地址空間。
將地址轉(zhuǎn)換器802的輸出提供到用于陣列A 804的地址鎖存器814及用于陣列B 806的另一地址鎖存器(未圖示)。陣列A 804與陣列B 806之間的映射可為不同的，因此 被鎖存的地址也可為不同的。應(yīng)注意，地址轉(zhuǎn)換器802通常不必轉(zhuǎn)換地址總線的每個(gè)位，但 應(yīng)至少轉(zhuǎn)換用于選擇塊的地址位。 將地址鎖存器A 814的輸出提供作為對行解碼器816的輸入。在一個(gè)實(shí)施例中， 用于存儲器陣列A 804的行解碼器816獨(dú)立于用于存儲器陣列B 806的行解碼器。這準(zhǔn)許 以共用邏輯地址同時(shí)存取來自存儲器陣列A 804及存儲器陣列B 806的全異物理數(shù)據(jù)頁 (就物理行地址來說為不同的)。在一個(gè)實(shí)施例中，還可映射行解碼器816以校正行及/或 列中的不良存儲器位置。舉例來說，如果塊在現(xiàn)場變?yōu)椴涣嫉?，則可對一組熔斷器進(jìn)行編程
10以檢測所述不良塊的地址范圍并用另外冗余塊代替以修復(fù)陣列。行解碼器816選擇適當(dāng)?shù)?行以讀取數(shù)據(jù)。舉例來說，在NAND快閃的情形下，行解碼器816可激活特定行(也被稱為 字線)，且可"接通"其它相關(guān)行以使得可對選定行的特定單元進(jìn)行寫入或讀取。
還將地址鎖存器814的輸出提供作為對列解碼器818的輸入。在一個(gè)實(shí)施例中， 用于行解碼器816的地址由地址轉(zhuǎn)換器802來轉(zhuǎn)換，但用于列解碼器818的地址并未轉(zhuǎn)換。 感應(yīng)/驅(qū)動器電路820與列解碼器818及陣列A 804通信以將數(shù)據(jù)寫入到陣列A 804或從 陣列A 804讀取數(shù)據(jù)。數(shù)據(jù)緩沖器/鎖存器822存儲來自輸入/輸出電路809的數(shù)據(jù)以用 于存儲在存儲器陣列A 804中，且數(shù)據(jù)寄存器824、826分別存儲從存儲器陣列A S04、存儲 器陣列B 806檢索的數(shù)據(jù)。高速緩存寄存器808提供來自數(shù)據(jù)寄存器824、826的數(shù)據(jù)以用 于快速存取所述數(shù)據(jù)。如果存儲器陣列A 804與存儲器陣列B 806不在同一芯片上，則將 通常不共享高速緩存寄存器808。 圖9說明用于實(shí)施地址轉(zhuǎn)換的查找表(LUT)902的實(shí)例。在一個(gè)實(shí)施例中，將查找 表902實(shí)施為可編程非易失性存儲器，例如EEPROM或快閃存儲器(NOR或NAND)。在一個(gè) 實(shí)施例中，通過在生產(chǎn)測試期間編程查找表902并在操作期間使用所述所編程的查找表來 實(shí)施地址轉(zhuǎn)換器904。在一個(gè)實(shí)施例中，查找表902還可在現(xiàn)場重新編程(例如，經(jīng)由固件 或狀態(tài)機(jī)控制)。查找表902可替代地由在使用之前加載有適當(dāng)數(shù)據(jù)的易失性存儲器裝置 (例如，靜態(tài)RAM)來實(shí)施，這可在使用期間提供更快的速度。 在所說明的實(shí)施例中，地址轉(zhuǎn)換器904接收邏輯地址906作為輸入，且提供兩個(gè)或 兩個(gè)以上地址908、909作為輸出。邏輯地址906并不需要為全地址(例如，可為用于尋址 塊的地址的部分)。 一個(gè)地址908可用于尋址一個(gè)陣列的數(shù)據(jù)，且另一地址909可用于尋址 所述對中的另一陣列的數(shù)據(jù)。在所說明的實(shí)施例中，轉(zhuǎn)換兩個(gè)陣列的地址以實(shí)現(xiàn)CPU的有 效數(shù)據(jù)存取。舉例來說，如果數(shù)據(jù)在鄰接地址處可用，則CPU可更快速地讀取所述數(shù)據(jù)。
然而，陣列的地址可保持未經(jīng)轉(zhuǎn)換，且其它陣列的良好塊的地址被轉(zhuǎn)換以與所述 未經(jīng)轉(zhuǎn)換的陣列的未經(jīng)轉(zhuǎn)換的地址匹配。舉例來說，在編程過程期間，地址轉(zhuǎn)換器904可經(jīng) 配置以將邏輯地址906傳遞到一個(gè)或一個(gè)以上經(jīng)轉(zhuǎn)換的地址908、909而無修改。經(jīng)轉(zhuǎn)換的 地址908、909可彼此不同以使得可有效檢索來自全異地址的塊的數(shù)據(jù)。當(dāng)?shù)刂忿D(zhuǎn)換器904 被啟用以進(jìn)行轉(zhuǎn)換操作時(shí)，可將邏輯地址906應(yīng)用于查找表902作為關(guān)于存儲器位置的地 址，且可從查找表902的所存儲數(shù)據(jù)檢索經(jīng)轉(zhuǎn)換的地址908。 在所說明的實(shí)施例中，查找表902具有兩個(gè)陣列的映射。在另一實(shí)施例中，查找表 902可存儲兩個(gè)以上陣列的映射。另外，查找表902可替代地經(jīng)配置以將每一陣列的每一 映射存儲于單獨(dú)表中。在一個(gè)實(shí)施例中，處理器910(例如，微處理器、微控制器、可獲許可 的核心、狀態(tài)機(jī)等)經(jīng)配置以產(chǎn)生存儲于查找表902中的映射。處理器910可為存儲器裝 置的部分，可為系統(tǒng)中的單獨(dú)芯片，可為使用存儲器的裝置的處理器，等等。在一個(gè)實(shí)施例 中，由測試裝備實(shí)施處理器910?？梢远喾N方式實(shí)施查找表902。舉例來說，在一個(gè)實(shí)施例 中，僅將存儲器塊層級處的地址數(shù)據(jù)的塊地址部分(例如，所述地址內(nèi)的位范圍)存儲于查 找表902中，且組合來自CPU的地址的剩余部分以形成存儲器陣列的完整地址。因此，塊地 址的被重新映射的部分可使用參數(shù)(例如，所述地址的所述部分的替換數(shù)據(jù))來重新映射。 舉例來說，在另一實(shí)施例中，查找表902存儲用于產(chǎn)生新地址的偏移而非地址本身，且用于 重新映射的參數(shù)可為所述偏移。
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圖10是大體上說明共同塊映射的流程圖。熟練的專業(yè)人員將了解，可以多種方式 來修改所說明的過程。舉例來說，在另一實(shí)施例中，所說明的過程的各個(gè)部分可被組合，可 以替代順序來重新布置，可被移除，等等。可使用所說明的過程來匹配兩個(gè)或兩個(gè)以上存儲 器陣列的塊。 所述過程通過將陣列(例如，陣列"A")的良好塊的至少一部分映射1002在鄰接 地址空間(邏輯地址)中來開始。在一個(gè)實(shí)施例中，鄰接部分包括用以提供足夠存儲器空間 來滿足所述陣列的指定存儲器容量的至少足夠的良好塊。因此，所述至少足夠的良好塊可 包含少于所有良好塊的良好塊。在一個(gè)實(shí)施例中，鄰接塊的部分包括所有良好塊，如圖12A 中所示。在另一實(shí)施例中，鄰接塊的部分僅包括所述良好塊的一部分，所述部分足以提供足 夠存儲器空間來滿足所述陣列的指定存儲器容量，如圖12B中所示。稍后將結(jié)合圖11來更 詳細(xì)地描述用于執(zhí)行映射1002的過程的一個(gè)實(shí)施例。 再次參看圖IO，所述過程前進(jìn)到將一個(gè)或一個(gè)以上其它陣列(例如，陣列"B")的 良好塊的至少若干部分映射1004到同一鄰接地址空間。將良好塊映射到同一鄰接地址空 間確保如此映射的陣列塊共享相同邏輯地址以實(shí)現(xiàn)有效存取。舉例來說，不同陣列可使用 獨(dú)立行解碼器以準(zhǔn)許同時(shí)存取位于全異物理地址處的塊。 所述過程前進(jìn)到存儲1006映射以用于地址轉(zhuǎn)換到各個(gè)存儲器陣列的特定塊。在 一個(gè)實(shí)施例中，如較早結(jié)合圖9所描述，所述映射存儲于查找表中。在另一實(shí)施例中，陣列 的特定映射是通過編程用于所述陣列的行解碼器來存儲的。 圖11是大體上說明陣列內(nèi)的塊映射的流程圖。所說明的過程將陣列的良好塊映 射到鄰接地址空間中?？稍诒匾獣r(shí)針對其它陣列而重復(fù)所述過程。熟練的專業(yè)人員將了解， 可以多種方式來修改所說明的過程。舉例來說，在另一實(shí)施例中，所說明的過程的各個(gè)部分 可被組合，可以替代順序來重新布置，可被移除，等等。 所述過程通過對變量進(jìn)行初始化1102來開始。在流程圖中，n指示物理或內(nèi)部塊 編號(地址)，且舉例來說，可被初始化到0。變量i指示邏輯地址且應(yīng)被初始化到陣列A 的第一塊的開始邏輯地址。出于論述的目的，變量i可始于0。 所述過程前進(jìn)到確定1104塊n (地址n)是否為良好的。舉例來說，存儲器裝置通 常在已知良好存儲器空間中具有在生產(chǎn)測試期間填入(且可在使用期間由(例如)控制器 來更新)的參考表，其指示哪些存儲器塊是良好的且哪些存儲器塊是不良的。如果塊是不 良的，則所述過程將塊編號n存儲1106于不良塊表中。所述過程從階段1106前進(jìn)到?jīng)Q定 塊1110。 如果塊是良好的，則所述過程使邏輯地址i與塊編號n相關(guān)聯(lián)1108。所述過程從 階段110S前進(jìn)到?jīng)Q定塊1110。 所述過程確定1110是否完成了正被處理的陣列的塊。如果尚未完成，則所述過程 進(jìn)行到階段1112，在所述階段1112處所述過程使塊編號n遞增以預(yù)備處理下一塊。所述過 程接著從階段1112返回到?jīng)Q定塊1104。 如果所述過程已完成，則所述過程從決定塊1110前進(jìn)到階段1114，在所述階段 1114中所述過程使在階段1106中所收集的不良塊與位于查找表末尾的地址相關(guān)聯(lián)或?qū)⒃?階段1106中所收集的不良塊映射到行解碼器的地址范圍的末尾?？商娲卦谒鲞^程的 不同點(diǎn)處(例如，在階段1106中)將不良塊映射到查找表的末尾?？舍槍ζ渌嚓P(guān)聯(lián)的陣列而重復(fù)所述過程。結(jié)合圖ll而描述的過程的一個(gè)優(yōu)勢是可將個(gè)別陣列的塊處理為可尋 址于鄰接塊中，使得不需要知道其它陣列的良好塊的位置。 圖12A說明存儲器陣列的存儲器映象的實(shí)例，其中所有良好塊(不管是已使用的 塊1202還是備用塊1204)被映射到邏輯存儲器地址的鄰接空間1206。圖12B說明存儲器 陣列的存儲器映象的另一實(shí)例，其中待使用的良好塊1208被映射到邏輯地址的鄰接空間， 且作為備用塊1210的良好塊被映射到不與所使用的良好塊的地址空間鄰接的地址空間。
上文已描述了各種實(shí)施例。盡管參看這些特定實(shí)施例來描述，但所述描述既定為 說明性的，而不希望為限制性的。在不背離如所附權(quán)利要求書中所界定的本發(fā)明的真實(shí)精 神及范圍的情況下，所屬領(lǐng)域的技術(shù)人員可作出各種修改及應(yīng)用。
1權(quán)利要求
一種用于組織針對散布于兩個(gè)或兩個(gè)以上全異存儲器陣列之間的匹配數(shù)據(jù)塊的存取的設(shè)備，所述設(shè)備包含地址轉(zhuǎn)換器，其經(jīng)配置以接收源自處理器的邏輯地址的至少一塊部分，其中所述塊部分對應(yīng)于用于選擇存儲器塊的地址范圍，其中所述地址轉(zhuǎn)換器經(jīng)配置以修改所述所接收邏輯地址的至少所述所接收塊部分以產(chǎn)生第一經(jīng)修改地址或第二經(jīng)修改地址中的至少一者，其中所述第一經(jīng)修改地址用于選擇所述兩個(gè)或兩個(gè)以上存儲器陣列中的第一存儲器陣列的存儲器塊，其中所述第二經(jīng)修改地址用于選擇所述兩個(gè)或兩個(gè)以上存儲器陣列中的第二存儲器陣列的存儲器塊，其中所述第一經(jīng)修改地址及所述第二經(jīng)修改地址經(jīng)配置以針對所述邏輯地址的塊部分使用同一邏輯地址來分別選擇所述第一存儲器陣列及所述第二存儲器陣列的匹配塊；第一行解碼器，其與所述地址轉(zhuǎn)換器通信以接收所述第一經(jīng)修改地址，所述第一行解碼器耦合到所述第一存儲器陣列；及第二行解碼器，其與所述地址轉(zhuǎn)換器通信以接收所述第二經(jīng)修改地址，所述第二行耦合到所述第二存儲器陣列，所述第二行解碼器獨(dú)立于所述第一行解碼器。
2. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述地址轉(zhuǎn)換器包含至少一個(gè)查找表。
3. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述地址轉(zhuǎn)換器、所述第一行解碼器、所述第二行解碼器、所述第一存儲器陣列及所述第二存儲器陣列實(shí)施于集成電路中。
4. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述地址轉(zhuǎn)換器進(jìn)一步經(jīng)配置以針對所述兩個(gè)或兩個(gè)以上存儲器陣列中的每一者將所述所接收邏輯地址轉(zhuǎn)換成經(jīng)修改地址。
5. 根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包含用于所述兩個(gè)或兩個(gè)以上存儲器陣列的 兩個(gè)或兩個(gè)以上NAND快閃存儲器陣列。
6. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述地址轉(zhuǎn)換器是可編程的。
7. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述地址轉(zhuǎn)換器的至少一部分被實(shí)施為用于所述第一存儲器陣列或所述第二存儲器陣列的可編程行解碼器。
8. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述設(shè)備實(shí)施于位于存儲器裝置之外的控制器中。
9. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述設(shè)備實(shí)施于存儲器裝置內(nèi)。
10. —種匹配兩個(gè)或兩個(gè)以上存儲器陣列的存儲器空間塊以用于使用同一邏輯地址來存取與所述匹配塊相關(guān)聯(lián)的數(shù)據(jù)的方法，所述方法包含在鄰接邏輯地址空間中使所述兩個(gè)或兩個(gè)以上存儲器陣列中的第一陣列的可用良好塊與所述兩個(gè)或兩個(gè)以上存儲器陣列中的第二陣列的可用良好塊相關(guān)聯(lián)，使得所述兩個(gè)或兩個(gè)以上存儲器陣列的匹配的良好存儲器塊可針對所述邏輯地址的塊部分用同一邏輯地址來邏輯尋址，其中與所述第二陣列的所述良好塊相關(guān)聯(lián)的所述第一陣列的所述可用良好塊的至少一部分具有不同物理地址，且其中所述第一陣列及所述第二陣列的所述相關(guān)聯(lián)的良好塊即使具有全異物理地址仍可同時(shí)存??；及存儲所述關(guān)聯(lián)以用于邏輯地址轉(zhuǎn)換。
11. 根據(jù)權(quán)利要求io所述的方法，其中存儲進(jìn)一步包含編程一個(gè)或一個(gè)以上查找表以存儲來自所述兩個(gè)或兩個(gè)以上存儲器陣列的良好塊與邏輯地址的關(guān)聯(lián)。
12. 根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含存儲代替邏輯地址的塊部分的參數(shù)以存儲所述關(guān)聯(lián)。
13. 根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含存儲與邏輯地址組合的偏移以存儲所 述關(guān)聯(lián)。
14. 根據(jù)權(quán)利要求IO所述的方法，其進(jìn)一步包含經(jīng)由對一個(gè)或一個(gè)以上行解碼器的編 程來存儲所述關(guān)聯(lián)。
15. 根據(jù)權(quán)利要求10所述的方法，其中相關(guān)聯(lián)包含 確定存儲器陣列的塊是良好的還是不良的；在鄰接地址空間中針對所述存儲器陣列的所述良好塊而從所述存儲器陣列的開始地 址開始順序地使地址相關(guān)聯(lián)；及使所述存儲器陣列的所述不良塊與位于所述存儲器陣列的地址范圍的末尾處的地址 相關(guān)聯(lián)。
16. 根據(jù)權(quán)利要求IO所述的方法，其進(jìn)一步包含在生產(chǎn)測試期間執(zhí)行所述方法。
17. 根據(jù)權(quán)利要求IO所述的方法，其進(jìn)一步包含在現(xiàn)場應(yīng)用中執(zhí)行所述方法。
18. —種修改地址以用于存取兩個(gè)或兩個(gè)以上全異存儲器陣列的方法，所述方法包含從處理器接收邏輯地址以用于存取兩個(gè)或兩個(gè)以上全異存儲器陣列的存儲器位置，其 中所述邏輯地址的塊部分與存儲器陣列內(nèi)的特定塊的尋址有關(guān)；根據(jù)所述邏輯地址及對應(yīng)于第一存儲器陣列的選定存儲器塊的所存儲參數(shù)產(chǎn)生所述 第一存儲器陣列的第一經(jīng)修改地址以重新布置對所述選定存儲器塊的存取，使得針對所述 第一存儲器陣列而指定的至少最小數(shù)目的良好存儲器塊的至少第一 良好存儲器塊群組可 在鄰接邏輯存儲器地址空間中存取且使得不良塊不被尋址于所述鄰接邏輯存儲器地址空 間內(nèi)；根據(jù)所述邏輯地址及對應(yīng)于第二存儲器陣列的選定存儲器塊的所存儲參數(shù)產(chǎn)生所述 第二存儲器陣列的第二經(jīng)修改地址以重新布置對所述選定存儲器塊的存取，使得針對所述 第二存儲器陣列而指定的至少最小數(shù)目的良好存儲器塊的至少第二良好存儲器塊群組可 在所述鄰接邏輯存儲器地址空間中存取且使得不良塊不被尋址于所述鄰接邏輯存儲器地 址空間內(nèi)；及使用所述第一經(jīng)修改地址及所述第二經(jīng)修改地址來存取所述第一存儲器陣列及所述 第二存儲器陣列的匹配塊，使得所述匹配塊可由所述處理器針對所述邏輯地址使用同一塊 部分來尋址，且使得所述匹配塊即使在所述匹配塊具有全異物理地址時(shí)仍可同時(shí)存取。
19. 根據(jù)權(quán)利要求18所述的方法，其中修改所述經(jīng)修改地址以用于對所述兩個(gè)或兩個(gè) 以上存儲器陣列進(jìn)行數(shù)據(jù)寫入。
20. 根據(jù)權(quán)利要求18所述的方法，其中修改所述經(jīng)修改地址以用于對所述兩個(gè)或兩個(gè) 以上存儲器陣列進(jìn)行數(shù)據(jù)讀取。
21. 根據(jù)權(quán)利要求18所述的方法，其中所述參數(shù)包含邏輯地址的塊部分的代替物。
22. 根據(jù)權(quán)利要求18所述的方法，其中所述參數(shù)包含用于產(chǎn)生所述第一經(jīng)修改地址及 所述第二經(jīng)修改地址的偏移。
23. 根據(jù)權(quán)利要求18所述的方法，其中至少第一良好存儲器塊群組包含至少所述最小 數(shù)目的良好存儲器塊的所有所述良好存儲器塊，且其中至少第二良好存儲器塊群組包含至 少所述最小數(shù)目的良好存儲器塊的所有所述良好存儲器塊。
全文摘要
本發(fā)明揭示設(shè)備及方法，其提供兩個(gè)或兩個(gè)以上存儲器陣列(502、504)的塊的關(guān)聯(lián)映射，使得可為了速度而以交替方式讀取或可為了將數(shù)據(jù)提供到相對較寬的數(shù)據(jù)通道而平行地讀取來自所述兩個(gè)或兩個(gè)以上存儲器陣列的良好塊的數(shù)據(jù)(例如數(shù)據(jù)頁)。這避免需要處理器干預(yù)來存取數(shù)據(jù)且可通過在被配置的情況下提供交替讀取來自兩個(gè)或兩個(gè)以上陣列(502、504)的數(shù)據(jù)的能力而增加數(shù)據(jù)吞吐量。舉例來說，當(dāng)一個(gè)陣列正將數(shù)據(jù)加載到高速緩沖存儲器(206/208)時(shí)，存儲器裝置可正在提供已經(jīng)加載到所述高速緩沖存儲器(206/208)的數(shù)據(jù)。
文檔編號G11C8/00GK101772810SQ200880102231
公開日2010年7月7日 申請日期2008年6月30日 優(yōu)先權(quán)日2007年7月3日
發(fā)明者戴維·埃格爾斯頓 申請人:美光科技公司