專利名稱：信息處理系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及諸如計算機系統(tǒng)和大容量存儲卡系統(tǒng)的信息處理系統(tǒng)，以及更具體而言，涉及這樣的信息處理系統(tǒng)，其包括使用可變電阻器作為存儲介質的非易失性半導體存 儲器設備。
背景技術：
近年來，隨著各種應用的發(fā)展，計算機系統(tǒng)需要具有大存儲容量、高速主存儲器以 改善其性能。在現有技術的計算機系統(tǒng)中使用的主存儲器通常包括DRAM。DRAM具有一個 晶體管/ 一個基元(ITlC)結構，并因此具有精細構圖的限制，這使得難以提供大容量主存 儲器。另一方面，更精細地構圖存儲器基元的技術包括電阻可變存儲器，如(專利文件 1)所提出的在存儲器基元中使用可變電阻器。該類型的電阻可變存儲器利用了以下事實 硫族化物玻璃的晶體與非晶體之間的電阻比率為100 1或更高，因此存儲不同的電阻狀 態(tài)作為信息。電阻可變存儲器包括肖特基(Schottky) 二極管與可變電阻器的串聯電路，代 替晶體管來配置存儲器基元。因此，作為一個優(yōu)點，可以容易地以層的形式堆疊并三維地構 建電阻可變存儲器來實現更高的集成度(專利文件2)。然而，不希望上述電阻可變存儲器被用作頻繁存取的主存儲器，其會造成高速操 作和可靠性問題。[專利文件 1]W0 2000/623014[專利文件 2] WO 2003/08567
發(fā)明內容
技術問題本發(fā)明的目的為提供一種在實現大容量存儲的同時能夠確保存儲器設備的高速 操作和可靠性的信息處理系統(tǒng)。技術方案在一個方面，本發(fā)明提供了一種信息處理系統(tǒng)，包括主存儲器，操作為存儲數據； 以及控制電路，操作為存取所述主存儲器的數據，所述主存儲器包括非易失性半導體存儲 器設備和DRAM，所述非易失性半導體存儲器設備包含均使用可變電阻器的電可擦除可編程 非易失性存儲器基元，所述DRAM被設置為在所述控制電路與所述非易失性半導體存儲器 設備之間的高速緩存(cache)存儲器。在另一方面，本發(fā)明提供了一種信息處理系統(tǒng)，包括非易失性半導體存儲器設 備，其包含均使用可變電阻器的電可擦除可編程非易失性存儲器基元；以及控制電路，操作 為存取所述非易失性半導體存儲器設備，其中所述非易失性半導體存儲器設備具有用于重 寫存儲的數據的刷新模式，其中所述控制電路基于對所述非易失性半導體存儲器設備的存 取數目以所述刷新模式激活所述非易失性半導體存儲器設備。
在另一方面，本發(fā)明提供了一種信息處理系統(tǒng)，包括主存儲器，其包括非易失性 半導體存儲器設備，所述非易失性半導體存儲器設備包含均使用可變電阻器的電可擦除可 編程非易失性存儲器基元；以及控制電路，操作為存取所述主存儲器的數據，其中所述非易 失性半導體存儲器設備具有用于重寫存儲的數據的刷新模式。發(fā)明效果本發(fā)明可以在實現大容量存儲的同時確保存儲器設備的高速操作和可靠性。


圖1為示出了根據本發(fā)明的第一實施例的計算機系統(tǒng)的配置的框圖；圖2為同一實施例的非易失性存儲器的框圖；圖3為根據同一實施例的非易失性存儲器的存儲器基元陣列的一部分的透視圖；圖4為沿圖2的線1-1’獲得并從箭頭方向觀察的截面視圖；圖5為示出了同一實施例中的可變電阻器實例的示意性截面視圖；圖6為示出了同一實施例中的另一可變電阻器實例的示意性截面視圖；圖7為示出了同一實施例中的非歐姆部件實例的示意性截面圖；圖8為根據發(fā)明的另一實施例的存儲器基元陣列的一部分的透視圖；圖9為沿圖7的線11-11’獲得并從箭頭方向觀察的一個存儲器基元的截面視圖；圖10為根據同一實施例的非易失性存儲器中的存儲器基元陣列及其外圍電路的 電路圖；圖11為示出在二元數據(binary data)情況下存儲器基元中的電阻分布和數據 之間的關系的視圖；圖12為示出了同一實施例的寫、擦除以及讀操作的字線和位線電壓的波形圖；圖13為示出了同一實施例的刷新操作的字線和位線電壓的波形圖；圖14為示出了本發(fā)明的第二實施例的刷新操作的字線和位線電壓的波形圖；圖15為同一實施例的存儲器基元陣列的框圖；圖16為示出了根據本發(fā)明的第三實施例的大容量存儲卡系統(tǒng)的配置的框圖；以 及圖17為說明了根據本發(fā)明的第四實施例的刷新操作的存儲器基元陣列的框圖。
具體實施例方式現在將參考附圖描述本發(fā)明的實施例。[第一實施例][總體配置]圖1為示出了根據本發(fā)明的第一實施例的信息處理系統(tǒng)或計算機系統(tǒng)的配置的 框圖。該計算機系統(tǒng)包括CPU(中央處理單元)10、可由CPU 10存取的主存儲器20以及 通過主存儲器20連接到CPU 10的外部存儲設備或HDD (硬盤驅動器)30。CPU 10包括可 操作為內部高速緩存存儲器的SRAM 11，SRAM通過總線12被連接到主存儲器20。主存儲 器20包括DRAM21和電阻可變非易失性存儲器22。DRAM 21作為計算機系統(tǒng)的較低級高速緩存存儲器，而電阻可變非易失性存儲器22作為大容量存儲器。DRAM 21和電阻可變非易 失性存儲器22通過高速總線23彼此相連。通過總線24連接到主存儲器20的外部存儲設 備除了 HDD 30之外還包括軟盤裝置、⑶-ROM以及DVD。通過這樣的配置，CPU 10可以高速存取DRAM 21，而電阻可變非易失性存儲器22 提供主存儲器20的大容量存儲?？梢栽贑PU 10與主存儲器20之間設置主、次以及三級高 速緩存等等。[非易失性存儲器的配置]
圖2為在主存儲器20中使用的非易失性存儲器22的框圖。非易失性存儲器22包括以矩陣形式設置的存儲器基元的存儲器基元陣列1，每一 個存儲器基元包括隨后描述的電阻可變部件，例如，PCRAM(相變部件)或ReRAM(可變電阻 器)。沿位線BL方向在鄰近存儲器基元陣列1的位置處設置列控制電路2。列控制電路2 控制存儲器基元陣列1中的位線BL以從存儲器基元擦除數據、在存儲器基元中寫入數據以 及從存儲器基元讀出數據。沿字線WL方向在鄰近存儲器基元陣列1的位置處設置行控制 電路3。行控制電路3選擇存儲器基元陣列1中的字線WL并施加需要的電壓以便從存儲器 基元擦除數據、在存儲器基元中寫入數據以及從存儲器基元讀出數據。數據I/O緩沖器4通過高速總線23被連接到DRAM 21并通過控制總線被連接到 CPU 10以接收寫數據，接收擦除指令，提供讀數據以及接收地址數據和命令數據。數據I/O 緩沖器4向列控制電路2發(fā)送接收的寫數據以及從列控制電路2接收讀出數據并將其提供 到外部。從CPUlO饋送到數據I/O緩沖器4的地址通過地址寄存器5被發(fā)送到列控制電路 2和行控制電路3。從CPU 10饋送到數據I/O緩沖器4的命令被發(fā)送到命令接口 6。命令 接口 6從CPU 10接收外部控制信號并確定饋送到數據I/O緩沖器4的數據是寫數據、命令 還是地址。如果該數據是命令，命令接口將其作為接收的命令信號傳送到狀態(tài)機7。狀態(tài)機 7管理整個非易失性存儲器以接收來自CPU 10的命令，讀取，寫入，擦除并執(zhí)行數據I/O管 理。外部CPU 10還可以接收由狀態(tài)機7管理的狀態(tài)信息并確定操作結果。還可以利用該 狀態(tài)信息控制寫入和擦除。狀態(tài)機7控制脈沖產生器9。該控制使脈沖產生器9能夠提供任意電壓和時序的 脈沖。形成的脈沖可以被傳送到列控制電路2和行控制電路3選擇的任何線路。除存儲器基元陣列1之外的外圍電路部件可以形成在緊接在布線層中形成的存 儲器陣列1之下的Si襯底中。因此，可以將非易失性存儲器的芯片面積制造得幾乎等于存 儲器基元陣列1的面積。[存儲器基元陣列和外圍電路]圖3為存儲器基元陣列的一部分的透視圖，以及圖4為沿圖3的線1-1’獲得并從 箭頭方向觀察的截面視圖。存在平行設置的多個第一線路或字線WL0-WL2，其交叉平行設置的多個第二線路 或位線BL0-BL2。存儲器基元MC設置在兩個線路的每個交叉點處并夾在兩個線路之間。希 望地，第一和第二線路由諸如^151、附51、&^1的耐熱低電阻材料構成。存儲器基元MC包括可變電阻器VR和非歐姆部件NO的串聯電路，如圖4所示。在施加電壓時，可變電阻器VR通過電流、熱或化學能量來變化電阻。設置在可變 電阻器VR的上和下表面上的為電極EL1、EL2，其作為阻擋金屬層和粘附層。電極的材料包括 Pt、Au、Ag、TiAIN、SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO, Al, PtIrOx, PtRhOx, Rh/ TaAlN、TiOX、NbTiOX、Si。還可以插入能實現均勻取向的金屬膜。還插入緩沖層、阻擋金屬 層和粘附層。可變電阻器VR包括諸如硫族化物的通過晶體狀態(tài)與非晶體狀態(tài)之間的相變來變 化電阻的可變電阻器(PRAM)；通過金屬陽離子的沉淀在電極之間形成橋(導電橋)或電離 沉淀的金屬以打斷橋來變化電阻的可變電阻器(CBRAM)；以及通過電壓或電流施加來變化 電阻的可變電阻器(FeRAM)(其大體可分為，響應于在位于電極界面中的電荷陷阱中存在/ 不存在俘獲的電荷來產生電阻變化的可變電阻器，和響應于由損失氧導致的導電路徑的存 在/不存在來產生電阻變化的可變電阻器)。圖5和6示出了后一可變電阻器的實例。圖5示出的可變電阻器VR包括設置在 電極層11，13之間的記錄層12。記錄層12由含有至少兩種類型的陽離子元素的復合化合 物構成。陽離子元素中的至少一種為具有電子未完全填充的d軌道的過渡元素，并且鄰近 的陽離子元素之間的最短距離為0. 32nm或更小。具體而言，可以由化學式AxMyXz (A和M為 不同的元素)表示，并由具有晶體結構的材料構成，諸如尖晶石結構(AM2O4)、鈦鐵礦結構 (AMO3)、銅鐵礦結構(AMO2)、LiMoN2結構(AMN2)、黑鎢礦結構(AMO4)、橄欖石結構(A2MO4)、錳 鋇礦結構(AMO2)、斜方錳礦結構(AxMO2)以及鈣鈦礦結構(AMO3)。在圖5的實例中，A包括Zn，M包括Mn，X包括0。在記錄層12中，小白圈表示擴 散離子(Zn)，大白圈表示陰離子(0)，小黑圈表示過渡元素離子(Mn)。記錄層12的初始狀 態(tài)為高電阻狀態(tài)。當電極層11保持在固定的電勢并且將負電壓施加到電極層13時，在記 錄層12中的擴散離子的一部分向電極層13遷移，從而相對于陰離子減少了記錄層12中的 擴散離子。到達電極層13的擴散離子從電極層13接受電子并沉淀為金屬，由此形成金屬 層14。在記錄層12內部，陰離子變得過剩，由此增加了記錄層12中的過渡元素離子的化合 價。結果，載流子注射使記錄層12變?yōu)殡娮訉щ姡纱送瓿稍O定。在再生(regeneration) 時，允許電流流動，電流的值很小，使得構成記錄層12的材料不發(fā)生電阻變化。通過在記錄 層12中提供足夠時間的大電流流動(其會導致焦耳熱，有助于記錄層12中的氧化還原反 應)可以將編程狀態(tài)(低電阻狀態(tài))復位到初始狀態(tài)(高電阻狀態(tài))。施加與設定時相反 方向的電場也可以實現復位。在圖6的實例中，夾在電極層11，13之間的記錄層15由兩個層形成第一化合物 層15a和第二化合物層15b。第一化合物層15a被設置在鄰近電極層11的一側并由化學式 AxMlyXlz表示。第二化合物層15b被設置在鄰近電極層13的一側并具有能夠容納來自第一 化合物層15a的陽離子元素的間隙位置。在圖6的實例中，在第一化合物層15a中，A包括Mg，Ml包括Mn，Xl包括0。第二 化合物層15b包含由黑圈表示的Ti作為過渡還原離子。在第一化合物層15a中，小白圈表 示擴散離子(Mg)，大白圈表示陰離子(0)，雙圈表示過渡元素離子(Mn)。以諸如兩個或更多 的層的多層形式堆疊第一化合物層15a和第二化合物層15b。在該可變電阻器VR中，為電極層11，13施加電勢，使得第一化合物層15a作為陽 極，第二化合物層15b作為陰極，從而在記錄層15中形成電勢梯度。在該情況下，在第一化 合物層15a中的擴散離子的一部分遷移通過晶體并進入位于陰極側的第二化合物層15b。 第二化合物層15b的晶體包括能容納擴散離子的間隙位置。因此，從第一化合物層15a移動來的擴散離子被捕獲到間隙位置中。因此，第一化合物層15a中的過渡元素離子的化合價增加，而第二化合物層15b中的過渡元素離子的化合價減少。在初始狀態(tài)，第一和第二化 合物層15a，15b為高電阻狀態(tài)。在該情況下，在第一化合物層15a中的擴散離子的一部分 從第一化合物層15a遷移到第二化合物層15b，這在第一和第二化合物的晶體中產生了導 電載流子，并且均具有導電性。如上述實例相似，通過在記錄層15中提供足夠時間的大電 流流動(用于產生有助于記錄層15中的氧化還原反應的焦耳熱)可以將編程狀態(tài)(低電 阻狀態(tài))復位到擦除狀態(tài)(高電阻狀態(tài))。施加與設定時相反方向的電場同樣可以實現復 位。非歐姆部件NO包括各種二極管，例如，(a)肖特基二極管，(b)PN結二極管，(c)PIN 二極管，并具有(d) MIN (金屬-絕緣體-金屬)結構和(e) SIS(硅-絕緣體-硅)結構，如 圖7所示。在該情況下，可以插入形成阻擋金屬層和粘附層的電極EL2，EL3。如果使用二極 管，從其特性出發(fā)，其可以進行單極操作。在MIM結構或SIS結構的情況下，其可以進行雙 極操作。非歐姆部件NO和可變電阻器VR可以設置為與圖4相反的上/下關系。替代地， 非歐姆部件NO具有上/下顛倒的極性?？梢远询B多個上述存儲器結構以形成三維結構，如圖8所示。圖9為示出了圖8的 11-11’截面的橫截面視圖。示出的實例涉及具有基元陣列層MA0-MA3的4-層結構的存儲 器基元陣列。上和下存儲器基元MCO，MCl共享字線WLOj。上和下存儲器基元MCl，MC2共 享位線BLli。上和下存儲器基元MC2，MC3共享字線WLlj。代替線路/基元/線路/基元 的重復，可以在基元陣列層之間以線路/基元/線路/中間層_絕緣體/線路/基元/線 路的形式插入中間層絕緣體。存儲器基元陣列1被劃分為幾個存儲器基元組的MAT。上述列控制電路2和行控 制電路3可以基于MAT、扇區(qū)、或基元陣列層設置，或由其共享。替代地，他們可由多個位線 BL所共享以減小面積。圖10為使用二極管SD作為非歐姆部件NO的存儲器基元陣列1和外圍電路的電 路圖。為了簡明，在描述時假設存儲器具有單層結構。在圖10中，包含在存儲器基元MC中的二極管具有連接到字線WL的陽極和通過可 變電阻器VR連接到位線BL的陰極。每一個位線BL具有連接到感測放大器2a的一端，感 測放大器2a為列控制電路2的一部分。感測放大器2a包括鎖存器2b，其操作為存儲有待 寫入到連接到位線BL的所選擇的存儲器基元MC中的數據，或存儲從該選擇的存儲器基元 MC讀出的數據。每一個字線WL的一端連接到行控制電路3?？梢詥为氝x擇存儲器基元MC。替代地，可以成批地從連接到選擇的字線WLl的多 個存儲器基元MC讀取數據。在存儲器基元陣列1中，與圖10示出的極性相反地連接二極 管SD，以便電流從位線BL流動到字線WL。[非易失性存儲器的操作]下面描述在如此配置的計算機系統(tǒng)中的非易失性半導體存儲器的操作。存儲器基元MC包含的可變電阻器VR具有電阻，其在擦除狀態(tài)分布在IOOkQ到 IMΩ的高電阻范圍，在寫入(編程)狀態(tài)分布在IkQ到IOkQ的低電阻范圍。寫入是這樣 的過程，即，向處于擦除狀態(tài)的可變電阻器VR施加特定的寫電壓Vprog以將可變電阻器VR 的電阻移動到低電阻范圍。
現在假設將數據寫入(編程)到連接到字線WL2和位線BLO的選擇的基元A或存 儲器基元MC中，如圖10的虛線圓圈所示。在該情況下將寫電壓Vprog施加到選擇的字線 WL2，并將OV施加到未被選擇的字線WL1，WL0，如圖12所示。此外，將OV施加到選擇的位 線BLO，并將寫電壓Vprog施加到未選擇的位線BL1，BL2。結果，隨著寫電壓Vprog的施加， 選擇的基元A中的可變電阻器VR被正向偏置，可變電阻器VR的電阻從高電阻分布移動到 低電阻分布。當以批的方式擦除包含選擇的基元A的連接到字線WL2的存儲器基元MC時，將擦 除電壓Vera施加到選擇的字線WL2，并將OV施加到未選擇的字線WLO、WL1，如圖12所示。 此外，將OV施加到選擇的位線BL0-BL2。當擦除寫入的基元時，相比于編程電壓VprogJf 更低的電壓作為擦除電壓Vera施加更長的時間，因為寫入的基元為低電阻狀態(tài)。當以該方 式，在低電阻狀態(tài)的可變電阻器VR中以較長的時間流動較大的電流時，焦耳熱將可變電阻 器VR重置到高電阻狀態(tài)。由此，連接到選擇的字線WL2的存儲器基元MC被成批地擦除。
當從選擇的基元A讀出數據時，將電壓Vread施加到選擇的字線WL2，并將OV施加 到未被選擇的字線WLO，WL1，如圖12所示。此外，將OV施加到選擇的位線BL0，并將OV到 Vread施加到未選擇的位線BLl，BL2。由此，選擇的基元A中的二極管被正向偏置，因此幾 乎Vread的電壓被施加到選擇的基元A。在該情況下，在基元中流動的電流呈現的變化依 賴于基元電阻為高電阻還是低電阻。相應地，可以在感測放大器2a處感測該變化以讀出數 據。讀電壓Vread必須低于寫電壓Vprog和擦除電壓Vera。另一方面，對于未選擇的 基元，連接到字線WL2的未選擇的基元在其臨近字線WL2的一側被供給有Vread。在該情況 下，如果將OV施加到位線BL1，BL2，連接到位線BL1，BL2的存儲器基元MC會與選擇的基元 A相似地進入讀狀態(tài)，這使得多個基元變?yōu)榭勺x。如果將Vread施加到位線BLl，BL2，便沒有 任何電壓應力(也沒有任何的電流流動)被有效地施加在連接到位線BL1，BL2的基元上。 此外，對于連接到字線WLO，WLl的基元，如果位線BLO-BLl為0V，因為字線WLO，WLl為0V， 因此沒有設置任何的電壓應力(也沒有任何的電流流動)。即使位線BL1，BL2具有Vread， 連接到位線BL1，BL2的未選擇的基元的二極管SD也為反向偏置。因此，在該基元上施加了 較小的電壓應力并且在其中流動較小的電流。此外，可以為未選擇的位線BL1，BL2施加在 O到Vread之間的電壓。這可以有效地抑制將反向偏置電壓施加到未選擇的基元。如上所 述，可以以1-位為基礎讀取基元，或以批的方式讀取連接到一個字線WL的所有基元。雖然擔心依賴于讀取時的讀條件的讀干擾(RD)，但仍執(zhí)行上述的讀操作。對于選 擇的基元，將讀偏置電壓Vread施加到基元。對于未選擇的基元，將反向偏置電壓施加到二 極管，這可能在其上施加應力。為了在主存儲器20中使用非易失性半導體存儲器22，即使 在重復了 IO6次或更多次的讀操作之后，也希望數據不被混淆。下面示出了系統(tǒng)解決方案。在圖1中，CPU 10存取主存儲器20以向主存儲器20發(fā)布數據讀請求?；谠撜?求，主存儲器20讀出數據并將其傳遞到CPU 10。在實踐中，從電阻可變非易失性半導體存 儲器22讀出數據，并將讀出的數據傳遞到DRAM 21和CPU 10。在該情況下，關注電阻可變 非易失性半導體存儲器22中的RD。即，如上所述，將讀電壓Vread施加到選擇的基元，并由 此在其上施加弱應力。讀電壓Vread的電壓值與擦除電壓Vera的電壓值的差異不大。因 此，在重復幾次讀操作之后，編程狀態(tài)的基元逐漸移動到擦除狀態(tài)，并最終導致數據混淆成為可能的問題。因此，在該實施例中，CPU 10向電阻可變非易失性半導體存儲器22發(fā)布刷新指 令?？梢匀我庠O定發(fā)布刷新指令的頻率。例如，一旦對于1，000次的讀操作或一旦對于 10，000次的讀操作，提供刷新指令。在開始使用時與當寫/擦除操作的數目超過特定次數 時之間切換執(zhí)行刷新指令的頻率。一旦接收到上述刷新指令，電阻可變非易失性半導體存 儲器22開始刷新操作?；谠贔AT(文件分配表)區(qū)域上的信息確定刷新目標區(qū)域。該信息被保持在該 電阻可變非易失性半導體存儲器22自身之中。在實例中，如圖13所示，執(zhí)行刷新操作。首先，讀出數據。即，將讀電壓Vread施 加到選擇的字線WL2，并將OV施加到未選擇的字線WLO，WL1，如圖13所示。此外，OV被施加 到位線BL0-BL2。雖然如果存儲器基元陣列1被分為MAT并可以以批的方式讀取多個MAT， 但希望以頁(WL)為基礎的讀操作。在感測放大器2a中的鎖存器電路2b中儲存所讀數據。
接下來，執(zhí)行擦除操作。即，將讀電壓Vera施加到選擇的字線WL2，并將OV施加到 未選擇的字線WL0，WL1，如圖13所示。此外，OV被施加到位線BL0-BL2。結果，在選擇的基 元中的數據可被擦除，在未選擇的基元中的數據不被擦除。由此，可以以批的方式基于頁執(zhí) 行擦除操作，或以批的方式對多個MAT執(zhí)行擦除操作。此外，根據功率消耗，可以基于1-位、 多個位或1-頁擦除MATO中的數據。此后，初始讀出并存儲在鎖存器電路2b中的讀取的數據被重新寫回到基元。同樣 基于頁進行該寫操作。在該情況下，將寫電壓Vprog施加到選擇的字線WL2，以及將OV施加 到未選擇的字線WLO，WL2，如圖13所示。此外，在位線BL0-BL2上設置讀數據。如果讀數 據為擦除狀態(tài)，那么將寫電壓Vprog施加到位線BL。如果讀數據為寫入狀態(tài)，那么將OV施 加到位線BL。該偏置關系使得能夠以批的方式基于頁執(zhí)行編程。由此，完成了在非易失性半導體存儲器22中與字線WL2相關的刷新操作。對任何 希望刷新的區(qū)域重復執(zhí)行該操作以完成刷新操作。結果，由多次讀取期間的讀偏置造成的 應力被恢復到零，這可以改善抗RD的可靠性。此外，通過指派地址并經由數據I/O緩沖器4而從外部I/O輸入數據，可以重寫在 鎖存器電路2b中的數據。因此，還可以通過將在CPU 10中讀取和ECC修正的數據返回到 鎖存器電路2b來執(zhí)行刷新操作。[第二實施例]在上述第一實施例中，通過依次的基于頁的讀取、擦除和寫入進行刷新操作。在該 情況下，僅僅需要將數據完全重寫到初始存儲位置，而不需要改變FAT。相反，在本實施例中，為了執(zhí)行刷新操作，將數據復制到另一區(qū)域。圖14中示出了本實施例中的刷新操作。這里在刷新時使用復制操作。相應地，存 儲器基元陣列1被分為多個MAT (或塊)，如圖15所示。每一個MAT包括行控制電路3和感 測放大器2a，以對其進行獨立存取。MAT被復制到其他MAT以刷新數據。首先，如圖14所示，進行讀操作。例如，以一頁為單位從MATO讀出數據。在MATO 中存儲的一頁數據被讀出到感測放大器2a并鎖存在鎖存器電路2b中。此后，數據被寫入 到MAT4中。MATO和MAT4共享感測放大器2a。在該情況下，從MATO讀出的數據被傳送到 MAT4中的位線BL，而不需要傳送電路等等。因此，可以原樣寫入讀取的數據。此外，在CPU10中ECC修正的讀取的數據被寫入到存儲器基元中。此外，MATO和MATl共享感測放大器 2a。在多層交叉點存儲器基元陣列的情況下，在上和下層中的存儲器基元陣列的MAT可共 享一個感測放大器(未示出)。當對MAT中的整個頁執(zhí)行上述操作時，MATO中的數據被全 部復制到MAT4。最終，以批的方式擦除MATO的數據，如圖14所示。即，在MATO中，將擦除電壓Vera 施加到所有字線WL，并將OV施加到所有位線BL，因此能夠批擦除一個MAT。此后，重寫FAT 區(qū)域上的管理數據以完成刷新操作。[第三實施例]圖16為示出了根據本發(fā)明的第三實施例的大容量存儲卡系統(tǒng)的配置的框圖。在 前述實施例中，使用電阻可變非易失性半導體存儲器22作為計算機系統(tǒng)中的主存儲器20， 并由計算機系統(tǒng)中的CPU 10發(fā)布刷新指令。
相反，在該實施例中，在使用電阻可變非易失性半導體存儲器22作為大容量存儲 器卡的大容量存儲卡系統(tǒng)中設置主機裝置40。主機裝置40在其中包括控制器41和系統(tǒng)緩 沖器42，并控制對電阻可變非易失性半導體存儲器22的存取。因此，主機裝置40中的控制 器41內部發(fā)布刷新指令，由此可以在大容量存儲卡系統(tǒng)或在單獨的存儲器內部進行主動 刷新操作。[第四實施例]圖17示出一種存儲器的配置，說明了根據本發(fā)明的第四實施例的非易失性半導 體存儲器中的刷新操作。在該實施例中，存儲器基元被分為多個可獨立存取的基元陣列單元(MAT)，并且從 每一個基元陣列單元一致地讀出一個基元的數據(one-cell data)。根據讀取的數據，存取 相關的基元以一致進行編程(重寫)或擦除，由此執(zhí)行刷新。S卩，對每一個MAT存取一個位，并與假設的方式一樣并行存取所有MAT。在該情況 下，在數據寫入時，根據到每一個MAT的輸入數據，以MAT為基礎執(zhí)行單獨的寫入或擦除。 因此，如果輸入數據為“0”，那么將寫(設定)脈沖傳送到行控制電路3。如果輸入數據為 “1”，那么將擦除(復位)脈沖傳送到行控制電路3?？梢詫λ蠱AT—致地執(zhí)行這樣的操 作，以同時對所有MAT并行執(zhí)行批寫入或批擦除。在使用這樣的存取方案執(zhí)行刷新操作時，首先從所有MAT讀出數據段，并存儲在 感測放大器2a中的鎖存器電路2b中。然后，使用該數據段重寫MAT。即，如果讀取的數據 為“0”，那么將寫脈沖傳遞到行控制電路3。如果讀取的數據為“1”，那么將擦除脈沖傳遞到 行控制電路3?？梢砸恢碌貓?zhí)行這樣的操作，以同時刷新處于設定狀態(tài)的基元和處于復位狀 態(tài)的基元。因此，使得刷新時間短于前述實施例。 此外，通過指派地址并經由數據I/O緩沖器4從自外部I/O輸入數據，可以重寫在 鎖存器電路2b中的數據。因此，還可以通過將CPU 10或控制器41中讀取和ECC修正的數 據返回到鎖存器電路2b來執(zhí)行刷新操作。[第五實施例]主存儲器的增加提高了造成存儲器基元故障的可能性。因此，根據本實施例的信息處理系統(tǒng)在數據讀取時利用CPU 10中的ECC(誤差檢 測碼)對讀取的數據執(zhí)行誤差檢測和修正。結果，可以改善信息處理系統(tǒng)的可靠性。此外，如果檢測到錯誤，可以為相關的頁或存儲器基元發(fā)布刷新指令?；谛拚奈坏臄的看_定是基于頁執(zhí)行刷新還是基于存儲器基元執(zhí)行刷新。例 如，在使用4-位ECC的情況下，如果修正的位的數目等于2位或更多，可以刷新ECC修正的 頁。如果修正的位的數目等于1位或更小，可以刷新存儲器基元。
無論修正的位的數目如何，可以單獨刷新ECC修正的存儲器基元。本實施例可以應用于第一到第四實施例。
權利要求
一種信息處理系統(tǒng)，包括主存儲器，操作為存儲數據；以及控制電路，操作為存取所述主存儲器的數據，所述主存儲器包括非易失性半導體存儲器設備，包含均使用可變電阻器的電可擦除可編程非易失性存儲器基元，以及DRAM，被設置為在所述控制電路與所述非易失性半導體存儲器設備之間的高速緩存存儲器。
2.根據權利要求1的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備具有重寫存儲的數據的刷新模式，所述控制電路基于對所述非易失性半導體存儲器設備的存取數目以所述刷新模式激 活所述非易失性半導體存儲器設備。
3.根據權利要求1的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備具有重寫存儲的數據的刷新模式，所述控制電路基于與FAT區(qū)域有關的信息以所述刷新模式激活所述非易失性半導體 存儲器設備。
4.根據權利要求1的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備具有誤差檢驗和修正的ECC功能以及重寫存儲的數 據的刷新模式，如果基于讀取的數據中的數據誤差檢測和修正結果來修正錯誤，所述控制電路以所述 刷新模式激活所述非易失性半導體存儲器設備。
5.根據權利要求2的信息處理系統(tǒng)，其中對所述非易失性半導體存儲器設備的存取數目被存儲在所述非易失性半導體存儲器 設備中。
6.根據權利要求2的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數 據，在讀取所述數據之后從所述特定的區(qū)域擦除數據，以及將所述讀取的數據重寫到所述 擦除的特定的區(qū)域中。
7.根據權利要求2的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數 據，將所述讀取的數據寫入到另一特定的區(qū)域，以及在讀取所述數據之后從所述特定的區(qū) 域擦除數據。
8.根據權利要求6的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備包括多個基元陣列單元，每一個所述基元陣列單元包 括特定數目的可單獨存取的存儲器基元，所述特定的區(qū)域包括從每個所述基元陣列單元選擇的特定數目的存儲器基元。
9.根據權利要求7的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備包括多個基元陣列單元，每一個所述基元陣列單元包 括特定數目的可單獨存取的存儲器基元，所述特定的區(qū)域包括從每個所述基元陣列單元選擇的特定數目的存儲器基元。
10.一種信息處理系統(tǒng)，包括非易失性半導體存儲器設備，其包含均使用可變電阻器的電可擦除可編程非易失性存 儲器基元；以及控制電路，操作為存取所述非易失性半導體存儲器設備，其中所述非易失性半導體存儲器設備具有重寫存儲的數據的刷新模式，所述控制電路基于對所述非易失性半導體存儲器設備的存取數目以所述刷新模式激 活所述非易失性半導體存儲器設備。
11.根據權利要求10的信息處理系統(tǒng)，其中對所述非易失性半導體存儲器設備的存取數目被存儲在所述非易失性半導體存儲器 設備中。
12.根據權利要求10的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數 據，在讀取所述數據之后從所述特定的區(qū)域擦除數據，以及將所述讀取的數據重寫到所述 擦除的特定的區(qū)域中。
13.根據權利要求10的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數 據，將所述讀取的數據寫入到另一特定的區(qū)域，以及在讀取所述數據之后從所述特定的區(qū) 域擦除數據。
14.根據權利要求12的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備包括多個基元陣列單元，每一個所述基元陣列單元包 括特定數目的可單獨存取的存儲器基元，所述特定的區(qū)域包括從每個所述基元陣列單元選擇的特定數目的存儲器基元。
15.根據權利要求13的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備包括多個基元陣列單元，每一個所述基元陣列單元包 括特定數目的可單獨存取的存儲器基元，所述特定的區(qū)域包括從每個所述基元陣列單元選擇的特定數目的存儲器基元。
16.一種信息處理系統(tǒng)，包括主存儲器，其包括非易失性半導體存儲器設備，所述非易失性半導體存儲器設備包含 均使用可變電阻器的電可擦除可編程非易失性存儲器基元；以及控制電路，操作為存取所述主存儲器的數據，其中所述非易失性半導體存儲器設備具有重寫存儲的數據的刷新模式。
17.根據權利要求16的信息處理系統(tǒng)，其中所述控制電路基于對所述非易失性半導體存儲器設備的存取數目以所述刷新模式激 活所述非易失性半導體存儲器設備。
18.根據權利要求16的信息處理系統(tǒng)，其中對所述非易失性半導體存儲器設備的存取數目被存儲在所述非易失性半導體存儲器 設備中。
19.根據權利要求16的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數據，將所述讀取的數據寫入到另一特定的區(qū)域，以及在讀取所述數據之后從所述特定的區(qū) 域擦除數據。
20.根據權利要求16的信息處理系統(tǒng)，其中所述非易失性半導體存儲器設備包括多個基元陣列單元，每一個所述基元陣列單元包 括特定數目的可單獨存取的存儲器基元。
全文摘要
一種信息處理系統(tǒng)包括主存儲器，操作為存儲數據；以及控制電路，操作為存取所述主存儲器的數據。所述主存儲器包括非易失性半導體存儲器設備和DRAM，所述非易失性半導體存儲器設備包含均使用可變電阻器的電可擦除可編程非易失性存儲器基元，所述DRAM被設置為在所述控制電路與所述非易失性半導體存儲器設備之間的高速緩存存儲器。所述非易失性半導體存儲器設備具有重寫存儲的數據的刷新模式。所述控制電路基于對所述非易失性半導體存儲器設備的存取數目以所述刷新模式激活所述非易失性半導體存儲器設備。
文檔編號G11C13/00GK101828234SQ200880111698
公開日2010年9月8日 申請日期2008年10月17日 優(yōu)先權日2007年10月17日
發(fā)明者中井弘人, 永嵨宏行 申請人:株式會社東芝