專利名稱：存儲器電路與存儲器電路操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，特別涉及一種存儲器陣列，甚至涉及一種
靜態(tài)隨機存取存儲器(Static Random Access Memory, SRAM)陣列的設(shè)計與操 作。
背景技術(shù)：
靜態(tài)隨機存取存儲器(SRAM)通常用于集成電路(Integrated Circuits， ICs)。 SRAM單元具有不需刷新(refresh)即可保持數(shù)據(jù)的優(yōu)點。SRAM單元可 包括不同數(shù)量的晶體管，并且通常會依據(jù)晶體管的數(shù)量命名。例如，六晶體 管(six-transistor， 6T) SRAM、八晶體管(8T) SRAM等。這些晶體管通常形成 數(shù)據(jù)閂鎖結(jié)構(gòu)用以存儲一位元。額外的晶體管可被加入用以控制這些晶體管 的存取操作。SRAM單元通常排成具有數(shù)行(row)與列(column)的矩陣。通常 各行SRAM單元耦接至一字元線，其可決定目前的SRAM單元是否已被選 擇。各列的SRAM單元可耦接至一位元線(或一對位元線)，其用以存儲一位 元至、或讀取一位元自SRAM單元。
隨著集成電路的尺寸持續(xù)縮減，集成電路的操作電壓與存儲器的操作電 壓也隨之降低。因此，用以測量SRAM單元可讀取與寫入位元的可靠程度的 SRAM單元讀取與寫入容限也降低了。由于靜態(tài)噪聲的存在，降低的讀取與 寫入容限可能分別造成讀取與寫入操作的錯誤。
圖1是顯示一部分傳統(tǒng)SRAM陣列，其包含位于同一列的多個SRAM 單元C(l) C(n)。 SRAM單元C(l)接近一對寫入驅(qū)動器10，其用以充電差動 位元線BL與BL_。 SRAM單元C(n)接近差動位元線BL與BL—即將被結(jié)束 的位元線末端。位元線BL與BL一可以非常長，根據(jù)SRAM陣列的行數(shù)而定。 在非常小尺寸的集成電路中，差動位元線BL與BL一非常長且窄，因此其電 阻不可被忽略。由于位元線BL與BI^的電壓是由寫入驅(qū)動器所提供，在差 動位元線BL與BL末端的差動位元線電壓將顯著地低于寫入驅(qū)動器所提供的電壓。
差動位元線BL與BL一上降低的電壓造成已經(jīng)很小的寫入容限又再度被 縮小。這可能降低寫入操作的速度，并且當寫入容限降低至0mV時，更可 能造成寫入操作錯誤。如此一來，阻礙了進一步降低電壓Vccmin，其可能高 于寫入數(shù)據(jù)至或讀取數(shù)據(jù)自SRAM單元之一的最小電壓。因此，需要一種新 的SRAM陣列設(shè)計以改善寫入容限。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供一種存儲器電路及其 操作方法。
根據(jù)本發(fā)明的一實施例， 一種存儲器電路包括存儲器陣列。上述存儲器 陣列包括多個存儲器單元、多個第一位元線、以及多個協(xié)助寫入閂鎖器。存 儲器單元排列成多個行與多個列。各第一位元線耦接至存儲器陣列的一列。 各協(xié)助寫入閂鎖器耦接至第一位元線之一，用以增加所耦接的第一位元線之 一的一電壓。
根據(jù)本發(fā)明的另一實施例， 一種存儲器電路包括一控制區(qū)塊、 一寫入使 能線、 一存儲器陣列、 一第一位元線、 一多路復(fù)用器、 一寫入驅(qū)動器、 一第 一協(xié)助寫入閂鎖器、 一第二位元線以及一第一協(xié)助使能單元。控制區(qū)塊包括 多個列解碼輸出。存儲器陣列包括排列成多個行與多個列的多個存儲器單 元，其中上述列包括一第一列與一第二列。第一位元線耦接至第一列。多路 復(fù)用器耦接至第一位元線的一起始端，更通過一第一列解碼信號線耦接至多 個列解碼輸出的一第一列解碼輸出。寫入驅(qū)動器耦接至多路復(fù)用器。第一協(xié) 助寫入閂鎖器耦接至大體接近第一位元線的一末端。第二位元線與第一位元 線形成一對差動位元線，其中第二位元線耦接至第一協(xié)助寫入閂鎖器。第一 協(xié)助使能單元包括一第一輸入端耦接至第一列解碼信號線， 一第二輸入端耦 接至寫入使能線，以及一輸出端耦接至第一協(xié)助寫入閂鎖器，其中第一協(xié)助 寫入閂鎖器根據(jù)第一協(xié)助使能單元的輸出被使能或禁能。
根據(jù)本發(fā)明的另一實施例， 一種存儲器電路包括一控制區(qū)塊、 一存儲器 陣列以及一行協(xié)助寫入閂鎖器。控制區(qū)塊包括多個區(qū)域控制信號線。存儲器 陣列包括排列成多個行與多個列的多個存儲器單元。 一行協(xié)助寫入閂鎖器各耦接至存儲器單元的一列，其中上述行協(xié)助寫入閂鎖器耦接至區(qū)域控制信號 根據(jù)本發(fā)明的另一實施例， 一種存儲器電路操作方法包括提供包括多
個列解碼信號線的一控制區(qū)塊；提供一存儲器陣列，其中上述存儲器陣列包
括 一列、 一位元線耦接至上述列、 一多路復(fù)用器耦接至上述位元線的一起 始端、以及一第一協(xié)助寫入閂鎖器，耦接至上述位元線；其中在位于上述列 的一存儲器單元的一寫入時間，導(dǎo)通上述第一協(xié)助寫入閂鎖器用以增加上述 位元線上的一電壓。
根據(jù)本發(fā)明的另一實施例， 一種存儲器電路操作方法包括提供包括多 個列解碼信號線的一控制區(qū)塊；提供一存儲器陣列，上述存儲器陣列包括
一第一列、 一第一對差動位元線耦接至上述第一列、 一多路復(fù)用器耦接至上 述第一對差動位元線的一起始端、以及一第一協(xié)助寫入閂鎖器，耦接至大體 接近上述第一對差動位元線的一末端；其中在位于上述第一列的一存儲器單 元的一寫入時間，導(dǎo)通上述第一協(xié)助寫入閂鎖器用以增加上述第一對差動位 元線之一上的一電壓。
根據(jù)本發(fā)明的另一實施例， 一種存儲器電路操作方法包括提供包括多 個區(qū)域控制信號線的一控制區(qū)塊；提供一存儲器陣列，上述存儲器陣列包括 一第一區(qū)塊、 一第一行協(xié)助寫入閂鎖器，位于上述第一區(qū)塊、多個對差動位 元線，各對上述差動位元線位于上述存儲器陣列的一列，其中各對上述差動 位元線耦接至上述第一行協(xié)助寫入閂鎖器之一、 一第二區(qū)塊；以及一第二行
協(xié)助寫入閂鎖器，位于上述第二區(qū)塊并且耦接至上述對差動位元線，其中各
對上述差動位元線耦接至上述第二行協(xié)助寫入閂鎖器之一；其中在上述第一 區(qū)塊的一存儲器單元的一寫入時間，導(dǎo)通上述第一行協(xié)助寫入閂鎖器，并且 當上述第二區(qū)塊不包含需于上述寫入時間內(nèi)被寫入的存儲器單元時，在上述 寫入時間不導(dǎo)通上述第二行協(xié)助寫入閂鎖器。
本發(fā)明的實施例提供協(xié)助寫入閂鎖器用以增加位線電壓，因此可改善寫 入效能與可靠度。通過使用解碼信號控制協(xié)助寫入閂鎖器的操作，可降低功 率耗損，并提升寫入速率。


圖1是顯示一部分傳統(tǒng)存儲器陣列。
圖2是顯示根據(jù)本發(fā)明的一實施例所述的存儲器陣列，其中協(xié)助寫入閂 鎖器耦接至一對差動位元線的末端，并且協(xié)助寫入閂鎖器的操作是受控于一 協(xié)助使能單元。
圖3是顯示如圖2所示的協(xié)助寫入閂鎖器的一電路實施例。
圖4是顯示根據(jù)本發(fā)明的另一實施例所述的存儲器陣列，其中耦接至同 一字元的存儲器單元的協(xié)助寫入閂鎖器同時導(dǎo)通或不導(dǎo)通。
圖5是顯示根據(jù)本發(fā)明的另一實施例所述的存儲器陣列，其中各存儲器 陣列區(qū)塊耦接至一行協(xié)助寫入閂鎖器。
圖6是顯示如圖5所示的協(xié)助寫入閂鎖器的另一電路實施例
上述附圖中的附圖標記說明如下
20 SRAM陣列；
30、 32、 BIT、 BIT—、 BIT—BAR、 WLC、 WLCB、 YCTRL 端點； 34 線；
AEU(m)、 AEU(m+l)、 AEU(m+2) 協(xié)助使能單元； BL、 BL一、 BL(m)、 BL(m)—、 BL(m+l)、 BL(m+l)一、 BL(m+2)、 BL(m+2)— 位元線；
C(l)、 C(2)、 C(n畫l)、 C(n) SRAM單元； Inv 反相器；
LCLA、 LCLB 區(qū)域控制線； Nl、 N2、 N3、 N4 畫OS; Pl、 P2、 P3、 P4 PMOS;
WD、 WD一、 WD(m)、 WD(m)—、 WD(m+l)、 WD(m+l)一、 WD(m+2)、 WD(m+2)— 寫入驅(qū)動器；
WAL(m)、 WAL(m+l)、 WAL(m+2) 協(xié)助寫入閂鎖器；
WEL 寫入使能線；
YD(m)、 YD(m+l)、 YD(m+2) 解碼線
具體實施例方式
為使本發(fā)明的制造、操作方法、目標和優(yōu)點能更明顯易懂，下文特舉幾個優(yōu)選實施例，并配合附圖，作詳細說明如下 實施例
本發(fā)明提出一種靜態(tài)隨機存取存儲器陣列，可避免位元線上的電壓下 降。以下將詳細介紹多個優(yōu)選實施例與其操作。在以下的說明中，相似的參 考符號用以表示相似的元件，以顯示本發(fā)明的各實施例。
圖2是顯示根據(jù)本發(fā)明的一實施例所述的SRAM陣列20。 SRAM陣列 20包括多個行(row)與多個列(column)。值得注意的是圖2中僅顯示m、 (m+l) 與(m+2)列，其中m為大于零的整數(shù)，而在圖中所顯示的各列的左側(cè)和/或右 側(cè)可具有更多列。SRAM陣列的各行標示如行1至行n，其中n為大于1的 整數(shù)。SRAM陣列20的SRAM單元可分別使用行與列的編號表示。例如， 位于第n行第m列的SRAM單元可表示為單元(n)(m)。 SRAM陣列20的各 列可耦接至一對差動位元線BL與BL—。各對差動位元線也可使用列編號表 示。例如，位于第m列的對差動位元線可標示為BL(m)與BL(m)—。差動位 元線是用于存儲器單元的寫入操作，因此也被稱為寫入位元線(相較于用于讀 取操作的讀取位元線)。值得注意的是，本發(fā)明的概念不受限于應(yīng)用在具有兩 條位元線的存儲器單元，即使在其它實施例中，各列可能僅包含一條寫入位 元線，本發(fā)明所教示的內(nèi)容仍然可被應(yīng)用。
各列的SRAM單元也可耦接至一個(或一對)多路復(fù)用器(以下將簡稱為 Y-Mux)以及一個(或一對)寫入驅(qū)動器WD(與WD—)，各元件也可使用對應(yīng)的 列編號表示。寫入驅(qū)動器WD設(shè)定數(shù)據(jù)(電壓)于該對差動位元線，接著數(shù)據(jù) 被寫入相同列中預(yù)期的的存儲器單元。Y-Mux可耦接至，并且受控于一控制 區(qū)塊，其提供解碼信號(以下稱為Y-解碼信號)用以分別或以群組導(dǎo)通或不導(dǎo) 通(即，關(guān)閉)各Y-Mux，使得由寫入驅(qū)動器所提供的電壓可轉(zhuǎn)移至差動位元 線?？刂茀^(qū)塊可還包括耦接至SRAM陣列20的各行的x解碼線(或稱行解碼 線)。
在所述的實施例中，寫入驅(qū)動器WD接近差動位元線BL與BL—的起始 端，其中起始端位于接近第1行的一端。因此，差動位元線BL與BL—結(jié)束 于接近第n行的一端。在各列的末端，具有一協(xié)助寫入閂鎖器(write-assist latch， WAL)耦接至各差動位元線BL與BL—。同樣地，協(xié)助寫入閂鎖器WAL 可分別使用對應(yīng)的列編號表示。由于隨著集成電路的尺寸持續(xù)縮減，位元線BL與BI^變的更細且更窄， 并且電阻也隨之增加，因此差動位元線BL與BL—的起始端與末端的電壓降 可能增加到足以影響到寫入速度的程度。若寫入容限進一步被縮減，即可能 發(fā)生寫入錯誤。例如，若在端點30的電壓為IV，在端點32的電壓可能降 低至0.9 V，甚至0.8 V。協(xié)助寫入閂鎖器WAL可用以提升連接的差動位元 線BL與BL—的電壓，并且放大電壓的振幅至操作電壓(例如，圖3所示的電 壓VDD)。換言之，協(xié)助寫入閂鎖器WAL可在位元線末端恢復(fù)位元線電壓 至與起始端相同的振幅，或是更高(若有需要)。
協(xié)助寫入閂鎖器WAL可耦接至，并且受控于協(xié)助使能單元(assist-enable units, AEU)，其可導(dǎo)通或不導(dǎo)通(即，關(guān)閉)對應(yīng)的協(xié)助寫入閂鎖器WAL。 在本發(fā)明的優(yōu)選實施例中，協(xié)助使能單元AEU僅在SRAM單元的寫入操作 期間導(dǎo)通同一列中所對應(yīng)的協(xié)助寫入閂鎖器WAL。當同一列中沒有SRAM 單元被寫入(無論是否被讀取，或在待機模式)，協(xié)助使能單元AEU不導(dǎo)通耦 接的協(xié)助寫入閂鎖器WAL。各協(xié)助使能單元AEU可獨立于其他列的協(xié)助使 能單元AEU的狀態(tài)而控制該協(xié)助使能單元AEU所耦接的協(xié)助寫入閂鎖器 WAL。因此，當協(xié)助寫入閂鎖器WAL(m)被導(dǎo)通時，協(xié)助寫入閂鎖器 WAL(m+l)可不被導(dǎo)通。
在本發(fā)明的優(yōu)選實施例中，各協(xié)助使能單元AEU耦接至并受控于相同 的Y解碼線(或稱列解碼線)YD，其中各Y解碼線YD可分別使用對應(yīng)的列 編號表示。這代表著一協(xié)助使能單元AEU僅在對應(yīng)的一列被選擇時輸出一 協(xié)助使能信號至連接的協(xié)助寫入閂鎖器WAL (用以導(dǎo)通協(xié)助寫入閂鎖器 WAL)。除此之外，各協(xié)助使能單元AEU輸出一協(xié)助禁能信號用以關(guān)閉協(xié)助 寫入閂鎖器WAL。此外，各協(xié)助使能單元AEU耦接至并受控于攜帶一寫入 使能信號的寫入使能線WEL。因此，當對應(yīng)的列被選擇(對應(yīng)的列的Y解碼 信號被導(dǎo)通)并且寫入使能信號被導(dǎo)通時，協(xié)助使能單元AEU輸出協(xié)助使能 信號。如在后續(xù)段落將作詳細的介紹，為了保證協(xié)助寫入閂鎖器WAL僅在 對應(yīng)的差動位元線具有適當?shù)呐R界差動電壓時被導(dǎo)通，耦接的對應(yīng)協(xié)助使能 單元AEU與差動位元線BL及BL—上的電壓同步為優(yōu)選。因此，協(xié)助使能單 元AEU在寫入使能信號與Y解碼信號被提供后，延遲一時間長度。協(xié)助使 能單元AEU接著傳送協(xié)助使能信號至對應(yīng)的協(xié)助寫入閂鎖器WAL。延遲的時間長度會部分地被寫入驅(qū)動器WD的驅(qū)動能力所影響，并且若想要驅(qū)動能 力越強，則需要越短的延遲。
通過使用Y解碼信號控制協(xié)助寫入閂鎖器WAL，僅具有SRAM單元被 寫入的一列的協(xié)助寫入閂鎖器WAL會被導(dǎo)通。因此，功率耗損可被降低。 此外，由于協(xié)助寫入閂鎖器WAL僅于對應(yīng)的差動位元線BL與BL—具有適 當?shù)呐R界電壓時會被導(dǎo)通，在沒有SRAM單元被寫入的列，對應(yīng)的協(xié)助寫入 閂鎖器WAL(其保持不導(dǎo)通)不需等到差動位元線BL與BL—達到臨界電壓(由 于SRAM單元微弱的驅(qū)動能力，其為一緩慢的過程)。因此，通過禁止位于 沒有SRAM單元被寫入的各列上的協(xié)助寫入閂鎖器WAL被導(dǎo)通，寫入的速 度可顯著地被改善。
雖然圖2顯示出協(xié)助寫入閂鎖器WAL耦接至于最末端，協(xié)助寫入閂鎖 器WAL實際上也可耦接至大體接近(但并非精確地位于)末端處。此外，若 有需要，更多的協(xié)助寫入閂鎖器WAL可被加入于不同的位置。例如，在差 動位元線BL與BL一的中間。在此情況下，被加入的協(xié)助寫入閂鎖器WAL 也可受控于Y解碼信號與寫入使能信號，并且位于同一列的協(xié)助寫入閂鎖器 WAL可受控于同一個協(xié)助使能單元AEU。
圖3是顯示根據(jù)本發(fā)明的一實施例所述的協(xié)助寫入閂鎖器WAL電路圖， 其包括PMOS裝置Pl、 P2、 P3與P4以及NMOS裝置Nl、 N2、 N3與N4。 值得注意的是，圖3所示的電路僅為本發(fā)明的一種可能的實施例。端點 Y—CTRL耦接至協(xié)助使能單元AEU的輸出端(參考圖2)。端點BIT與 BIT—BAR分別耦接至差動位元線BL與BL—。雖然電壓VDD的振幅也可大 于寫入驅(qū)動器WD所設(shè)定的電壓，電壓VDD與寫入驅(qū)動器WD所設(shè)定的電 壓(參考圖2)具有相同的電壓振幅為優(yōu)選。因此，協(xié)助寫入閂鎖器WAL被用 于放大電壓。例如，若電壓VDD為1V，并且于端點BIT與BIT—BAR的電 壓分別為0.9V與0V，則晶體管N2、N4、 Pl與P3會被導(dǎo)通，而晶體管N1、 N3、 P2與P4不會被導(dǎo)通。于端點BIT與BIT一BAR的電壓因此分別被修改 至IV與0V?？梢钥闯?，為了分別于端點BIT與BIT—BAR形成IV與0V的 電壓，在協(xié)助寫入閂鎖器WAL被導(dǎo)通前，端點BIT上的電壓必須高于NMOS 裝置N1 N4的臨界電壓，并且端點BIT_BAR上的電壓必須低NMOS裝置 N1 N4的臨界電壓。否則，電壓會被錯誤地放大。這是為何協(xié)助使能單元AEU在導(dǎo)通協(xié)助寫入閂鎖器WAL前必須被延遲的原因。
在上述的實施例中，已介紹不論同一字元的其它SRAM單元的狀態(tài)為 何，單獨寫入各SRAM單元(位元)的位元寫入方法。在其它的實施例中， 當寫入操作同時執(zhí)行于一字元的存儲器單元時，可使用字元寫入方法。圖4 是顯示位于m列屬于的字元A的SRAM單元，以及位于第(m+l)列與第(m+2) 列屬于字元B的SRAM單元。協(xié)助寫入閂鎖器WAL(m)可獨立于協(xié)助寫入 閂鎖器WAL(m+l)與WAL(m+2)被導(dǎo)通或不導(dǎo)通。協(xié)助寫入閂鎖器WAL(m+l) 與WAL(m+2)同時被導(dǎo)通或不導(dǎo)通，其可通過一相同的協(xié)助使能單元AEU(請 注意圖中的實線34)，或共用相同輸入信號(Y解碼信號與寫入使能信號)的不 同的協(xié)助使能單元AEU(如圖中虛線所示)達成。
圖5是顯示根據(jù)本發(fā)明的另一實施例所述的SRAM陣列，其中位于同一 行的協(xié)助寫入閂鎖器WAL同時被使能(或禁能)。同一行的協(xié)助寫入閂鎖器 WAL耦接至并受控于同一區(qū)域控制線LCL(例如LCLA、 LCLB等)。由區(qū)域 控制線LCL所承載的區(qū)域控制信號被區(qū)域控制區(qū)塊輸出，并且用以控制存儲 器陣列20的各區(qū)塊。請注意存儲器陣列20的各區(qū)塊根據(jù)地址腳位的分配被 分割。因此，存儲器陣列20的區(qū)塊與區(qū)塊邊緣是由整體控制區(qū)塊(圖未示) 的設(shè)定所決定。
各SRAM陣列的區(qū)塊具有一行協(xié)助寫入閂鎖器WAL。例如，耦接至區(qū) 域控制線LCLA的一行協(xié)助寫入閂鎖器WAL位于區(qū)塊A，而耦接至區(qū)域控 制線LCLB的一行協(xié)助寫入閂鎖器WAL位于區(qū)塊B。因此，位于一列上的 協(xié)助寫入閂鎖器WAL的數(shù)量會等于區(qū)塊的數(shù)量。在各區(qū)塊內(nèi)，對應(yīng)的協(xié)助 寫入閂鎖器WAL耦接至區(qū)塊的中央(或大體中央)為優(yōu)選。當SRAM單元正 在被寫入時，在同一區(qū)塊內(nèi)整行的協(xié)助寫入閂鎖器WAL也如同SRAM單元 會全部被導(dǎo)通。
根據(jù)本發(fā)明的其它實施例，根據(jù)設(shè)計的需求， 一區(qū)塊可包括兩行或多行 協(xié)助寫入閂鎖器WAL。甚至在其它實施中，兩個或多個區(qū)塊(以下稱為共用 區(qū)塊)可共用一行協(xié)助寫入閂鎖器WAL。在此情況，若任何共用區(qū)塊包括要 被寫入的一 SRAM單元，則此行協(xié)助寫入閂鎖器WAL必須被導(dǎo)通。
圖6是顯示如圖5所示的協(xié)助寫入閂鎖器的另一電路實施例，其包括 PM0S裝置P1、 P2與P3，以及NM0S裝置N1、 N2與N3。值得注意的是如圖6所示的電路僅為多個可能的實施例之一。同樣地，所述的協(xié)助寫入閂 鎖器WAL包括端點BIT與BIT一，其分別耦接至差動位元線BL與BLJ請參 考圖5)。來自區(qū)域控制線LCL的信號(可能如圖5所示耦接至反相器Inv)分 別耦接至端點WLC與WLCB。因此控制協(xié)助寫入閂鎖器WAL的狀態(tài)(導(dǎo)通 或不導(dǎo)通)。
本發(fā)明的實施例提供協(xié)助寫入閂鎖器WAL用以增加位元線電壓，因此 可改善寫入效能與可靠度。通過使用Y解碼信號控制協(xié)助寫入閂鎖器WAL 的操作，可降低功率耗損，并提升寫入速率。
本發(fā)明雖以優(yōu)選實施例揭示如上，然其并非用以限定本發(fā)明的范圍，任 何本領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的 更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求所界定的范圍為 準。此外，本發(fā)明的范圍并不限于特定的工藝、機械、制造實施例以及本說 明書所介紹的物質(zhì)、工具、方法以及步驟等的結(jié)合。任何本領(lǐng)域的普通技術(shù) 人員可根據(jù)本發(fā)明所揭示的制造工藝、機械、制造、以及物質(zhì)、工具、方法 與步驟結(jié)合現(xiàn)存或未來發(fā)展的技術(shù)，而實施與本發(fā)明大體相同的功能，或達 成與本發(fā)明所述的實施例大體相同的結(jié)果。因此，所附的權(quán)利要求的保護范 圍涵蓋到的范圍可包括制造工藝、機械、制造、以及物質(zhì)、工具、方法與步 驟的結(jié)合。
權(quán)利要求
1.一種存儲器電路，包括一存儲器陣列，包括多個存儲器單元，排列成多個行與多個列；多個第一位元線，各耦接至上述存儲器陣列的一列；以及多個協(xié)助寫入閂鎖器，各耦接至上述第一位元線之一，其中各上述協(xié)助寫入閂鎖器用以增加所耦接的上述第一位元線之一的一電壓。
2. 如權(quán)利要求1所述的存儲器電路，還包括多個多路復(fù)用器，各耦接至上述第一位元線之一的一起始端；以及 多個寫入驅(qū)動器，各耦接至上述多路復(fù)用器之一，其中各上述協(xié)助寫入 閂鎖器耦接至上述第一位元線之一的一末端。
3. 如權(quán)利要求2所述的存儲器電路，還包括一控制區(qū)塊，包括多個列解碼線；以及 多個協(xié)助使能單元；并且其中上述存儲器陣列還包括 一寫入使能線；其中各上述協(xié)助使能單元包括一第一輸入端耦接至上述列解碼線之一， 一第二輸入端耦接至上述寫入使能線，以及一輸出端耦接至上述協(xié)助寫入閂 鎖器之一，其中同一列的一上述多路復(fù)用器與一上述協(xié)助使能單元由相同的 一上述列解碼線所控制，并且其中各上述協(xié)助使能單元延遲一時間長度，用 以與上述協(xié)助使能單元所耦接的上述第一位元線之一的一電壓同步。
4. 如權(quán)利要求1所述的存儲器電路，其中上述存儲器陣列包括 多個區(qū)塊，其中上述協(xié)助寫入閂鎖器位于上述區(qū)塊之一的同一行；以及 一控制區(qū)塊，包括多個區(qū)域控制信號線，其中上述協(xié)助寫入閂鎖器耦接至上述區(qū)域控制信號線的同一個。
5. 如權(quán)利要求4所述的存儲器電路，還包括多個行的協(xié)助寫入閂鎖器， 各行的上述協(xié)助寫入閂鎖器耦接至上述區(qū)域控制信號線的同一的，其中各上 述區(qū)塊包括上述多個行的協(xié)助寫入閂鎖器的一行。
6. —種存儲器電路，包括-一控制區(qū)塊，包括多個列解碼輸出；一寫入使能線；一存儲器陣列，包括排列成多個行與多個列的多個存儲器單元，其中上 述列包括一第一列與一第二列；一第一位元線，耦接至上述第一列；一多路復(fù)用器，耦接至上述第一位元線的一起始端，其中上述多路復(fù)用 器更通過一第一列解碼信號線耦接至上述列解碼輸出的一第一列解碼輸出； 一寫入驅(qū)動器，耦接至上述多路復(fù)用器；一第一協(xié)助寫入閂鎖器，耦接至大體接近上述第一位元線的一末端； 一第二位元線，與上述第一位元線形成一對差動位元線，其中上述第二位元線耦接至上述第一協(xié)助寫入閂鎖器；以及一第一協(xié)助使能單元，包括一第一輸入端耦接至上述第一列解碼信號線， 一第二輸入端耦接至上述寫入使能線，以及一輸出端耦接至上述第一協(xié)助寫入閂鎖器，其中上述第一協(xié)助寫入閂鎖器根據(jù)上述第一協(xié)助使能單元的輸出被使能或禁能。
7. 如權(quán)利要求6所述的存儲器電路，其中上述第一協(xié)助使能單元用以提 供一協(xié)助使能信號，上述協(xié)助使能信號用以導(dǎo)通上述第一協(xié)助寫入閂鎖器， 并且用以同步上述協(xié)助使能信號與上述第一位元線上的一電壓，并且其中當 上述第一列解碼信號線與上述寫入使能信號線皆具有導(dǎo)通狀態(tài)時，上述第一 協(xié)助使能單元提供一協(xié)助使能信號用以導(dǎo)通上述第一協(xié)助寫入閂鎖器，并且 其中上述第一協(xié)助寫入閂鎖器用以增加上述第一位元線的上述末端的一電 壓至大體等于上述第一位元線的上述起始端的一電壓。
8. 如權(quán)利要求6所述的存儲器電路，還包括一第二協(xié)助寫入閂鎖器，大體耦接于接近上述第二位元線的一末端；以及一第二協(xié)助使能單元，包括一第一輸入端耦接至一第二列解碼信號線， 一第二輸入端耦接至上述寫入使能線，以及一輸出端耦接至上述第二協(xié)助寫 入閂鎖器，其中上述第二列解碼信號線耦接至上述列解碼輸出的一第二列解 碼輸出。
9. 如權(quán)利要求8所述的存儲器電路，其中上述第一協(xié)助使能單元與上述 第二協(xié)助使能單元用以獨立地導(dǎo)通上述第一協(xié)助寫入閂鎖器與上述第二協(xié)助寫入閂鎖器。
10. 如權(quán)利要求8所述的存儲器電路，其中上述第一列與上述第二列包括 屬于同一字元的多個存儲器單元，并且其中上述第一協(xié)助使能單元與上述第 二協(xié)助使能單元用以同步地導(dǎo)通上述第一協(xié)助寫入閂鎖器與上述第二協(xié)助 寫入閂鎖器。
11. 一種存儲器電路，包括 一控制區(qū)塊，包括多個區(qū)域控制信號線；一存儲器陣列，包括排列成多個行與多個列的多個存儲器單元；以及 一行協(xié)助寫入閂鎖器，各耦接至上述存儲器單元的一列，其中上述行協(xié) 助寫入閂鎖器耦接至上述區(qū)域控制信號線之一。
12. 如權(quán)利要求11所述的存儲器電路，其中上述存儲器陣列的多個行被 配置為多個區(qū)塊，并且其中上述行協(xié)助寫入閂鎖器大體位于上述區(qū)塊之一的 一中間位置。
13. —種存儲器電路操作方法，包括 提供包括多個列解碼信號線的一控制區(qū)塊； 提供一存儲器陣列，上述存儲器陣列包括一列；一位元線耦接至上述列；一多路復(fù)用器耦接至上述位元線的一起始端；以及 一第一協(xié)助寫入閂鎖器，耦接至上述位元線；其中在位于上述列的一存儲器單元的一寫入時間，導(dǎo)通上述第一協(xié)助寫入閂鎖器用以增加上述位元線上的一電壓。
14. 如權(quán)利要求13所述的方法，其中導(dǎo)通上述第一協(xié)助寫入閂鎖器的步 驟包括使用上述控制區(qū)塊產(chǎn)生一列解碼信號；結(jié)合上述列解碼信號與一寫入使能信號以產(chǎn)生一協(xié)助使能信號；以及 在上述位元線上的上述電壓達到一臨界值時，應(yīng)用上述協(xié)助使能信號以 導(dǎo)通上述第一協(xié)助寫入閂鎖器。
15. 如權(quán)利要求13所述的方法，其中導(dǎo)通上述第一協(xié)助寫入閂鎖器的步 驟包括使用上述控制區(qū)塊產(chǎn)生一區(qū)域控制信號； 使用上述區(qū)域控制信號產(chǎn)生一協(xié)助使能信號；以及 應(yīng)用上述協(xié)助使能信號以導(dǎo)通上述第一協(xié)助寫入閂鎖器。
全文摘要
一種存儲器電路與存儲器電路操作方法，該電路包括一存儲器陣列。存儲器陣列包括多個存儲器單元、多個第一位元線、以及多個協(xié)助寫入閂鎖器。存儲器單元排列成多個行與多個列。各第一位元線耦接至存儲器陣列的一列。各協(xié)助寫入閂鎖器耦接至第一位元線之一，用以增加所耦接的第一位元線之一的一電壓。本發(fā)明可改善寫入效能與可靠度。通過使用解碼信號控制協(xié)助寫入閂鎖器的操作，可降低功率耗損，并提升寫入速率。
文檔編號G11C11/40GK101582292SQ20091014127
公開日2009年11月18日 申請日期2009年5月14日 優(yōu)先權(quán)日2008年5月14日
發(fā)明者蘇布拉馬尼·肯基瑞, 藍麗嬌, 陸崇基, 陶昌雄 申請人:臺灣積體電路制造股份有限公司