專利名稱：包括非易失性存儲單元的電路及電子器件和電子器件形成工藝的制作方法
包括非易失性存儲單元的電路及電子器件和電子器件形成工藝技術(shù)領(lǐng)域
本公開內(nèi)容涉及非易失性存儲單元的電路、包括非易失性存儲單元的電子器件， 以及形成電子器件的工藝。
背景技術(shù)：
許多非易失性存儲單元使用熱載流子注入(包括常規(guī)的熱電子注入和源極側(cè)注 入)、福勒-諾德海姆(Fowler-Nordheim)隧穿或這兩者(例如，使用熱電子注入來編程以 及使用福勒-諾德海姆O^wler-Nordheim)隧穿來擦除)來編程或擦除。非易失性存儲 單元可以具有與在晶體管-晶體管邏輯中所使用的晶體管結(jié)構(gòu)顯著不同的晶體管結(jié)構(gòu)，其 中所述晶體管-晶體管邏輯被典型地設(shè)計成工作于相對高的頻率。例如，非易失性存儲單 元可以具有分級(graded)源區(qū)以降低分級源區(qū)與基板之間的結(jié)擊穿的可能性，具有暈區(qū) (halo region)以增加在漏區(qū)附近的電場來提高編程效率，具有另一適合的特征，以及具有 它們的任意結(jié)合。
這些特征可能導(dǎo)致其他結(jié)果，特別是對于讀取操作。與邏輯晶體管的源區(qū)相比，分 級源區(qū)典型地占用較大的面積并導(dǎo)致了在分級源區(qū)和基板之間的較高電容。較高的電容能 夠減慢讀取操作。與使用輕摻雜漏區(qū)或擴展區(qū)來代替暈區(qū)的情形相比，暈區(qū)可以更可能引 起非易失性存儲單元的讀干擾問題。


實施例通過實例的方式來說明而且并不限定于附圖。
圖1包括非易失性存儲單元的電路圖，根據(jù)實施例在該非易失性存儲單元中當(dāng)該 非易失性存儲單元被編程或被擦除時有源區(qū)被使用以及當(dāng)讀非易失性存儲單元的時候另 一有源區(qū)被使用。
圖2到10包括根據(jù)其他實施例的其他非易失性存儲單元的電路圖。
圖11包括形成阱區(qū)之后的工件的一部分的頂視圖的圖示。
圖12包括圖11的工件在形成場隔離區(qū)之后的頂視圖的圖示。
圖13包括圖12的工件在形成柵極電介質(zhì)及電極層之后的橫斷面視圖的圖示。
圖14包括圖13的工件在形成柵電極之后的頂視圖的圖示。
圖15包括圖14的工件在形成N+源/漏區(qū)之后的頂視圖的圖示。
圖16包括圖15的工件在形成P+源/漏區(qū)之后的頂視圖的圖示。
圖17包括圖16的工件在形成互連之后的頂視圖的圖示。
本領(lǐng)域技術(shù)人員應(yīng)意識到在附圖中的元件為了簡單和清晰起見來示出而并不一 定按比例繪制。例如，在附圖中的某些元件的尺寸可以相對于其他元件放大以有助于提高 對本發(fā)明的實施例的理解。
具體實施方式
電子器件可以包括非易失性存儲單元。非易失性存儲單元的電路能夠被設(shè)計使得 當(dāng)存儲單元的狀態(tài)改變(例如，編程或擦除)時，則使用晶體管的有源區(qū)來引入或去除電 荷，以及當(dāng)讀取存儲單元時，使用不同晶體管的不同有源區(qū)。以這種方式，能夠在不犧牲存 儲單元的讀取性能的情況下獲得非易失性存儲單元好的編程或擦除性能。讀取性能能夠在 不顯著影響編程和擦除性能的情況下提高，反之亦然。在特別的實施例中，晶體管的柵電極 能夠由單個柵電極層制成。
在特別的實施例中，非易失性存儲單元的電路可以包括電荷改變端子，為提供在 讀取非易失性存儲單元時與存儲單元的狀態(tài)對應(yīng)的信號而配置的輸出端子，包含電浮動的 柵電極以及含有載流電極的有源區(qū)的第一晶體管，其中載流電極被耦接至輸出端子，以及 包含第一電極和第二電極的第二晶體管，其中第一電極被耦接至第一晶體管的柵電極，以 及第二電極被耦接至電荷改變端子。電路能夠被設(shè)計使得在改變存儲單元的狀態(tài)時，第二 晶體管將是活動的并且沒有顯著數(shù)量的電荷載流子在第一晶體管的柵電極與第一晶體管 的有源區(qū)之間轉(zhuǎn)移。其他實施例可以包括電子器件本身以及形成電子器件的工藝。
在閱讀本說明書之后，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)意識到，在此公開了示例性實施例以 說明所描述的概念。在沒有脫離本發(fā)明的范圍的情況下能夠使用許多其他電路、電子器件 和工藝。
在處理下文所描述的實施例的細(xì)節(jié)之前，定義或闡明某些詞語。詞語“耦接”意指 信號從導(dǎo)電部件或元件傳輸?shù)搅硪粚?dǎo)電部件或元件。耦接可以包括電容耦接、導(dǎo)電耦接、電 感耦接等。導(dǎo)電耦接可以包括其中載流子(電子或空穴)能夠在兩個不同導(dǎo)電部件、兩個 不同元件或者相互電連接(即，沒有中間開關(guān)或其他元件)的導(dǎo)電部件和元件的結(jié)合之間 流過的耦接。作為選擇，導(dǎo)電耦接還可以包括在兩個不同導(dǎo)電部件、兩個不同元件或者導(dǎo)電 部件和元件的結(jié)合之間的一個或多個開關(guān)，使得當(dāng)開關(guān)閉合(例如，晶體管導(dǎo)通)時，載流 子能夠流過。電容耦接不是導(dǎo)電耦接，因為電介質(zhì)層基本上阻止了載流子在正常操作條件 之下流過。
除非另有規(guī)定，在此所使用的所有技術(shù)和科學(xué)術(shù)語都具有本發(fā)明所屬領(lǐng)域的技術(shù) 人員所通常理解的那樣的意義。本發(fā)明的其他特征和優(yōu)點可從以下的詳細(xì)描述及權(quán)利要求 中看出。關(guān)于這里沒有描述的內(nèi)容，有關(guān)具體材料、處理辦法及電路的許多細(xì)節(jié)是常規(guī)的并 且可以在半導(dǎo)體和微電子領(lǐng)域的教材及其他來源中找到。
在圖1到10中，能夠?qū)⒉煌碾娐肥褂糜诜且资源鎯卧７且资源鎯卧?可以是獨立的存儲單元，例如寄存器，或者可以是存儲陣列的一部分。非易失性存儲單元可 以包括每個都包括一對載流電極和控制電極的晶體管。對于場效應(yīng)晶體管，載流電極能夠 是源區(qū)、漏區(qū)、源/漏區(qū)，或者它們的任意結(jié)合。如同以下所使用的，術(shù)語“S/D區(qū)”將被用來 指的是場效應(yīng)晶體管的載流電極，不考慮載流電極在電路的正常操作期間是否只是源區(qū)， 只是漏區(qū)，或者源區(qū)或漏區(qū)(取決于偏壓條件)。雖然附圖示出了特別的實施例，在閱讀了 本說明書之后，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解許多其他電路能夠被設(shè)計以獲得在此所描述的 非易失性存儲單元的功能。
圖1包括根據(jù)實施例的非易失性存儲單元10的電路圖。非易失性存儲單元10包 括具有耦接至端子106的載流電極的晶體管11。非易失性存儲單元10還包括具有與晶體管11的柵電極耦接的柵電極的晶體管12。晶體管12的載流電極被耦接至端子104。非易 失性存儲單元10還包括晶體管13，其中該晶體管13具有耦接至端子110的載流電極、在浮 動節(jié)點19耦接至晶體管12和11的柵電極的柵電極、以及與晶體管11的另一載流電極和 輸出電極108耦接的另一載流電極。非易失性存儲器單元10此外還包括晶體管14，其中該 晶體管14具有耦接至端子102的載流電極以及耦接至晶體管12的另一載流電極的另一載 流電極。晶體管14的柵電極被耦接至選擇線路114。非易失性存儲單元10還包括晶體管 15，其中晶體管15的載流電極被耦接至輸出端子108以及另一載流電極被耦接至晶體管11 和13的其他載流電極。晶體管15的柵電極被耦接至通行線路115。在特別的實施例中，晶 體管11、12和14是ρ溝道晶體管，而晶體管13和15是η溝道晶體管。
非易失性存儲單元10能夠具有通過隧穿或熱載流子注入來改變浮動節(jié)點19處的 電荷。電荷改變操作可以包括編程或擦除。當(dāng)改變浮動電極19處的電荷時，電子或空穴經(jīng) 由晶體管12內(nèi)的有源區(qū)隧穿或引入浮動節(jié)點19內(nèi)或者從浮動節(jié)點19中去除。因而，端子 102、端子104或兩者都是電荷改變端子，因為影響浮動節(jié)點19處的電荷的電子或空穴可以 通過端子102、104或兩者。在特別的實施例中，可以將端子102和104設(shè)置于適當(dāng)?shù)碾娢唬?以及在選擇線路114上的信號能夠使晶體管14導(dǎo)通以允許電流在端子102和104之間通 過。當(dāng)使用熱電子注入來編程時，端子102能夠處于比端子104更高的電位。電流在端子 102和104之間流動，以及熱電子能夠產(chǎn)生于晶體管12的溝道區(qū)域之內(nèi)以及被注入穿過柵 極電介質(zhì)層并且進(jìn)入晶體管12的柵電極。作為選擇，若要將電子從晶體管12的柵電極去除 則能夠?qū)⒕w管12的溝道區(qū)位于其中的基板或阱區(qū)設(shè)置于顯著高的電壓或者若要將空穴 從晶體管12的柵電極去除則設(shè)置于顯著低的電壓。在該可選的實施例中，使用了福勒-諾 德海姆(R)Wler-Nordheim)隧穿。如圖1所示，晶體管11、12和13的柵電極導(dǎo)電耦接，并 且更特別地，相互電連接。因而，當(dāng)在晶體管12的柵電極上的電荷被改變時，在晶體管11 和13的柵電極上的電荷同樣被改變。當(dāng)改變晶體管12的柵電極的電荷時，晶體管15可以 是截止的。
當(dāng)從非易失性存儲單元10中讀取數(shù)據(jù)時，在通行線路115上的信號使晶體管15 導(dǎo)通并且允許在晶體管11和13的其他載流電極上的信號傳遞到輸出端子108。在特別的 實施例中，端子106能夠處于比端子110更高的電壓。在更特別的實施例中，端子106能夠 是Vdd端子，以及端子110能夠是Vss端子。因而，晶體管11和13的結(jié)合能夠作為反相器來 操作，其中浮動節(jié)點19的電壓是到反相器的輸入，以及反相器的輸出被耦接至晶體管15。
在該特別的實施例中，能夠在不一定要在晶體管11和13之內(nèi)形成暈區(qū)、分級結(jié)等 的情況下設(shè)計晶體管11和13使其用于邏輯數(shù)字應(yīng)用。因此，與暈區(qū)、分級結(jié)或其他特征存 在的情形相比，非易失性存儲單元10的讀取性能可以是更好的。此外，浮動節(jié)點的電荷通 過經(jīng)由晶體管12添加或去除載流子來改變。因此，能夠更特別地為了編程及擦除，而不是 為了邏輯應(yīng)用來設(shè)計晶體管12。
圖2包括與圖1的實施例相似的另一實施例，除了在讀取操作期間于輸出端子附 近使用了傳輸柵極而不是單通晶體管。圖2包括包含具有耦接至端子206的載流電極的晶 體管21的非易失性存儲單元20的電路圖。非易失性存儲單元20還包括具有與晶體管21 的柵電極耦接的柵電極的晶體管22。晶體管22的載流電極被耦接至端子204。非易失性 存儲單元20還包括晶體管23，其中該晶體管23具有與端子210耦接的載流電極、與浮動節(jié)點四處的晶體管22和21的柵電極耦接的柵電極、以及與晶體管21的另一載流電極耦接 的另一載流電極和輸出端子208。非易失性存儲單元20此外還包括晶體管M，其中該晶 體管M具有與端子202耦接的載流電極以及與晶體管22的另一載流電極耦接的另一載流 電極。晶體管M的柵電極被耦接至選擇線路224。非易失性存儲單元20還包括晶體管25 和沈，其中該晶體管25和沈的載流電極被耦接至輸出端子208以及晶體管25和沈的其 他載流電極被耦接至晶體管21和23的其他載流電極。晶體管25的柵電極被耦接至通行 線路225，以及晶體管沈的柵電極被耦接至另一通行線路226。在特別的實施例中，晶體管 2U22.24和沈是？溝道晶體管，而晶體管23和25是η溝道晶體管。
如圖2所示的實施例能夠具有在使用任意一個或多個如圖1所描述的實施例來改 變的浮動節(jié)點處的電荷。在圖2中的端子202和204、晶體管22和M以及選擇線路224類 似于圖1中的端子102和104、晶體管12和14以及選擇線路114那樣使用。
晶體管25和沈的結(jié)合能夠被實現(xiàn)為傳輸柵極。不考慮該特別信號的狀態(tài)，傳輸 柵極可能在將晶體管21和23的其他載流電極處的信號傳輸?shù)捷敵龆俗?08方面更有效。 在通行線路225和2 上的信號在正常操作期間能夠是彼此相反的。因而，如果在通行線 路225上的信號是邏輯高的，則在通行線路2 上的信號是邏輯低的，反之亦然。當(dāng)從非易 失性存儲單元20中讀取數(shù)據(jù)時，在通行線路225和2 上的信號使晶體管25和沈?qū)ú?且允許在晶體管21和23的其他載流電極上的信號傳遞到輸出端子208。在特別的實施例 中，端子206能夠處于比端子210更高的電壓。在更特別的實施例中，端子206能夠是Vdd 端子，以及端子210能夠是Vss端子。因而，晶體管21和23的結(jié)合能夠作為反相器來操作， 其中浮動節(jié)點四的電壓是到反相器的輸入，以及反相器的輸出由晶體管25和沈所接收。
圖3包括與圖1的實施例相似的另一實施例，除了 η溝道晶體管由P溝道晶體管 所代替。圖3包括含有晶體管31的非易失性存儲單元30的電路圖，其中該晶體管31具有 耦接至端子306的載流電極。非易失性存儲單元30還包括具有與晶體管31的柵電極耦接 的柵電極的晶體管32。晶體管32的載流電極被耦接至端子304。非易失性存儲單元30 還包括晶體管33，其中該晶體管33具有與端子310耦接的載流電極、在浮動節(jié)點39與晶 體管32和31的柵電極耦接的柵電極、以及與晶體管31的另一載流電極耦接的另一載流電 極以及輸出端子308。非易失性存儲單元30此外還包括晶體管34，其中該晶體管34具有 與端子302耦接的載流電極以及與晶體管32的另一載流電極耦接的另一載流電極。晶體 管34的柵電極被耦接至選擇線路334。非易失性存儲單元30還包括晶體管35，其中晶體 管35的載流電極被耦接至輸出端子308以及另一載流電極被耦接至其他晶體管31和33 的載流電極。晶體管35的柵電極被耦接至通行線路335。在特別的實施例中，晶體管31、 32,33和34是ρ溝道晶體管，而晶體管35是η溝道晶體管。
與其中晶體管11是ρ溝道晶體管以及晶體管13是η溝道晶體管的圖1不同，晶 體管31和33是ρ溝道晶體管。柵極電介質(zhì)層、溝道摻雜、費米能級O^ermi Level)、另一晶 體管特性，或者它們的任意結(jié)合在晶體管31和33之間能夠是不同的，使得在特別狀態(tài)下讀 取非易失性存儲單元30時所述晶體管中的一個而不是兩個是導(dǎo)通的。例如，柵極電介質(zhì)層 可以具有不同的厚度、組成，或兩者。與晶體管33的溝道區(qū)相比，晶體管31的溝道區(qū)可以 具有不同的摻雜濃度。晶體管31的柵電極的費米能級可以更接近于價帶，而晶體管33的 柵電極的費米能級可以更接近于導(dǎo)帶。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將能夠確定晶體管31和33的晶體管特性以獲得所希望的操作。
對非易失性存儲單元30的編程、擦除和讀取能夠使用以上針對圖1所描述的任一 實施例來執(zhí)行。在圖3中的端子302、304、306、308和310，晶體管31到35，通行線路335 及選擇線路334類似于在圖1中的端子102、104、106、108和110，晶體管11到15，通行線 路115及選擇線路114那樣使用。
圖4包括與圖1的實施例相似的另一實施例，除了 P溝道晶體管由η溝道晶體管 所代替。圖4包括含有晶體管41的非易失性存儲單元40的電路圖，其中該晶體管41具 有與端子406耦接的載流電極。非易失性存儲單元40還包括具有與晶體管41的柵電極耦 接的柵電極的晶體管42。晶體管42的載流電極被耦接至端子404。非易失性存儲單元40 還包括晶體管43，其中該晶體管43具有與端子410耦接的載流電極、在浮動節(jié)點49與晶 體管42和41的柵電極耦接的柵電極、以及與晶體管41的另一載流電極耦接的另一載流電 極以及輸出端子408。非易失性存儲單元40此外還包括晶體管44，其中該晶體管44具有 與端子402耦接的載流電極以及與晶體管42的另一載流電極耦接的另一載流電極。晶體 管44的柵電極被耦接至選擇線路444。非易失性存儲單元40還包括晶體管45，其中晶體 管45的載流電極被耦接至輸出端子408以及另一載流電極被耦接至晶體管41和43的其 他載流電極。晶體管45的柵電極被耦接至通行線路445。在特別的實施例中，晶體管42和 44是ρ溝道晶體管，而晶體管41、43和45是η溝道晶體管。
與其中晶體管11是ρ溝道晶體管以及晶體管13是η溝道晶體管的圖1不同，晶 體管41和43是η溝道晶體管。柵極電介質(zhì)層、溝道摻雜、費米能級、另一晶體管特性，或者 它們的任意結(jié)合在晶體管41和43之間能夠是不同的，使得在特別狀態(tài)下讀取非易失性存 儲單元40時所述晶體管中的一個而不是兩個是導(dǎo)通的。例如，柵極電介質(zhì)層可以具有不同 的厚度、組成、或兩者。與晶體管43的溝道區(qū)相比，晶體管41的溝道區(qū)可以具有不同的摻 雜濃度。晶體管41的柵電極的費米能級可以更接近于價帶，而晶體管43的柵電極的費米 能級可以更接近于導(dǎo)帶。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將能夠確定晶體管41和 43的晶體管特性以獲得所希望的操作。
對非易失性存儲單元40的編程、擦除和讀取能夠使用以上針對圖1所描述的任一 實施例來執(zhí)行。在圖4中的端子402、404、406、408和410，晶體管41到45，通行線路445 及選擇線路444類似于在圖1中的端子102、104、106、108和110，晶體管11到15，通行線 路115，以及選擇線路114那樣使用。
圖5包括與圖1的實施例相似的另一實施例，除了沒有使用選擇晶體管或通行晶 體管(pass transistor) 0如圖5所示的實施例可以具有不是存儲陣列的一部分的獨立位 的用途。圖5包括含有晶體管51的非易失性存儲單元50的電路圖，其中該晶體管51具有 與端子506耦接的載流電極。非易失性存儲單元50還包括晶體管52其具有與晶體管51的 柵電極耦接的柵電極。晶體管52的載流電極被耦接至端子504，以及另一載流電極被耦接 至端子502。非易失性存儲單元50還包括晶體管53，其中該晶體管53具有與端子510耦 接的載流電極、在浮動節(jié)點59與晶體管52和51的柵電極耦接的柵電極、以及與晶體管51 的另一載流電極耦接的另一載流電極以及輸出端子508。在特別的實施例中，晶體管51和 52是ρ溝道晶體管，而晶體管53是η溝道晶體管。
非易失性存儲單元50能夠具有通過隧穿或熱載流子注入改變的浮動節(jié)點59的電荷。當(dāng)改變浮動節(jié)點59處的電荷時，電子或空穴經(jīng)由晶體管52內(nèi)的有源區(qū)隧穿或引入浮 動節(jié)點59內(nèi)或者從浮動節(jié)點59中去除。因而，端子502、端子504，或兩者都是電荷改變端 子，因為影響浮動節(jié)點59的電荷的電子或空穴可以穿過端子502或504中的任一端子或兩 者。在特別的實施例中，可以將端子502和504設(shè)置于適當(dāng)?shù)碾娢灰栽试S電流在端子502和 504之間通過。當(dāng)使用熱電子注入來編程時，端子502能夠處于比端子504更高的電位或 相反。能夠注入熱電子使之穿過柵極電介質(zhì)層并且進(jìn)入晶體管52的柵電極。在如圖5所 示的實施例中，晶體管51、52和53的柵電極導(dǎo)電耦接，并且更特別地，彼此電連接。因而， 當(dāng)在晶體管52的柵電極上的電荷被改變時，在晶體管51和53的柵電極上的電荷同樣被改 變。
當(dāng)從非易失性存儲單元50中讀取數(shù)據(jù)時，在晶體管51和53的其他載流電極上的 信號傳遞到輸出端子508。在特別的實施例中，端子506能夠處于比端子510更高的電壓。 在更特別的實施例中，端子506能夠是Vdd端子，以及端子510能夠是Vss端子。因而，晶體 管51和53的結(jié)合能夠作為反相器來操作，其中浮動節(jié)點59處的電壓是到反相器的輸入， 以及反相器的輸出由端子508接收。
圖6包括與圖5的實施例相似的另一實施例，除了 η溝道晶體管由ρ溝道晶體管 所代替。圖6包括含有晶體管61的非易失性存儲單元60的電路圖，其中晶體管61具有與 端子606耦接的載流電極。非易失性存儲單元60還包括具有與晶體管61的柵電極耦接的 柵電極的晶體管62。晶體管62的載流電極被耦接至還包括晶體管63的非易失性存儲單元 60，其中該晶體管63具有與端子610耦接的載流電極，在浮動節(jié)點69與晶體管62和61的 柵電極耦接的柵電極，以及與晶體管61的另一載流電極耦接的另一載流電極以及輸出端 子608。在特別的實施例中，晶體管61、62和63是ρ溝道晶體管。
與其中晶體管51是ρ溝道晶體管以及晶體管53是η溝道晶體管的圖5不同，晶 體管61和63是ρ溝道晶體管。柵極電介質(zhì)層、溝道摻雜、費米能級、另一晶體管特性，或者 它們的任意結(jié)合在晶體管61和63之間能夠是不同的，使得在特別狀態(tài)下讀取非易失性存 儲單元60時所述晶體管中的一個而不是兩個是導(dǎo)通的。例如，柵極電介質(zhì)層可以具有不同 的厚度、組成，或兩者。與晶體管63的溝道區(qū)相比，晶體管61的溝道區(qū)可以具有不同的摻 雜濃度。晶體管61的柵電極的費米能級可以更接近于價帶，以及晶體管63的柵電極的費 米能級可以更接近于導(dǎo)帶。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將能夠確定晶體管61 和63的晶體管特性以獲得所希望的操作。
對非易失性存儲單元60的編程、擦除和讀取能夠使用以上針對圖5所描述的任一 實施例來執(zhí)行。在圖6中的端子602、604、606、608和610以及晶體管61到63類似于在圖 5中的端子502、504、506、508和510以及晶體管51到53那樣使用。
圖7包括與圖5的實施例相似的另一實施例，除了 ρ溝道晶體管由η溝道晶體管 所代替。圖7包括含有晶體管71的非易失性存儲單元70的電路圖，其中晶體管71具有與 端子706耦接的載流電極。非易失性存儲單元70還包括具有與晶體管71的柵電極耦接的 柵電極的晶體管72。晶體管72的載流電極被耦接至端子704，以及晶體管72的另一載流 電極被耦接至端子702。非易失性存儲單元70還包括晶體管73，其中該晶體管73具有與 端子710耦接的載流電極、在浮動節(jié)點79與晶體管72和71的柵電極耦接的柵電極、以及 與晶體管71的另一載流電極耦接的另一載流電極以及輸出端子708。在特別的實施例中，晶體管71和73是η溝道晶體管，而晶體管72是ρ溝道晶體管。
與其中晶體管51是ρ溝道晶體管以及晶體管53是η溝道晶體管的圖5不同，晶 體管71和73是η溝道晶體管。柵極電介質(zhì)層、溝道摻雜、費米能級、另一晶體管特性，或者 它們的任意結(jié)合在晶體管71和73之間能夠是不同的，使得在特別狀態(tài)下讀取非易失性存 儲單元70時晶體管71和73中的一個而不是兩個是導(dǎo)通的。例如，柵極電介質(zhì)層可以具有 不同的厚度、組成，或兩者。與晶體管73的溝道區(qū)相比，晶體管71的溝道區(qū)可以具有不同 的摻雜濃度。晶體管71的柵電極的費米能級可以更接近于價帶，以及晶體管73的柵電極 的費米能級可以更接近于導(dǎo)帶。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將能夠確定晶體 管71和73的晶體管特性以獲得所希望的操作。
對非易失性存儲單元70的編程、擦除和讀取能夠使用以上針對圖5所描述的任一 實施例來執(zhí)行。在圖7中的端子702、704、706、708和710以及晶體管71到73類似于在圖 5中的端子502、504、506、508和510以及晶體管51到53那樣使用。
圖8包括與圖1的實施例相似的另一實施例，除了沒有使用通行晶體管。圖8包 括含有晶體管81非易失性存儲單元80的電路圖，其中該晶體管81具有與端子806耦接的 載流電極。非易失性存儲單元80還包括具有與晶體管81的柵電極耦接的柵電極的晶體管 82。晶體管82的載流電極被耦接至端子804。非易失性存儲單元80還包括晶體管83，其中 該晶體管83具有與端子810耦接的載流電極、在浮動節(jié)點89與晶體管82和81的柵電極 耦接的柵電極、以及與晶體管81的另一載流電極耦接的另一載流電極以及輸出端子808。 非易失性存儲單元80此外還包括晶體管84，其中該晶體管84具有與端子802耦接的載流 電極以及與晶體管82的另一載流電極耦接的另一載流電極。晶體管84的柵電極被耦接至 選擇線路884。在特別的實施例中，晶體管81、82和84是ρ溝道晶體管，而晶體管83是η 溝道晶體管。
對非易失性存儲單元80的編程、擦除，以及讀取能夠使用以上針對圖1所描述的 任一實施例來執(zhí)行。在圖8中的端子802、804、806、808和810，晶體管81到84以及選擇線 路884類似于在圖1中的端子102、104、106、108和110，晶體管11到14以及選擇線路114那樣使用。
當(dāng)從非易失性存儲單元80中讀取數(shù)據(jù)時，在晶體管81和83的其他載流電極上的 信號被提供至輸出端子808。在特別的實施例中，端子806能夠處于比端子810更高的電 壓。在更特別的實施例中，端子806能夠是Vdd端子，以及端子810能夠是Vss端子。因而， 晶體管81和83的結(jié)合能夠作為反相器來操作，其中浮動節(jié)點89處的電壓是到反相器的輸 入，以及反相器的輸出被耦接至輸出端子808。
圖9包括與圖1的實施例相似的另一實施例，除了沒有使用通行晶體管，以及η溝 道晶體管被配置成下拉晶體管。圖9包括含有晶體管91的非易失性存儲單元90的電路圖， 其中該晶體管91具有與端子906耦接的載流電極。非易失性存儲單元90還包括具有在浮 動節(jié)點99與晶體管91的柵電極耦接的柵電極的晶體管92。晶體管92的載流電極被耦接 至端子904。非易失性存儲單元90還包括晶體管93，其中該晶體管93具有與端子910耦 接的載流電極、使晶體管93導(dǎo)通和截止的柵電極、以及與晶體管91的另一載流電極耦接的 另一載流電極以及輸出端子908。非易失性存儲單元90此外還包括晶體管94，其中該晶體 管94具有與端子902耦接的載流電極以及與晶體管92的另一載流電極耦接的另一載流電極。晶體管94的柵電極被耦接至選擇線路994。在特別的實施例中，晶體管91、92和94是 P溝道晶體管，而晶體管93是η溝道晶體管。
晶體管93能夠被設(shè)計使得它與晶體管91相比是顯著較強的。例如，與晶體管91 相比，晶體管93的跨導(dǎo)能夠是顯著更高的。晶體管的跨導(dǎo)能夠由柵極電介質(zhì)的厚度或組 成、溝道摻雜、溝道寬度、溝道長度，或者它們的任意結(jié)合所影響。在這樣的設(shè)計中，不考慮 浮動節(jié)點99處的電壓，當(dāng)下拉線路993上的信號使晶體管93導(dǎo)通時，在端子908上的電壓 將是與端子910上的電壓基本上相同的。當(dāng)端子910是Vss端子時，端子908在晶體管93 導(dǎo)通時將基本上處于Vss。如果要讀取來自非易失性存儲單元90的數(shù)據(jù)，則使下拉線路993 禁用或去激活，并且使晶體管93截止。取決于浮動節(jié)點99處的電壓，如果晶體管91是導(dǎo) 通的，則在端子908上的電壓將變成與端子906基本上相同，或者在端子908上的電壓將比 端子906上的電壓更接近于端子910上的電壓。
編程和擦除能夠使用針對圖1的實施例所描述的任一實施例來執(zhí)行。在圖9中的 端子902和904，晶體管92和94以及選擇線路994類似于在圖1中的端子102和104，晶 體管12和14以及選擇線路114那樣使用。
圖10包括作為在圖9中所描述的實施例的靜態(tài)版本的實施例。如圖10所示的實 施例包括浮動節(jié)點以及充當(dāng)鎖存器的晶體管結(jié)合。圖10包括含有晶體管1021的非易失性 存儲單元100的電路圖，其中該晶體管1021具有與端子1006耦接的載流電極。非易失性 存儲單元100還包括具有在浮動節(jié)點10 與晶體管1021的柵電極耦接的柵電極的晶體管 1022。晶體管1022的載流電極被耦接至端子1004。非易失性存儲單元100還包括晶體管 1024，其中該晶體管IOM具有與端子1002耦接的載流電極以及與晶體管1022的另一載流 電極耦接的另一載流電極。晶體管IOM的柵電極被耦接至選擇線路1044。非易失性存儲 單元100此外還包括晶體管1023，其中該晶體管1023具有與端子1012耦接的載流電極、以 及與晶體管1021的另一載流電極耦接的另一載流電極。非易失性存儲單元100還包括晶體 管1025，其中晶體管1025的載流電極被耦接至端子1010，以及柵電極被耦接至晶體管1021 和1023的其他載流電極。非易失性存儲單元100還包括晶體管10 ,其中晶體管10 的 載流電極被耦接至端子1014，以及柵電極被耦接至晶體管1021和1023的其他載流電極以 及晶體管1025的柵電極。晶體管1025和10 的其他載流電極被耦接至晶體管1023的柵 電極和輸出端子1008。在特別的實施例中，晶體管1021、1022、10M和1025是ρ溝道晶體 管，而晶體管1023和10 是η溝道晶體管。
晶體管1023、1025和10 充當(dāng)鎖存器。在特別的實施例中，端子1006和1010能 夠處于VDD，以及端子1012和1014能夠處于Vss。當(dāng)浮動節(jié)點10 處的電壓為邏輯低時，則 晶體管1021是導(dǎo)通的并且促使晶體管1025和10 的柵電極基本上處于VDD。晶體管1025 和10 的結(jié)合充當(dāng)反相器并且促使輸出端子1008處的電壓基本上處于Vss。當(dāng)晶體管1023 的柵電極基本上處于Vss時，晶體管1023是截止的。作為選擇，當(dāng)浮動節(jié)點10 處的電壓 為邏輯高時，晶體管1021是截止的。晶體管1025和10 的柵電極將基本上處于Vss。晶 體管1025和10 的結(jié)合充當(dāng)反相器并且促使輸出端子1008處的電壓基本上處于VDD。當(dāng) 晶體管1023的柵電極基本上處于Vdd時，晶體管1023是導(dǎo)通的。
編程和擦除能夠使用針對圖1所描述的任一實施例來執(zhí)行。在圖10中的端子1002 和1004，晶體管1022和IOM以及選擇線路1044類似于在圖1中的端子102和104，晶體管12和14以及選擇線路114那樣使用。
當(dāng)從非易失性存儲單元100中讀取數(shù)據(jù)時，輸出端子1008能夠被元件(沒有示 出)訪問。在另一實施例(沒有示出)中，通行晶體管或傳輸柵極可以在輸出端子1008與 晶體管1025和10 的其他載流電極之間使用。
雖然已經(jīng)描述了許多不同的電路，在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將會 意識到許多其他電路是可能的。選擇晶體管、通行晶體管、晶體管柵極以及它們的任意結(jié)合 的使用能夠根據(jù)對特別應(yīng)用的需要或期望來確定。此外，存儲單元可以包括或多或少的元 件。例如，參考圖1，若需要則可以將選擇晶體管14布置于端子104和晶體管12之間，或 者另一選擇晶體管(沒有示出)可以被使用于端子104和晶體管12之間以更好地使晶體 管12免受編程或擦除干擾問題的影響。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將會意識 到為了他們的特別應(yīng)用如何使用圖1到10中的任意一個或多個來實現(xiàn)非易失性存儲單元 的靈活性。
如圖1到10所示的非易失性存儲單元能夠使用于工藝流程中，在該工藝流程中能 夠使用單個導(dǎo)電層來為所有晶體管形成柵電極。此工藝典型地稱為“單多”工藝(“single polyVocess)，因為單層多晶硅能夠被用來形成所有柵極。單多工藝典型地具有較少的處 理操作并且簡化了在制作非易失性存儲單元時的工藝流程，特別是在大量電子器件用于除 了唯一地作為獨立存儲芯片以外的用途的應(yīng)用中。此類應(yīng)用可以包括微處理器、微控制器、 數(shù)字信號處理器、專用集成電路等。
圖11到17包括在形成非易失性存儲單元20時的電子器件的圖示。針對圖11到 17所描述的實施例包括某些能夠被使用的示例性實施例。在閱讀了本說明書之后，本領(lǐng)域 技術(shù)人員將會意識到其他實施例能夠被使用并且可以根據(jù)需要或要求來適應(yīng)性調(diào)整以獲 得特別的應(yīng)用。圖11到17的某些焦點涉及處理操作及結(jié)果結(jié)構(gòu)怎樣與以上所描述的電路 中的非易失性存儲單元對應(yīng)。因而，在形成工藝中的許多步驟并沒有相對于圖11到17來 描述。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將會理解應(yīng)當(dāng)執(zhí)行什么處理操作以便形成 用于制作包含非易失性存儲單元的電子器件的完整的工藝流程。
圖11包括在形成η阱區(qū)113和ρ阱區(qū)114之后的工件的頂視圖的圖示。η阱區(qū) 113和ρ阱區(qū)114能夠形成于基板之內(nèi)，諸如單晶半導(dǎo)體晶片、絕緣體上半導(dǎo)體晶片、平板顯 示(例如，在玻璃板之上的硅層)或者傳統(tǒng)地用來形成電子器件的其他基板。在一種實施 例中，η阱區(qū)113和ρ阱區(qū)114的摻雜物濃度能夠使用常規(guī)的或?qū)Ｓ械?proprietary)摻 雜物、摻雜濃度及選擇性摻雜技術(shù)來形成。
圖12包括在形成了限定η型有源區(qū)123和ρ型有源區(qū)124的場隔離區(qū)120之后 的工件的頂視圖的圖示。η型有源區(qū)123和ρ型有源區(qū)IM分別包括η阱區(qū)113和ρ阱區(qū) 114位于場隔離區(qū)120之間的部分。可以形成場隔離區(qū)120使得場隔離區(qū)120在η阱區(qū)113 和ρ阱區(qū)114之內(nèi)比隨后形成的源/漏區(qū)將處于η型有源區(qū)123和ρ型有源區(qū)IM之內(nèi)更 深。場隔離區(qū)120能夠使用淺溝槽隔離、局部硅氧化或者另一常規(guī)的或?qū)Ｓ械墓に噥硇纬伞?br> 圖13包括形成了在場隔離區(qū)120、η型有源區(qū)123及ρ型有源區(qū)IM之上的柵極 電介質(zhì)層132和柵電極層134之后的工件的橫斷面視圖的圖示。柵極電介質(zhì)層132可以包 括常規(guī)的或?qū)Ｓ械臇艠O電介質(zhì)材料。在所示的實施例中，柵極電介質(zhì)層132能夠被沉積，而 在另一實施例(沒有示出)中，柵極電介質(zhì)層132能夠由半導(dǎo)體材料熱生長于η型有源區(qū)123和ρ型有源區(qū)IM之內(nèi)。在另一實施例(沒有示出)中，具有不同的組成、厚度或者它 們的任意結(jié)合的不同的柵極電介質(zhì)層可以用于在正被制作的非易失性存儲單元之內(nèi)的不 同的晶體管結(jié)構(gòu)。
柵電極層134可以包括一個或多個膜。在實施例中，柵電極層134可以包括非晶的 或多晶的硅材料，并且能夠在沉積時被摻雜或不被摻雜。作為選擇，柵電極層134可以包括 覆蓋在η型有源區(qū)123之上具有較接近于導(dǎo)帶的費米能級的膜以及覆蓋在ρ型有源區(qū)IM 之上具有接近于價帶的不同費米能級的不同膜。在特別的實施例中，半導(dǎo)體或其他膜可以 被用來將柵電極層134搭接在一起使得它導(dǎo)電而沒有形成結(jié)二極管。在另一實施例中，柵 電極層134可以包括抗反射的膜以在圖形化隨后形成于柵電極層134之上的掩模層(沒有 示出)時降低反射。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將能夠根據(jù)常規(guī)的或?qū)Ｓ械?技術(shù)確定形成柵電極層134的組成及沉積序列。
圖14包括在圖形化柵電極層134以形成柵電極142、144、146和148之后的工件 的頂視圖的圖示。圖14還指出了能夠在布局圖中找出圖2中的晶體管21到沈的柵電極 的地方。柵電極142被允許電浮動以及覆蓋η型有源區(qū)123和ρ型有源區(qū)124的一部分。 因而，柵電極142包括如圖2所示的浮動節(jié)點四。注意，電荷經(jīng)由如同圖14所示出的那樣 位于最左側(cè)的η型有源區(qū)123引入柵電極142內(nèi)以及從柵電極142中去除。柵電極144能 夠充當(dāng)用于改變柵電極142之內(nèi)的電荷的選擇柵極。柵電極144能夠隨后被連接至選擇線 路。柵電極146和148能夠分別充當(dāng)通行晶體管沈和25的通行柵極。柵電極146和148 能夠隨后被連接至不同的通行線路。用于形成柵電極142、144、146和148的柵電極層134 的圖形化能夠使用常規(guī)的或?qū)Ｓ械难谀：臀g刻序列來形成。
雖然沒有示出，但是若需要或要求則能夠形成輕摻雜漏區(qū)、擴展區(qū)等，以及側(cè)壁隔 板。另外，在晶體管22附近的η型有源區(qū)123可以接收暈狀植入或者具有為幫助提高編程 特性、擦除特性或兩者而形成的分級的結(jié)。此類特征并沒有為晶體管21、23、25和沈要求。 因而，晶體管21、23、25和沈能夠更多地為數(shù)字邏輯操作，而不是編程和擦除而適應(yīng)性調(diào)整。
圖15包括在形成了掩蔽部件150和N+S/D區(qū)152之后的工件的頂視圖的圖示。掩 蔽部件150覆蓋工件將不接收來自N+S/D摻雜操作的η型摻雜物的部分。N+S/D摻雜操作能 夠使用離子植入來執(zhí)行以使N+S/D區(qū)152形成于ρ型有源區(qū)124 (在圖15中沒有示出)之 內(nèi)。柵電極142和148的暴露部分還可以在形成N+S/D區(qū)152時被摻雜。掩蔽部件150在 執(zhí)行了摻雜操作之后被去除。退火既可以被執(zhí)行以活化η型摻雜物也可以不被執(zhí)行以使η 型摻雜物擴散。
圖16包括在形成了掩蔽部件160和P+S/D區(qū)162之后的工件的頂視圖的圖示。掩 蔽部件160覆蓋工件將不接收來自P+S/D摻雜操作的ρ型摻雜物的部分。P+S/D摻雜操作 能夠使用離子摻雜來執(zhí)行以使P+S/D區(qū)162形成于η型有源區(qū)123(在圖16中沒有示出) 之內(nèi)。柵電極142、144和146的暴露部分還可以在形成P+S/D區(qū)162時被摻雜。掩蔽部件 160在執(zhí)行了摻雜操作之后被去除。退火可以被執(zhí)行以活化摻雜物。N+S/D區(qū)和P+S/D區(qū)能 夠具有至少IX IO19原子/cm3的摻雜物濃度使得能夠隨后形成與那些區(qū)域的歐姆接觸。
圖17包括在形成了互連170到178之后的工件的頂視圖的圖示。對底層特征部件 (underlying features)制作觸點并且被示出為帶框的X?；ミB170能夠是圖2中的端子210的物理表示。在特別的實施例中，互連170能夠被耦接至Vss軌線?；ミB171使晶體管 21、23、25和沈的S/D區(qū)相互電連接。在特別的實施例中，互連172、互連173或兩者能夠 被耦接至能夠在從柵電極142(沒有示出)中引入或去除電荷時使用的電荷改變端子(多 個電荷改變端子)?；ミB172能夠是圖2中的端子202的物理表示，以及互連173能夠是在 圖2中的端子204的物理表示?；ミB174能夠是圖2中的選擇線路224的一部分或者與它 電連接?；ミB175和176能夠分別是圖2中的通行線路225和226的部分或者分別與它們 電連接?；ミB177能夠是圖2中的端子206的物理表示。在特別的實施例中，互連177能 夠被耦接至Vdd軌線?；ミB178能夠是圖2中的端子208的物理表示。沒有形成與柵電極 142的電連接因為它被允許電浮動。柵電極142沒有在圖17中示出因為它被互連176覆蓋 了。
互連170到178可以包括一個或多個不同的膜。與互連170到178關(guān)聯(lián)的觸點能 夠是互連170到178的一部分或者獨立于它們。例如，觸點能夠是導(dǎo)電插塞(例如，鎢插 塞)的一部分。互連170到178能夠主要包括鋁、銅、金等并且既可以包括也可以不包括粘 附膜、阻擋膜、抗反射膜或者它們的任意結(jié)合?；ミB170和178能夠使用常規(guī)的或?qū)Ｓ械募?術(shù)來形成。如果需要或要求則能夠形成另外的互連層級(沒有示出)。鈍化層(沒有示出) 能夠被形成于互連的最后層級之上以形成基本上完成的電子器件。
本領(lǐng)域技術(shù)人員應(yīng)理解圖11到17僅示出了一組用來形成非易失性存儲單元20 的實施例。在閱讀了本說明書之后，本領(lǐng)域技術(shù)人員將會理解許多其他布局能夠被使用于 非易失性存儲單元20。同樣地，圖1和圖3到10的其他非易失性存儲單元將具有許多不同 的可能布局。因此，阱區(qū)、柵電極、S/D區(qū)的特別位置以及彼此間的互連能夠被改變以滿足 特別應(yīng)用的需要或要求。因而，在圖11到17中的布局只是說明性的而沒有限定本發(fā)明的 范圍。
在下面的表1包括一組能夠用于編程和讀取非易失性存儲單元20的示例性的電 壓。其他電壓能夠被使用于以上所描述的非易失性存儲單元20或其他電路。在一種特別 的實施例中，存儲陣列可以包括非易失性存儲單元20以及基本上是相對于非易失性存儲 單元20示出及描述的存儲單元的鏡像的其他存儲單元。
表1-用于編程、擦除和讀取的示例性信號
權(quán)利要求
1.一種用于非易失性存儲單元的電路，包括 電荷改變端子；輸出端子，配置為在讀取所述非易失性存儲單元時提供與所述存儲單元的狀態(tài)對應(yīng)的 信號；包含電浮動的柵電極以及含有載流電極的有源區(qū)的第一晶體管，其中所述載流電極被 耦接至所述輸出端子；以及包含第一電極和第二電極的第二晶體管，其中所述第一電極被耦接至所述第一晶體管 的所述柵電極，以及所述第二電極被耦接至所述電荷改變端子，其中所述電路被設(shè)計成使得在改變所述存儲單元的所述狀態(tài)時，所述第二晶體管將是 活動的并且沒有顯著數(shù)量的電荷載流子將在所述第一晶體管的所述柵電極與所述第一晶 體管的所述有源區(qū)之間轉(zhuǎn)移。
2.根據(jù)權(quán)利要求1所述的電路，還包括含有載流電極的第三晶體管，其中所述第一晶 體管的所述載流電極與所述第三晶體管的所述載流電極彼此導(dǎo)電耦接。
3.根據(jù)權(quán)利要求2所述的電路，其中所述第二晶體管的所述第一電極包括柵電極。
4.根據(jù)權(quán)利要求3所述的電路，其中所述第三晶體管包括與所述第一晶體管的所述柵 電極導(dǎo)電耦接的柵電極。
5.根據(jù)權(quán)利要求3所述的電路，其中所述電路還包括含有第一載流電極、第二載流電極和柵電極的第四晶體管； 所述第四晶體管的所述第一載流電極被耦接至所述第一晶體管的所述載流電極以及 所述第三晶體管的所述載流電極；所述第四晶體管的所述第二載流電極被耦接至所述輸出端子；以及 所述第四晶體管的所述柵電極被耦接至第一通行線路。
6.根據(jù)權(quán)利要求5所述的電路，還包括含有第一載流電極、第二載流電極和柵電極的 第五晶體管，其中所述第五晶體管的所述第一載流電極被耦接至所述第一晶體管的所述載流電極、所述 第三晶體管的所述載流電極以及所述第四晶體管的所述第一載流電極；所述第五晶體管的所述第二載流電極被耦接至所述第四晶體管的所述第二載流電極 和所述輸出端子；以及所述第五晶體管的所述柵電極被耦接至第二通行線路。
7.根據(jù)權(quán)利要求6所述的電路，其中所述第一晶體管、所述第二晶體管和所述第五晶 體管是P溝道晶體管，以及所述第三晶體管和所述第四晶體管是Π溝道晶體管。
8.根據(jù)權(quán)利要求3所述的電路，還包括含有第一載流電極、第二載流電極和柵電極的 第四晶體管，其中所述第四晶體管的所述第一載流電極被耦接至所述電荷改變端子； 所述第四晶體管的所述第二載流電極被耦接至所述第二晶體管的所述第二電極；以及 所述第四晶體管的所述柵電極被耦接至選擇線路。
9.根據(jù)權(quán)利要求8所述的電路，其中所述第二晶體管和所述第四晶體管是ρ溝道晶體管。
10.根據(jù)權(quán)利要求2所述的電路，其中所述第一晶體管和所述第三晶體管是η溝道晶體管或P溝道晶體管。
11.根據(jù)權(quán)利要求2所述的電路，其中所述第二晶體管的所述第一電極包括柵電極，以及所述第二晶體管的所述第二電極包 括載流電極；以及所述電路還包括含有載流電極和柵電極的第四晶體管，其中 所述第四晶體管的所述載流電極和所述第二晶體管的所述載流電極被耦接至所述第 一晶體管的所述柵電極；以及所述第四晶體管的所述柵電極被耦接至選擇線路。
12.根據(jù)權(quán)利要求11所述的電路，還包括 含有載流電極和柵電極的第五晶體管；以及 含有載流電極和柵電極的第六晶體管，其中所述第一晶體管的所述載流電極和所述第三晶體管的所述載流電極被耦接至所述第 五晶體管的所述柵電極和所述第六晶體管的所述柵電極；以及所述第六晶體管的所述載流電極和所述第五晶體管的所述載流電極相互耦接。
13.根據(jù)權(quán)利要求1所述的電路，其中所述第一晶體管是ρ溝道晶體管，以及所述第三 晶體管是η溝道晶體管。
14.一種包括非易失性存儲單元的電子器件，其中所述非易失性存儲單元包括 第一有源區(qū)；與所述第一有源區(qū)間隔開的第二有源區(qū)； 含有第一部分和第二部分的浮動?xùn)烹姌O，其中 第一晶體管包括所述浮動?xùn)烹姌O的所述第一部分和所述 第一有源區(qū)；第二晶體管包括所述浮動?xùn)烹姌O的所述第二部分和所述第二有源區(qū)；以及 沒有其他柵電極覆蓋在所述浮動?xùn)烹姌O上； 與所述第一晶體管耦接的輸出端子；以及 與所述第二晶體管耦接的電荷改變端子。
15.根據(jù)權(quán)利要求14所述的電子器件，還包括第三有源區(qū)，其中 第三晶體管包括所述浮動?xùn)烹姌O的第三部分和所述第三有源區(qū)；以及所述第一有源區(qū)和第三有源區(qū)中的每個都包括與所述輸出端子耦接的載流電極。
16.根據(jù)權(quán)利要求15所述的電子器件，還包括與所述第二晶體管和所述電荷改變端子耦接的第四晶體管；以及 與所述第一晶體管和第三晶體管及所述輸出端子耦接的第五晶體管。
17.根據(jù)權(quán)利要求16所述的電子器件，其中所述第一晶體管、第二晶體管和第五晶體管是P溝道晶體管，以及 所述第三晶體管和第四晶體管是η溝道晶體管。
18.一種形成包括非易失性存儲單元的電子器件的工藝，所述工藝包括以下步驟 形成場隔離區(qū)以限定第一有源區(qū)和第二有源區(qū)；形成包括第一部分和第二部分的浮動?xùn)烹姌O，其中 所述浮動?xùn)烹姌O的所述第一部分覆蓋在所述第一有源區(qū)上；所述浮動?xùn)烹姌O的所述第二部分覆蓋在所述第二有源區(qū)上；以及 沒有其他柵電極覆蓋在所述浮動?xùn)烹姌O上；以及 將源/漏區(qū)形成于所述第一有源區(qū)和所述第二有源區(qū)之內(nèi)，其中 第一晶體管包括所述第一有源區(qū)內(nèi)的第一對間隔開的源/漏區(qū)和所述浮動?xùn)烹姌O的 所述第一部分；第二晶體管包括所述第二有源區(qū)內(nèi)的第二對間隔開的源/漏區(qū)和所述浮動?xùn)烹姌O的 所述第二部分；以及所述存儲單元被配置成經(jīng)由所述第二有源區(qū)而不是所述第一有源區(qū)來改變所述浮動 柵電極的電荷。
19.根據(jù)權(quán)利要求18所述的工藝，其中形成所述浮動?xùn)艠O的步驟包括將第一層形成于所述場隔離區(qū)、所述第一有源區(qū)及所述第二有源區(qū)之上，其中所述第 一層包括半導(dǎo)體材料；以及圖形化所述第一層以形成所述浮動?xùn)烹姌O和其他柵電極，其中所述存儲單元內(nèi)的所有 柵電極包括所述第一層。
20.根據(jù)權(quán)利要求19所述的工藝，其中執(zhí)行圖形化所述第一層使得所述其他柵電極包括第一柵電極和第二柵電極； 所述第一柵電極是與所述第一晶體管耦接的通行晶體管的一部分；以及 所述第二柵電極是與所述第二晶體管耦接的選擇晶體管的一部分。
全文摘要
用于非易失性存儲單元(10、20、30、40、50、60、70、80、90、100)的電路可以包括電荷改變端子(102、202、302、402、502、602、702、802、902、1002)和輸出端子(108、208、308、408、508、608、708、808、908、1008)。電路還可以包括含有電浮動的柵電極以及含有載流電極的有源區(qū)的第一晶體管(11、21、31、41、51、61、71、81、91、1021)，其中載流電極被耦接至輸出端子。電路還可以包括具有第一電極和第二電極的第二晶體管(12、22、32、42、52、62、72、82、92、1002)，其中第一電極被耦接至第一晶體管的柵電極，以及第二電極被耦接至電荷改變端子。當(dāng)改變存儲單元的狀態(tài)時，第二晶體管可以是活動的并且沒有顯著數(shù)量的電荷載流子在第一晶體管的柵電極與第一晶體管的有源區(qū)之間轉(zhuǎn)移。其他實施例可以包括電子器件本身以及形成電子器件的工藝。
文檔編號G11C16/10GK102037518SQ200980118853
公開日2011年4月27日 申請日期2009年3月27日 優(yōu)先權(quán)日2008年5月23日
發(fā)明者P·M.·帕里斯, 陳渭澤 申請人:飛思卡爾半導(dǎo)體公司