專利名稱：用于多相時鐘產(chǎn)生的設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例涉及電子裝置，且更特定來說，涉及用于電子裝置的多相時鐘產(chǎn) 生。
背景技術(shù)：
例如DRAM的某些電子裝置使用時鐘信號以用于定時經(jīng)由通信信道的數(shù)據(jù)傳輸。 時鐘信號通常具有上升沿和下降沿。上升沿為時鐘信號從低電平到高電平的轉(zhuǎn)變。下降沿 為時鐘信號從高電平到低電平的轉(zhuǎn)變。近來，已顯著地改進例如中央處理單元(CPU)的處理器的數(shù)據(jù)處理速度。為了與 改進的數(shù)據(jù)處理速度匹配，已開發(fā)高速數(shù)據(jù)傳輸方案。舉例來說，雙倍數(shù)據(jù)速率(DDR)方案 已與某些存儲器裝置一起使用以用于數(shù)據(jù)傳輸。DDR方案的實例包括DDR、DDR2和DDR3。 使用DDR方案的存儲器裝置在外部時鐘信號的上升沿和下降沿兩者上傳遞數(shù)據(jù)。


從“具體實施方式
”并從打算說明且不限制實施例的附圖將更佳地理解所述實施 例。圖IA為用于數(shù)據(jù)同步的理想的時鐘信號的時序圖；圖IB為具有工作循環(huán)誤差的時鐘信號的時序圖；圖2為根據(jù)一個實施例的使用時鐘同步電路的電子裝置的示意框圖；圖3為圖2的時鐘同步電路的一個實施例的示意框圖，其包括多相時鐘產(chǎn)生器；圖4為圖3的多相時鐘產(chǎn)生器的一個實施例的示意框圖；圖5A到圖5D為說明圖3的時鐘同步電路的操作的時序圖；圖6為圖3的多相時鐘產(chǎn)生器的另一實施例的示意框圖；以及圖7為圖2的時鐘同步電路的另一實施例的示意框圖，其包括多相時鐘產(chǎn)生器。
具體實施例方式參看圖1A，典型的時鐘信號在高電平與低電平之間周期性地交替。理想地，在單一 周期期間，高電平處的時鐘信號的持續(xù)時間(下文中被稱作“高脈沖寬度”)與低電平處的 時鐘信號的持續(xù)時間(下文中被稱作“低脈沖寬度”)相同。在說明理想的時鐘信號A的圖 IA中，在特定周期P期間，時鐘信號A的高脈沖寬度HPW 1與時鐘信號A的低脈沖寬度LPW 1相同。然而，實踐中，在單一周期期間，時鐘信號的高脈沖寬度可能不總是與時鐘信號的 低脈沖寬度相同，如圖IB所示。舉例來說，在第一周期Pl期間，時鐘信號B的高脈沖寬度 HPW2大體上與時鐘信號B的低脈沖寬度LPW2相同。然而，在第二周期P2期間，時鐘信號B 的高脈沖寬度HPW3長于時鐘信號B的低脈沖寬度LPW3。在第三周期P3期間，時鐘信號B 的高脈沖寬度HPW4短于時鐘信號B的低脈沖寬度LPW4。高脈沖寬度中的此不規(guī)則性可被稱作工作循環(huán)誤差。時鐘信號的工作循環(huán)誤差在時鐘信號的下降沿中產(chǎn)生抖動。時鐘信號的下降沿中的抖動產(chǎn)生用于與下降沿至少部分地同步的數(shù)據(jù)傳輸?shù)牟?準確的時序信息。如以上所描述，例如雙倍數(shù)據(jù)速率方案等某些數(shù)據(jù)傳輸方案使用時鐘信 號的上升和下降沿兩者以用于定時數(shù)據(jù)傳輸。在所述方案中，時鐘信號的下降沿中的抖動 可產(chǎn)生數(shù)據(jù)傳輸誤差。隨著時鐘頻率增加，所述抖動更不利地影響數(shù)據(jù)傳輸?shù)臏蚀_性。隨著時鐘頻率增 加，時鐘信號的周期減小，且高脈沖寬度也減小。因此，高脈沖寬度的相同量的減小或增加 對較高頻率時鐘信號的影響比對較低頻率時鐘信號的影響更顯著。換句話說，在提供準確 的下降沿時序方面，工作循環(huán)誤差對較高頻率時鐘信號的影響比對較低頻率時鐘信號的影 響更不利。另外，在某些電子裝置中，高頻率時鐘信號(例如，具有高于約IGHz的頻率的時鐘 信號)可歸因于其快速電平轉(zhuǎn)變而發(fā)生故障。在此些情況下，電子裝置不能繼續(xù)數(shù)據(jù)傳輸。因此，需要用于與時鐘信號的下降沿至少部分地同步的電子裝置的數(shù)據(jù)傳輸?shù)姆€(wěn) 健的計時方案。特定來說，需要提供不受可能的工作循環(huán)誤差影響的準確的下降沿信息。在一個實施例中，電子裝置中的時鐘同步電路接收外部時鐘信號。時鐘同步電路 僅參考外部時鐘信號的上升沿而產(chǎn)生參考信號，使得參考信號不載運外部時鐘信號中的可 能的工作循環(huán)誤差。參考信號具有彼此成180°的相位差，即，具有彼此相反的相位。另外， 參考信號具有為外部時鐘信號的頻率一半的頻率。此減少了歸因于過度快速信號電平轉(zhuǎn)變 的可能的時鐘故障，同時還減少功率消耗。參考信號用以產(chǎn)生具有彼此成90°的相位差的四個相位時鐘信號。所述四個相位 時鐘信號對應(yīng)于外部時鐘信號在兩個周期中的上升沿和下降沿。因為所述四個相位時鐘信 號是使用不具有工作循環(huán)誤差的參考信號而產(chǎn)生，所以其不受外部時鐘信號中的可能的工 作循環(huán)誤差影響。因此，時鐘同步電路可提供外部時鐘信號的準確的下降沿信息。在下文所描述的實施例中，除非另外指定，否則相位差以參考參考信號的一個周 期的角度來表達。舉例來說，90°的相位差指代參考信號的一個周期(圖5B中的2tCK)的 四分之一 (1/4)的差。參看圖2，現(xiàn)將描述根據(jù)一個實施例的與由多相時鐘產(chǎn)生方案產(chǎn)生的時鐘信號同 步的電子裝置。所說明的裝置為例如DRAM的存儲器裝置100。在其它實施例中，任何其它 電子裝置或系統(tǒng)可使用多相時鐘產(chǎn)生方案。存儲器裝置100包括時鐘同步電路10、時鐘樹20、內(nèi)部電路30，和輸出緩沖器40。 存儲器裝置11從外部裝置(未圖示)接收外部時鐘信號CLK，且與外部時鐘信號CLK同步 地輸出數(shù)據(jù)。在所說明的實施例中，存儲器裝置100使用雙倍數(shù)據(jù)速率(DDR)方案。在其 它實施例中，存儲器裝置可使用DDR2或DDR3方案或其它高級的DDR方案。時鐘同步電路10接收外部時鐘信號CLK且產(chǎn)生第一到第四相位時鐘信號CLK0、 CLK90、CLK180、CLK270。下文將結(jié)合圖3到圖6而描述時鐘同步電路10的細節(jié)。時鐘樹20從時鐘同步電路10接收第一到第四相位時鐘信號CLK0、CLK90、CLK180、 CLK270。時鐘樹20用以分配相位時鐘信號以用于給內(nèi)部電路30定時。時鐘樹20還將輸 出信號(例如，數(shù)據(jù)信號)從內(nèi)部電路30傳遞到輸出緩沖器40。內(nèi)部電路30可視電子裝置而包括各種電路。在裝置為存儲器裝置1的所說明的實施例中，內(nèi)部電路30可包括(但不限于)存儲器陣列、列解碼器電路、行解碼器電路、地 址寄存器，和控制邏輯電路。輸出緩沖器40從時鐘樹20接收輸出信號。輸出緩沖器40經(jīng)由端口(未圖示) 將數(shù)據(jù)DATA提供到通信信道。參看圖3，現(xiàn)將描述圖2的時鐘同步電路的一個實施例。所說明的電路10包括輸 入緩沖器110、時鐘分頻器120、第一和第二延遲元件(例如延遲線130a、130b)、多相時鐘 產(chǎn)生器140、延遲模型150、相位檢測器160、控制器170，和第一到第四時鐘緩沖器180a到 180d。延遲元件的其它實例包括(但不限于)延遲級、延遲電路和延遲單元。第一延遲線130a、多相時鐘產(chǎn)生器140、延遲模型150和相位檢測器160以及控制 器170 —起形成延遲鎖定環(huán)(DLL)以用于使圖2的存儲器裝置100的輸出與外部時鐘信號 CLK同步。輸入緩沖器110、時鐘分頻器120、第一延遲線130a、多相時鐘產(chǎn)生器140和第一 時鐘緩沖器180a形成前向時鐘路徑的至少一部分。術(shù)語“前向時鐘路徑延遲”指代在時鐘 信號沿著前向時鐘路徑行進時發(fā)生的時鐘延遲。輸入緩沖器110接收外部時鐘信號CLK。輸入緩沖器110產(chǎn)生時鐘入(clock-in) 信號ckin。在一個實施例中，時鐘入信號ckin具有與外部時鐘信號CLK的頻率相同的頻率， 但具有更高振幅(例如，提供在內(nèi)部電壓源Vcc的電壓與接地GND的電壓之間的全擺幅)。 時鐘入信號ckin載運外部時鐘信號CLK中的工作循環(huán)誤差(如果有的話)。時鐘分頻器120接收時鐘入信號ckin，且產(chǎn)生具有為時鐘入信號的頻率一半的頻 率的第一參考信號REFl。換句話說，第一參考信號REFl的周期長達時鐘入信號ckin的周 期的兩倍。當產(chǎn)生第一參考信號REFl時，時鐘分頻器120僅在時鐘入信號ckin的上升沿 處改變信號電平。舉例來說，在一個時間點處，當時鐘入信號ckin從低電平轉(zhuǎn)變到高電平 (上升沿)時，時鐘分頻器120將第一參考信號REFl從低電平改變到高電平。當時鐘入信 號ckin從高電平轉(zhuǎn)變到低電平(下降沿)時，第一參考信號REFl停留在高電平。當時鐘 入信號再次從低電平轉(zhuǎn)變到高電平(另一上升沿)時，第一參考信號從高電平轉(zhuǎn)變到低電 平。以此方式，時鐘入信號ckin的頻率通過時鐘分頻器120而減小一半。因為時鐘分頻器120僅在時鐘入信號ckin的上升沿處觸發(fā)第一參考信號REFl的 轉(zhuǎn)變，所以其未將來自時鐘入信號ckin的工作循環(huán)誤差傳遞到第一參考信號REFl。因此， 第一參考信號REFl未保留可能存在于時鐘入信號ckin中的工作循環(huán)誤差。時鐘分頻器120還可包括產(chǎn)生第二參考信號REF2的分相器。第二參考信號具有 與第一參考信號REFl成180°的相位差。第二參考信號REF2為僅在時鐘入信號ckin的上 升沿處轉(zhuǎn)變的第一參考信號REFl的反相的形式。因此，類似于第一參考信號REF1，第二參 考信號REF2未保留可能存在于時鐘入信號ckin中的工作循環(huán)誤差。第一延遲線130a從時鐘分頻器120接收第一參考信號REFl。第一延遲線130a延 遲第一參考信號REF1，進而輸出第一中間信號A。第一延遲線130a包括可添加到的向時鐘 路徑或從前向時鐘路徑消除的多個延遲級以改變穿過延遲線130a的傳播延遲。在一個實 施例中，延遲線130a可包括多個邏輯門(例如，反相器)和移位寄存器。在另一實施例中， 延遲線130a可包括多個邏輯門和一計數(shù)器。所屬領(lǐng)域的技術(shù)人員將了解，延遲級、延遲單 元或延遲電路的各種配置可適于例如延遲線130a的第一延遲元件。第二延遲線130b從時鐘分頻器120接收第二參考信號REF2。第二延遲線130b延遲第二參考信號REF2，進而輸出第二中間信號B。第二延遲線130b可具有與第一延遲線 130a的配置相同的配置。熟練的技術(shù)人員將了解，延遲級、延遲單元或延遲電路的各種配置 可適于例如延遲線130b的第二延遲元件。在本文獻的上下文中，時鐘分頻器120和延遲線 130a、130b可共同稱作中間信號產(chǎn)生模塊。多相時鐘產(chǎn)生器140接收第一中間信號A和第二中間信號B。多相時鐘產(chǎn)生器140 產(chǎn)生第一到第四中間相位時鐘信號ckO、ck90、ckl80、ck270。延遲模型150從多相時鐘產(chǎn)生器140接收第一中間相位時鐘信號ckO且將其進一 步延遲，進而將反饋信號fb輸出到相位檢測器160。延遲模型150仿真沿著圖2的存儲器 裝置100的前向時鐘路徑的延遲(除了與第一延遲線130a相關(guān)聯(lián)的延遲之外)。在所說 明的實施例中，延遲模型150可形成與輸入緩沖器110、時鐘分頻器120、第一時鐘緩沖器 180a、時鐘樹20(圖幻和輸出緩沖器40(圖幻相關(guān)聯(lián)的前向時鐘路徑延遲的副本。相位檢測器160比較第一參考信號REFl與來自延遲模型150的反饋信號fb。相 位檢測器160產(chǎn)生對應(yīng)于第一參考信號REFl與反饋信號fb之間的相位差的比較信號CMP。 相位檢測器160將所述比較信號CMP提供到控制器170?？刂破?70接收比較信號CMP，且響應(yīng)于比較信號CMP而控制第一延遲線130a和 第二延遲線130b的移位寄存器。移位寄存器經(jīng)配置以選擇延遲線130a、130b的延遲量。第一到第四時鐘緩沖器180a到180d分別接收第一到第四中間相位時鐘信號ckO、 ck90、ckl80、ck270，且分別輸出第一到第四相位時鐘信號CLKO、CLK90、CLK180, CLK270。 第一到第四時鐘緩沖器180a到180d鎖存第一到第四中間相位時鐘信號ck0、ck90、ckl80、 ck270,同時進一步延遲中間相位時鐘信號。將第一到第四相位時鐘信號CLKO、CLK90、 CLK180, CLK270經(jīng)由時鐘樹20而提供到內(nèi)部電路30。參看圖4，現(xiàn)將詳細描述圖3的多相時鐘產(chǎn)生器的一個實施例。多相時鐘產(chǎn)生器 400包括第一到第四多相(MP)延遲線410a到410d和延遲檢測環(huán)(DDL) 420。第一到第四MP延遲線410a到410d接收第一中間信號A和第二中間信號B，且產(chǎn) 生第一到第四中間相位時鐘信號ckO、ck90、ckl80、ck270。第一 MP延遲線410a和第三MP 延遲線410c中的每一者向通過其的信號提供固定延遲。第二 MP延遲線410b和第四MP延 遲線410d中的每一者向通過其的信號(即，第一中間信號A或第二中間信號B)提供在約 0°到約180°的范圍內(nèi)的可變延遲。在另一實施例中，可變延遲的上限可為約90°加上第 二 MP延遲線410b或第四MP延遲線410d的最小延遲。在其它實施例中，可變延遲的上限 可為在約90°加上最小延遲與約180°之間的任何合適的量。熟練的技術(shù)人員將了解，延 遲級、延遲單元或延遲電路的各種配置可適于例如延遲線410a到410d的第一到第四MP延 遲元件。在一個實施例中，第二 MP延遲線410b和第四MP延遲線410d中的每一者包括串 聯(lián)地連接的多個邏輯門(例如，反相器)。在此實施例中，第二MP延遲線410b和第四MP延 遲線410d中的每一者具有大于0°的最小延遲。最小延遲可為與延遲線410b、410d中的一 個或兩個反相器相關(guān)聯(lián)的延遲。第一 MP延遲線410a和第三MP延遲線410c中的固定延遲可大體上分別等于第二 MP延遲線410b和第四MP延遲線410d的最小延遲。在此實施例中，第一 MP延遲線410a和 第三MP延遲線410c中的每一者可包括若干反相器，在不具有與第二 MP延遲線410b和第四MP延遲線410d相同的整個反相器鏈的情況下，所述反相器可產(chǎn)生大體上與第二 MP延遲 線410b或第四MP延遲線410d的最小延遲相同的延遲。第二 MP延遲線410b和第四MP延遲線410d的最小延遲可大體上彼此相同。因為 第二 MP延遲線410b和第四MP延遲線410d的最小延遲可大體上分別等于第一 MP延遲線 410a和第三MP延遲線410c的固定延遲，所以第一 MP延遲線410a和第三MP延遲線410c 的固定延遲還可大體上彼此相同。在一個實施例中，第二 MP延遲線410b的最小延遲和第 一 MP延遲線410a的固定延遲中的每一者可對應(yīng)于參考第一中間信號A成約5°的相位差。 第四MP延遲線410d的最小延遲和第三MP延遲線410c的固定延遲中的每一者可對應(yīng)于參 考第二中間信號B成約5°的相位差。在所說明的實施例中，第二 MP延遲線410b和第四MP延遲線410d中的每一者還 可包括經(jīng)配置以選擇MP延遲線410b、410d的延遲量的移位寄存器。熟練的技術(shù)人員將了 解，第二 MP延遲線410b和第四MP延遲線410d中的每一者可包括用以提供可變延遲的額 外電路。延遲檢測環(huán)(DDL) 420用以檢測第二中間相位時鐘信號ck90與第二中間信號B之 間的相位差，且調(diào)整第二 MP延遲線410b和第四MP延遲線410d的延遲量。DDL420可包括 DDL延遲線421、第一 DDL緩沖器422、DDL延遲模型423、第二 DDL緩沖器424、DDL相位檢 測器425，和DDL控制器426。第二 MP延遲線410b、DDL延遲線421和第一 DDL緩沖器422 形成第一 DDL路徑。DDL延遲模型423和第二 DDL緩沖器似4形成第二 DDL路徑。DDL延遲線421從第二 MP延遲線410b接收第二中間相位時鐘信號ck90且延遲 所述第二中間相位時鐘信號ck90，進而將輸出信號提供到第一 DDL緩沖器422。在所說明 的實施例中，DDL延遲線421可包括一系列延遲單元(其包括(例如)邏輯門)、移位寄存 器，和用以提供在約0°到約180°的范圍內(nèi)的可變延遲的額外電路。在另一實施例中，可 變延遲的上限可為約90°加上DDL延遲線421的固有延遲。在其它實施例中，可變延遲的 上限可為在約90°加上固有延遲與約180°之間的任何合適的量。延遲單元可經(jīng)由分接線 而連接到移位寄存器。第一 DDL緩沖器422從DDL延遲線421接收輸出信號，且將檢測反饋信號fbd提 供到DDL相位檢測器425。第一 DDL緩沖器422進一步延遲來自DDL延遲線421的輸出信號。DDL延遲模型423從第二延遲線130b (圖3)接收第二中間信號B且進一步延遲 所述第二中間信號B。DDL延遲模型423仿真與DDL延遲線421相關(guān)聯(lián)的固有延遲tID和 第二 MP延遲線410b的最小延遲。DDL延遲模型423將經(jīng)延遲的第二中間信號提供到第二 DDL緩沖器424。第二 DDL緩沖器似4從DDL延遲模型423接收經(jīng)延遲的第二中間信號，且將檢測 參考信號refd提供到DDL相位檢測器425。第二 DDL緩沖器似4將經(jīng)延遲的第二中間信號 進一步延遲大體上和與第一 DDL緩沖器422相關(guān)聯(lián)的延遲相同的延遲量。DDL相位檢測器425比較檢測反饋信號fbd與檢測參考信號refd。DDL相位檢測 器425響應(yīng)于檢測反饋信號fbd與檢測參考信號refd之間的相位差而產(chǎn)生DDL比較信號 DDLCMP。DDL相位檢測器425將比較信號DDLCMP提供到DDL控制器426。DDL控制器似6接收比較信號DDLCMP，且向DDL延遲線421提供DDL控制信號DDLCS以調(diào)整由DDL延遲線421產(chǎn)生的延遲量。DDL控制器似6還向第二 MP延遲線410b和 第四MP延遲線410d提供DDL控制信號DDLCS以調(diào)整由第二 MP延遲線410b和第四MP延 遲線410d中的每一者產(chǎn)生的延遲量。參看圖3、圖4和圖5A到圖5D，現(xiàn)將描述時鐘同步電路10的操作。輸入緩沖器 110接收具有時鐘周期tCK的外部時鐘信號CLK(圖5A)。將時鐘周期tCK界定為在時鐘信 號CLK的兩個緊隨著的上升沿之間的周期。時鐘周期tCK在整個外部時鐘信號CLK中大體 上恒定。輸入緩沖器110向時鐘分頻器120提供時鐘入信號ckin (圖5A)。在一個實施例 中，時鐘入信號ckin具有從外部時鐘信號CLK的延遲，同時具有更高振幅，從而提供在內(nèi)部 電壓源Vcc的電壓與接地GND的電壓之間的全擺幅。延遲為與輸入緩沖器110相關(guān)聯(lián)的固 有延遲。然而，時鐘入信號ckin具有與外部時鐘信號CLK的頻率相同的頻率。因此，時鐘 入信號ckin還具有與外部時鐘信號CLK的時鐘周期相同的時鐘周期tCK。另外，當外部時 鐘信號CLK具有工作循環(huán)誤差時，時鐘入信號ckin還具有相同的工作循環(huán)誤差。時鐘分頻器120接收時鐘入信號ckin且產(chǎn)生第一參考信號REFl和第二參考信號 REF2 (圖5B)。第一參考信號REFl和第二參考信號REF2具有為時鐘入信號ckin的頻率一 半的頻率。因此，第一參考信號REFl和第二參考信號REF2中的每一者具有長達時鐘入信 號ckin的時鐘周期tCK兩倍的周期2tCK。第二參考信號REF2為第一參考信號REFl的反 相的形式，且具有與第一參考信號REFl成180°的相位差。因此，第一參考信號REFl的上 升沿與第二參考信號REF2的緊跟的上升沿之間的時間差TD為tCK。當產(chǎn)生第一參考信號REFl和第二參考信號REF2時，時鐘分頻器120僅在時鐘入 信號ckin的上升沿處改變信號電平，而在時鐘入信號ckin的下降沿處未改變信號電平。因 此，第一參考信號REFl和第二參考信號REF2未載運時鐘入信號ckin的工作循環(huán)誤差(如 果有的話)。上文已結(jié)合圖3而描述產(chǎn)生第一參考信號REFl和第二參考信號REF2的更多 細節(jié)。第一延遲線130a和第二延遲線130b將第一參考信號REFl與第二參考信號REF2 延遲大體上相同量，且分別輸出第一中間信號A和第二中間信號B(圖5C)。因為第一延遲 線130a和第二延遲線130b提供大體上相同的延遲量，所以所得的中間信號A、B維持第一 參考信號REFl與第二參考信號REF2的鄰近上升沿之間的時間差TD。時間差TD為tCK(外 部時鐘信號的時鐘周期)。將第一中間信號A供應(yīng)到第一 MP延遲線410a和第二 MP延遲線410b (圖4)。如 早先結(jié)合圖4所描述，第一 MP延遲線410a將第一中間信號A延遲固定延遲量。在時鐘同 步電路10的操作開始時，如早先結(jié)合圖4所描述，第二 MP延遲線410b經(jīng)設(shè)定以提供其最 小延遲。以此方式，在操作開始時，第一 MP延遲線410a和第二 MP延遲線410b分別輸出從 第一中間信號A延遲大體上相同量的第一中間相位時鐘信號ckO和第二中間相位時鐘信號 ck90o類似地，將第二中間信號B供應(yīng)到第三MP延遲線410c和第四MP延遲線410d(圖 4)。如上文結(jié)合圖4所描述，第三MP延遲線410c將第二中間信號B延遲固定延遲量。在 時鐘同步電路10的操作開始時，第四MP延遲線410d經(jīng)設(shè)定以提供其最小延遲，其已在上 文結(jié)合圖4而描述。以此方式，在操作開始時，第三MP延遲線410c和第四MP延遲線410d分別輸出從第二中間信號B延遲大體上相同量的第三中間相位時鐘信號ckl80和第四中間 相位時鐘信號ck270。延遲模型150接收第一中間相位時鐘信號CkO且將所述信號CkO進一步延遲與早 先結(jié)合圖3而描述的前向時鐘路徑相關(guān)聯(lián)的延遲量。延遲模型150將經(jīng)延遲的第一中間相 位時鐘信號ckO作為反饋信號fb而提供到相位檢測器160。相位檢測器160比較反饋信號fb與第一參考信號REFl，且檢測信號fb與REFl之 間的相位差。相位檢測器160向控制器170提供指示相位差的比較信號CMP?？刂破?70接收比較信號CMP且響應(yīng)于比較信號CMP而將控制信號CS提供到第 一延遲線130a和第二延遲線130b。控制信號CS彼此相同，且因此，第一延遲線130a和第 二延遲線130b經(jīng)調(diào)整以將相同的延遲量提供到第一參考信號REFl和第二參考信號REF2。 重復(fù)此過程直到相位檢測器160檢測到第一參考信號REFl與反饋信號fb之間無相位差為 止。再次參看圖4，下文將詳細地描述延遲檢測環(huán)420的操作。DDL延遲線421從第二 MP延遲線410b接收第二中間相位時鐘信號ck90。在時鐘同步電路10的操作開始時，DDL 延遲線421經(jīng)設(shè)定以向第二中間相位時鐘信號ck90提供大體上等于DDL延遲線421的固 有延遲tID的最小延遲。DDL延遲線421將其輸出信號提供到第一 DDL緩沖器422。第一 DDL緩沖器422進一步延遲輸出信號，進而將檢測反饋信號fbd提供到DDL相位檢測器425。DDL延遲模型423接收第二中間信號B，且將第二中間信號B延遲DDL延遲線421 的固有延遲tID與第二 MP延遲線410b的最小延遲的總量。DDL延遲模型423將經(jīng)延遲的 信號作為檢測參考信號refd而提供到DDL相位檢測器425。DDL相位檢測器425檢測在檢 測參考信號refd與檢測反饋信號fbd之間的相位差。在操作開始時，第一 DDL路徑(第二 MP延遲線410b、DDL延遲線421和第一 DDL 緩沖器42 的延遲量大體上與第二 DDL路徑(DDL延遲模型423和第二 DDL緩沖器424) 的延遲量相同。因此，第一中間信號A與第二中間信號B在分別沿著第一與第二 DDL路徑 行進時被延遲大體上相同量。因此，在操作開始時，第一中間信號A與第二中間信號B之間 的約180°的初始相位差經(jīng)載運到DDL相位檢測器425。DDL相位檢測器425在檢測相位差之后即刻向DDL控制器4 提供指示存在相位 差的DDL比較信號DDLCMP。DDL控制器似6將DDL控制信號DDLCS提供到DDL延遲線421， 以及第二 MP延遲線410b和第四MP延遲線410d，使得增加由延遲線421、410b、410d產(chǎn)生的延遲量。通過重復(fù)以上所描述的過程來增加延遲線421、410b、410d的延遲量，直到DDL相 位檢測器4 檢測到無相位差為止。當DDL相位檢測器425檢測到無相位差時，DDL 420被 鎖定，且DDL 420不再增加延遲線421、410b、410d的延遲量。在執(zhí)行以上所描述的過程時，DDL控制器426向第二 MP延遲線410b和第四MP延 遲線410d提供相同的DDL控制信號DDLCS。因此，第二 MP延遲線410b和第四MP延遲線 410d中的每一者的延遲量也增加，直到DDL420被鎖定為止。當被鎖定時，DDL延遲線421和第二 MP延遲線410b將初始相位差(約180° )減 少到約0°。DDL延遲線421和第二 MP延遲線410b將第二中間信號B延遲大體上彼此相 同的量，因為其是由同一 DDL控制器似6控制的。因此，當DDL延遲線421提供90°的延遲時，第二 MP延遲線410b也提供90°的延遲，使得在MP反饋信號fbd與MP參考信號refd 之間大體上不存在相位差。換句話說，當被鎖定時，DDL延遲線421產(chǎn)生約90°的延遲。因 此，當DDL 420被鎖定時，第二 MP延遲線410b和第四MP延遲線410d中的每一者產(chǎn)生約 90°的延遲。當DDL420被鎖定時，第一 MP延遲線410a將第一中間信號A延遲其固定延遲量。 第二 MP延遲線410b將第一中間信號A延遲其最小延遲與約90°的總和。因此，第一中間 相位時鐘信號ckO和第二中間相位時鐘信號ck90具有約90°的相位差和在其緊隨著的上 升沿之間的約tCK/2的時間差。類似地，第三MP延遲線410c將第二中間信號B延遲其固定延遲量。第四MP延遲 線410d將第四中間信號B延遲其最小延遲與約90°的總和。因此，第三中間相位時鐘信號 ckl80和第四中間相位時鐘信號ck270具有約90°的相位差和在其緊隨著的上升沿之間的 約tCK/2的時間差。因為在第一中間信號A與第二中間信號B之間存在約180°的相位差， 所以第三中間相位時鐘信號ckl80具有與第一中間相位時鐘信號ckO成約180°的相位差。 第四中間相位時鐘信號ck270具有與第一中間相位時鐘信號ckO成約270°的相位差。第一到第四中間相位時鐘信號ck0、ck90、ckl80、ck270通過第一到第四時鐘緩沖 器180a到180d而進一步被延遲相同的延遲量。因此，第一到第四中間相位時鐘信號ckO、 ck90、ckl80、ck270中的任何兩者之間的相位差被保存在第一到第四相位時鐘信號CLKO、 CLK90、CLK180、CLK270中。因此，如圖5D所示，第一相位時鐘信號CLKO與第二相位時鐘信 號CLK90在其緊隨著的上升沿之間具有約tCK/2的時間差。第二相位時鐘信號CLK90與第 三相位時鐘信號CLK180在其緊隨著的上升沿之間具有約tCK/2的時間差。第三相位時鐘信 號CLK180與第四相位時鐘信號CLK270在其緊隨著的上升沿之間具有約tCK/2的時間差。第一到第四相位時鐘信號CLK0、CLK90、CLK180、CLK270的上升沿對應(yīng)于外部時鐘 信號CLK的上升沿和下降沿。外部時鐘信號CLK具有tCK的周期。第一相位時鐘信號CLKO 的上升沿對應(yīng)于外部時鐘信號在一周期中的上升沿。因為在第一相位時鐘信號CLKO與第 二相位時鐘信號CLK90的緊接著的上升沿之間存在tCK/2的時間差，所以第二相位時鐘信 號CLK90的后續(xù)的上升沿對應(yīng)于外部時鐘信號CLK在所述周期中的下降沿。因為時鐘分頻 器120的操作未將工作循環(huán)誤差載運到第二相位時鐘信號CLK90，所以第二相位時鐘信號 CLK90在不具有工作循環(huán)誤差的情況下(即使外部時鐘信號CLK自身具有工作循環(huán)誤差) 提供外部時鐘信號CLK的下降沿的時序信息。因為在第二相位時鐘信號CLK90與第三相位時鐘信號CLK180的緊鄰著的上升沿 之間存在tCK/2的時間差，所以第三相位時鐘信號CLK180的后續(xù)的上升沿對應(yīng)于外部時鐘 信號CLK在緊跟著的周期中的上升沿。另外，因為在第三相位時鐘信號CLK180與第四相 位時鐘信號CLK270的緊鄰著的上升沿之間存在tCK/2的時間差，所以第四相位時鐘信號 CLK270的后續(xù)的上升沿對應(yīng)于外部時鐘信號CLK在緊跟著的周期中的下降沿。以此方式， 第一到第四相位時鐘信號CLK0、CLK90、CLK180、CLK270提供外部時鐘信號CLK在兩個后續(xù) 周期中的兩個上升沿和下降沿的時序信息而不具有工作循環(huán)誤差。在所說明的實施例中，延遲檢測環(huán)420與第二 MP延遲線410b —起形成閉合反饋 環(huán)。因此，延遲檢測環(huán)420可確定第二 MP延遲線410b是否正向第一中間信號提供所要的 延遲量。另外，延遲檢測環(huán)420可基于所述確定而調(diào)整MP延遲線410b的延遲量。因此，多相時鐘產(chǎn)生器400可提供準確定時以供在內(nèi)部電路30 (圖幻中使用。參看圖6，現(xiàn)將詳細描述圖3的多相時鐘產(chǎn)生器的另一實施例。多相時鐘產(chǎn)生 器600包括例如延遲線610a到610d的第一到第四多相(MP)延遲元件和延遲檢測環(huán) (DDL)620。第一到第四MP延遲線610a到610d經(jīng)配置以接收第一中間信號A和第二中間信 號B (圖3)且產(chǎn)生第一到第四中間相位時鐘信號ckO、ck90、ckl80、ck270。第一 MP延遲 線610a和第三MP延遲線610c中的每一者向通過其的信號提供固定延遲。第二 MP延遲線 610b和第四MP延遲線610d中的每一者向通過其的信號提供在約0°到約180°的范圍內(nèi) 的可變延遲。在所說明的實施例中，第二 MP延遲線610b和第四MP延遲線610d中的每一者包 括串聯(lián)連接的多個邏輯門(例如，反相器)。熟練的技術(shù)人員將了解，第二 MP延遲線610b 和第四MP延遲線610d中的每一者還包括用以提供可變延遲的額外電路。熟練的技術(shù)人員 還將了解，延遲級、延遲單元或延遲電路的各種配置可適于例如延遲線610a、610d的第二 和第四MP延遲元件。MP延遲線610a到6IOd的其它細節(jié)可如以上相對于圖4的MP延遲線 410a到410d所描述。延遲檢測環(huán)(DDL)620用以檢測第一中間信號A與第四中間相位時鐘信號ck270 之間的相位差，且調(diào)整第二 MP延遲線610b和第四MP延遲線610d的延遲量。DDL 620可 包括DDL延遲線621、第一 DDL緩沖器622、DDL延遲模型623、第二 DDL緩沖器624、DDL相 位檢測器625，和DDL控制器626。第四MP延遲線410d、DDL延遲線621和第一 DDL緩沖器 622形成第一 DDL路徑。DDL延遲模型623和第二 DDL緩沖器擬4形成第二 DDL路徑。在 一個實施例中，第一 DDL緩沖器622和第二 DDL緩沖器624、DDL相位檢測器625和DDL控 制器626的細節(jié)可如早先分別相對于圖3的第一 DDL緩沖器422與第二 DDL緩沖器424、 DDL相位檢測器425和DDL控制器似6所描述。DDL延遲線621從第四MP延遲線610d接收第四中間相位時鐘信號ck270且延遲 所述第四中間相位時鐘信號ck270，進而將輸出信號提供到第一 DDL緩沖器622。在所說明 的實施例中，DDL延遲線621可包括一系列邏輯門(例如，反相器)和用以提供在約0°到 約180°的范圍內(nèi)的可變延遲的額外電路。在另一實施例中，可變延遲的上限可為約90° 加上DDL延遲線621的固有延遲。在其它實施例中，可變延遲的上限可為在約90°加上固 有延遲與約180°之間的任何合適的量。DDL延遲模型623從第一延遲線130a(圖幻接收第一中間信號A且進一步延遲 所述第一中間信號A。DDL延遲模型623仿真與DDL延遲線621相關(guān)聯(lián)的固有延遲tID和 第四MP延遲線610d的最小延遲。DDL延遲模型623將經(jīng)延遲的第一中間信號提供到第二 DDL緩沖器624。DDL相位檢測器625比較來自第一 DDL緩沖器622的檢測反饋信號fbd與來自第 二 DDL緩沖器624的檢測參考信號refd。DDL相位檢測器625產(chǎn)生指示檢測反饋信號fbd 與檢測參考信號refd之間的相位差的DDL比較信號DDLCMP。DDL相位檢測器625將DDL 比較信號DDLCMP提供到DDL控制器626。DDL控制器6 接收DDL比較信號DDLCMP，且向DDL延遲線621提供DDL控制信 號DDLCS以調(diào)整由DDL延遲線621產(chǎn)生的延遲量。DDL控制器6 還將DDL控制信號DDLCS提供到第二 MP延遲線610b和第四MP延遲線610d。以此方式，DDL控制器6 控制第二 MP 延遲線610b和第四MP延遲線610d以具有大體上與DDL延遲線621的延遲相同的延遲。參看圖7，現(xiàn)將描述圖2的時鐘同步電路的另一實施例。所說明的電路700包括 輸入緩沖器710、時鐘分頻器720、延遲線730、分相器735、多相時鐘產(chǎn)生器740、延遲模型 750、相位檢測器760、控制器770，和第一到第四時鐘緩沖器780a到780d。輸入緩沖器710、 多相時鐘產(chǎn)生器740、延遲模型750、相位檢測器760、控制器770和第一到第四時鐘緩沖器 780a到780d的配置可如以上分別相對于圖3的輸入緩沖器110、多相時鐘產(chǎn)生器140、延遲 模型150、相位檢測器160、控制器170和第一到第四時鐘緩沖器180a到180d所描述。延遲線730、分相器735、多相時鐘產(chǎn)生器740、延遲模型750和相位檢測器760以 及控制器770 —起形成延遲鎖定環(huán)(DLL)以用于使圖2的存儲器裝置100的輸出與外部時 鐘信號CLK同步。輸入緩沖器710、時鐘分頻器720、延遲線730、分相器735、多相時鐘產(chǎn)生 器740和第一時鐘緩沖器780a形成前向時鐘路徑的至少一部分。輸入緩沖器710接收外部時鐘信號CLK。輸入緩沖器710產(chǎn)生時鐘入信號ckin。 時鐘分頻器720接收時鐘入信號ckin，且產(chǎn)生具有為時鐘入信號ckin的頻率一半的頻率的 參考信號REF。當產(chǎn)生第一參考信號REFl時，時鐘分頻器720僅在時鐘入信號ckin的上升 沿處改變信號電平。然而，與圖3的時鐘分頻器120相比，時鐘分頻器720未使用分相器。 時鐘分頻器720的其它細節(jié)可如以上相對于圖3的時鐘分頻器120所描述。延遲線730從時鐘分頻器720接收參考信號REF。延遲線730延遲參考信號REF， 進而輸出經(jīng)延遲的參考信號。延遲線730的其它細節(jié)可如以上相對于圖3的第一延遲線 130a所描述。分相器7；35從延遲線730接收經(jīng)延遲的參考信號且產(chǎn)生第一中間信號A和第二中 間信號B。第一中間信號A和第二中間信號B的細節(jié)可如以上相對于圖3的第一中間信號 A和第二中間信號B所描述。時鐘分頻器720、延遲線730和分相器735 —起形成中間信號 產(chǎn)生模塊。多相時鐘產(chǎn)生器740接收第一中間信號A和第二中間信號B。多相時鐘產(chǎn)生器740 產(chǎn)生第一到第四中間相位時鐘信號ckO、ck90、ckl80、ck270。時鐘產(chǎn)生器740的詳細配置 可如以上相對于圖4和圖6的時鐘產(chǎn)生器400和600中的任一者所描述。除了時鐘分頻器720、延遲線730和分相器735的操作之外，應(yīng)理解，時鐘同步電路 700的操作可如以上相對于圖3的時鐘同步電路10的操作所描述。如以上所描述，所述實施例的時鐘同步電路可提供外部時鐘信號的準確的下降沿 信息。另外，時鐘同步電路處理具有為外部時鐘信號的頻率一半的頻率的時鐘信號。因此， 所述電路可減少高速數(shù)據(jù)傳輸中的可能的計時故障，同時還減少功率消耗。以上實施例是針對以下情況而描述外部時鐘信號的上升沿為穩(wěn)定的且外部時鐘 信號的下降沿為抖動的。在其它實施例中，所述實施例的原理和優(yōu)點適用于以下相反的情 況外部時鐘信號的下降沿為穩(wěn)定的且外部時鐘信號的上升沿為抖動的。在所說明的實施例中，在圖2的電子裝置的上下文中描述時鐘同步電路。在其它 實施例中，時鐘同步電路可用于電子裝置的不同的配置中。所屬領(lǐng)域的技術(shù)人員將了解，出 于數(shù)據(jù)同步或任何其它合適的目的，時鐘同步電路可適于各種其它電子裝置。所述電子裝置的實例可包括(但不限于)消費者電子產(chǎn)品、電子電路、電子電路組件、消費者電子產(chǎn)品的零件、電子測試裝備，等等。電子裝置的實例還可包括存儲器芯片、 存儲器模塊、光學網(wǎng)絡(luò)或其它通信網(wǎng)絡(luò)的電路，和磁盤驅(qū)動器電路。消費者電子產(chǎn)品可包 括(但不限于)移動電話、電話、電視、計算機監(jiān)視器、計算機、手持式計算機、個人數(shù)字助 理(PDA)、微波、冰箱、立體聲系統(tǒng)、盒式磁帶錄音機或播放器、DVD播放器、CD播放器、VCR、 MP3播放器、無線電、攝像機、相機、數(shù)碼相機、便攜式存儲器芯片、洗衣機、烘干器、洗衣機/ 烘干器、復(fù)印機、傳真機、掃描儀、多功能外圍裝置、腕表、時鐘，等等。另外，電子裝置可包括 未完工的產(chǎn)品。一個實施例為包括一模塊的設(shè)備，所述模塊經(jīng)配置以接收具有第一頻率的時鐘信 號且產(chǎn)生具有從所述時鐘信號的第一沿延遲的沿的第一中間信號和第二中間信號。第一和 第二中間信號中的每一者具有為第一頻率一半的第二頻率。第一和第二中間信號具有彼此 成約180°的相位差。所述設(shè)備還包括第一延遲元件，其經(jīng)配置以將第一中間信號延遲第 一延遲量以產(chǎn)生第一相位時鐘信號；以及第二延遲元件，其經(jīng)配置以將第一中間信號延遲 不同于第一延遲量的第二延遲量來產(chǎn)生第二相位時鐘信號。第一與第二相位時鐘信號具有 彼此成約90°的第一相位差。所述設(shè)備進一步包括第三延遲元件，所述第三延遲元件經(jīng)配 置以將第二中間信號延遲第三延遲量來產(chǎn)生第三相位時鐘信號。第三延遲量大體上與第一 延遲量相同。第一與第三相位時鐘信號具有彼此成約180°的第二相位差。所述設(shè)備還包 括第四延遲元件，所述第四延遲元件經(jīng)配置以將第二中間信號延遲第四延遲量來產(chǎn)生第四 相位時鐘信號。第四延遲量大體上與第二延遲量相同。第一與第四相位時鐘信號具有彼此 成約270°的第三相位差。所述設(shè)備進一步包括延遲檢測環(huán)，所述延遲檢測環(huán)經(jīng)配置以檢測 在第二相位時鐘信號與第二中間信號之間或在第四相位時鐘信號與第一中間信號之間的 第四相位差，且至少部分地基于所述第四相位差而調(diào)整第二延遲量和第四延遲量。另一實施例為一種產(chǎn)生時鐘信號的方法。所述方法包括產(chǎn)生具有從具有第一頻率 的時鐘信號的第一沿延遲的沿的第一中間信號和第二中間信號。所述時鐘信號進一步包括 具有抖動的第二沿。第一和第二中間信號中的每一者具有為第一頻率的大約一半的第二頻 率。第一中間信號與第二中間信號具有彼此成約180°的相位差。所述方法還包括將第一 中間信號延遲第一延遲量以產(chǎn)生第一相位時鐘信號；以及將第一中間信號延遲不同于第一 延遲量的第二延遲量以產(chǎn)生第二相位時鐘信號，使得第一與第二相位時鐘信號具有彼此成 約90°的第一相位差。所述方法進一步包括將第二中間信號延遲第三延遲量以產(chǎn)生第三相 位時鐘信號。第三延遲量大體上與第一延遲量相同，使得第一與第三相位時鐘信號具有彼 此成約180°的第二相位差。所述方法還包括將第二中間信號延遲第四延遲量以產(chǎn)生第四 相位時鐘信號。第四延遲量大體上與第二延遲量相同，使得第一與第四相位時鐘信號具有 彼此成約270°的第三相位差。所述方法還包括檢測在第二相位時鐘信號與第二中間信號 之間或在第四相位時鐘信號與第一中間信號之間的第四相位差；以及至少部分地基于所述 第四相位差而調(diào)整第二和第四延遲量。盡管已就某些實施例描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員所了解的其它實施例 (包括未提供本文中所陳述的所有特征和優(yōu)點的實施例)也在本發(fā)明的范圍內(nèi)。此外，可組 合以上所描述的各種實施例以提供其它實施例。另外，在一個實施例的上下文中所展示的 某些特征還可并入其它實施例中。因此，本發(fā)明的范圍僅通過參考所附權(quán)利要求書來界定。
權(quán)利要求
1.一種設(shè)備，其包含一模塊，其經(jīng)配置以接收具有第一頻率的時鐘信號且產(chǎn)生具有從所述時鐘信號的第一 沿延遲的沿的第一中間信號和第二中間信號，所述第一和第二中間信號中的每一者具有為 所述第一頻率一半的第二頻率，所述第一和第二中間信號具有彼此成約180°的相位差；第一延遲元件，其經(jīng)配置以將所述第一中間信號延遲第一延遲量來產(chǎn)生第一相位時鐘 信號；第二延遲元件，其經(jīng)配置以將所述第一中間信號延遲不同于所述第一延遲量的第二延 遲量來產(chǎn)生第二相位時鐘信號，其中所述第一與第二相位時鐘信號具有彼此成約90°的第 一相位差；第三延遲元件，其經(jīng)配置以將所述第二中間信號延遲第三延遲量來產(chǎn)生第三相位時鐘 信號，所述第三延遲量大體上與所述第一延遲量相同，其中所述第一與第三相位時鐘信號 具有彼此成約180°的第二相位差；第四延遲元件，其經(jīng)配置以將所述第二中間信號延遲第四延遲量來產(chǎn)生第四相位時鐘 信號，所述第四延遲量大體上與所述第二延遲量相同，其中所述第一與第四相位時鐘信號 具有彼此成約270°的第三相位差；以及延遲檢測環(huán)，其經(jīng)配置以檢測所述第二相位時鐘信號與所述第二中間信號之間或所述 第四相位時鐘信號與所述第一中間信號之間的第四相位差，且至少部分地基于所述第四相 位差而調(diào)整所述第二和第四延遲量。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述模塊經(jīng)配置以僅從所述時鐘信號的所述第一 沿產(chǎn)生所述第一和第二中間信號。
3.根據(jù)權(quán)利要求1所述的設(shè)備，其中具有所述第一頻率的所述時鐘信號包括上升沿和 下降沿，且其中所述時鐘信號的所述第一沿為所述時鐘信號的所述上升沿。
4.根據(jù)權(quán)利要求1所述的設(shè)備，其中具有所述第一頻率的所述時鐘信號的所述第一沿 在時序中是穩(wěn)定的。
5.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述第一和第三延遲元件中的每一者包含具有固 定延遲量的延遲線，且其中所述第二和第四延遲元件中的每一者包含具有可變延遲量的延 遲線。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述第二和第四延遲元件中的每一者經(jīng)配置以提 供具有最小量的延遲，且其中所述第一和第三延遲元件中的每一者經(jīng)配置以提供具有大體 上等于所述最小量的量的延遲。
7.根據(jù)權(quán)利要求6所述的設(shè)備，其中所述模塊包含時鐘分頻器，其經(jīng)配置以接收所述時鐘信號且從所述時鐘信號的所述第一沿產(chǎn)生第一 參考信號和第二參考信號；第五延遲元件，其經(jīng)配置以將所述第一參考信號延遲第五延遲量來產(chǎn)生所述第一中間 信號；以及第六延遲元件，其經(jīng)配置以將所述第二參考信號延遲大體上與所述第五延遲量相同的 第六延遲量來產(chǎn)生所述第二中間信號。
8.根據(jù)權(quán)利要求7所述的設(shè)備，其進一步包含延遲鎖定環(huán)(DLL)，所述DLL經(jīng)配置以調(diào) 整所述第五和第六延遲量。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述DLL包含第一延遲模型，其經(jīng)配置以延遲來自所述第一延遲元件的輸出信號；第一相位檢測器，其經(jīng)配置以檢測所述第一參考信號與來自所述第一延遲模型的所述 經(jīng)延遲的輸出信號之間的相位差；以及第一控制器，其經(jīng)配置以至少部分地響應(yīng)于所述所檢測的相位差而調(diào)整所述第五和第 六延遲量。
10.根據(jù)權(quán)利要求9所述的設(shè)備，其進一步包含輸入緩沖器，其經(jīng)配置以接收且延遲所述時鐘信號，且向所述時鐘分頻器提供所述時 鐘信號；以及輸出緩沖器，其經(jīng)配置以延遲所述第一相位時鐘信號，其中所述第一延遲模型復(fù)制與所述輸入緩沖器、所述輸出緩沖器和所述時鐘分頻器中 的至少一者相關(guān)聯(lián)的延遲。
11.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述延遲檢測環(huán)包含第七延遲元件，其經(jīng)配置以將所述第二相位時鐘信號延遲可變延遲量，所述第七延遲 元件具有最小延遲；第二延遲模型，其經(jīng)配置以將所述第二中間信號延遲大體上等于所述第七延遲元件的 所述最小延遲的固定延遲量；第二相位檢測器，其經(jīng)配置以檢測所述經(jīng)延遲的第二相位時鐘信號與所述經(jīng)延遲的第 二中間信號之間的相位差；以及第二控制器，其經(jīng)配置以至少部分地響應(yīng)于所述經(jīng)延遲的第二相位時鐘信號與所述經(jīng) 延遲的第二中間信號之間的所述所檢測的相位差而調(diào)整所述第七延遲元件的所述延遲量。
12.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第二控制器進一步經(jīng)配置以至少部分地響 應(yīng)于所述經(jīng)延遲的第二相位時鐘信號與所述經(jīng)延遲的第二中間信號之間的所述所檢測的 相位差而調(diào)整所述第二和第四延遲量。
13.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述延遲檢測環(huán)包含第七延遲元件，其經(jīng)配置以將所述第四相位時鐘信號延遲可變延遲量，所述第七延遲 元件具有最小延遲；第二延遲模型，其經(jīng)配置以將所述第一中間信號延遲大體上等于所述第七延遲元件的 所述最小延遲的固定延遲量；第二相位檢測器，其經(jīng)配置以檢測所述經(jīng)延遲的第四相位時鐘信號與所述經(jīng)延遲的第 一中間信號之間的相位差；以及第二控制器，其經(jīng)配置以至少部分地響應(yīng)于所述經(jīng)延遲的第四相位時鐘信號與所述經(jīng) 延遲的第一中間信號之間的所述所檢測的相位差而調(diào)整所述第七延遲元件的所述延遲量。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述第二控制器進一步經(jīng)配置以至少部分地響 應(yīng)于所述經(jīng)延遲的第四相位時鐘信號與所述經(jīng)延遲的第一中間信號之間的所述所檢測的 相位差而調(diào)整所述第二和第四延遲量。
15.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述設(shè)備包含固態(tài)存儲器裝置，且其中所述固態(tài) 存儲器裝置經(jīng)配置以在所述時鐘信號的下降沿上傳輸數(shù)據(jù)的至少一部分。
16.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述模塊包含時鐘分頻器，其經(jīng)配置以接收所述時鐘信號且從所述時鐘信號的所述第一沿產(chǎn)生參考 信號；第五延遲元件，其經(jīng)配置以延遲所述參考信號；以及分相器，其經(jīng)配置以從所述第五延遲元件接收所述經(jīng)延遲的參考信號，且從所述經(jīng)延 遲的參考信號產(chǎn)生所述第一和第二中間信號。
17.—種產(chǎn)生時鐘信號的方法，所述方法包含產(chǎn)生具有從具有第一頻率的時鐘信號的第一沿延遲的沿的第一中間信號和第二中 間信號，所述時鐘信號進一步包括具有抖動的第二沿，所述第一和第二中間信號中的每一 者具有為所述第一頻率的大約一半的第二頻率，所述第一和第二中間信號具有彼此成約 180°的相位差；將所述第一中間信號延遲第一延遲量以產(chǎn)生第一相位時鐘信號； 將所述第一中間信號延遲不同于所述第一延遲量的第二延遲量以產(chǎn)生第二相位時鐘 信號，使得所述第一與第二相位時鐘信號具有彼此成約90°的第一相位差；將所述第二中間信號延遲第三延遲量以產(chǎn)生第三相位時鐘信號，所述第三延遲量大體 上與所述第一延遲量相同，使得所述第一與第三相位時鐘信號具有彼此成約180°的第二 相位差；將所述第二中間信號延遲第四延遲量以產(chǎn)生第四相位時鐘信號，所述第四延遲量大體 上與所述第二延遲量相同，使得所述第一與第四相位時鐘信號具有彼此成約270°的第三 相位差；檢測所述第二相位時鐘信號與所述第二中間信號之間或所述第四相位時鐘信號與所 述第一中間信號之間的第四相位差；以及至少部分地基于所述第四相位差而調(diào)整所述第二和第四延遲量。
18.根據(jù)權(quán)利要求17所述的方法，其中產(chǎn)生所述第一和第二中間信號包含僅從所述時 鐘信號的所述第一沿產(chǎn)生所述第一和第二中間信號。
19.根據(jù)權(quán)利要求17所述的方法，其進一步包含改變所述第二和第四延遲量。
20.根據(jù)權(quán)利要求19所述的方法，其中所述第二和第四延遲量中的每一者具有最小 量，且其中所述第一和第三延遲量中的每一者具有大體上等于所述最小量的固定量。
21.根據(jù)權(quán)利要求20所述的方法，其進一步包含從所述時鐘的所述第一沿產(chǎn)生第一參考信號和第二參考信號； 將所述第一參考信號延遲第五延遲量以產(chǎn)生所述第一中間信號；以及 將所述第二參考信號延遲大體上與所述第五延遲量相同的第六延遲量以產(chǎn)生所述第 二中間信號。
22.根據(jù)權(quán)利要求21所述的方法，其進一步包含 進一步延遲所述第一相位時鐘信號；檢測所述經(jīng)延遲的第一相位時鐘信號與所述第一參考信號之間的相位差； 至少部分地響應(yīng)于所述經(jīng)延遲的第一相位時鐘信號與所述第一參考信號之間的所述 相位差而調(diào)整所述第五和第六延遲量。
23.根據(jù)權(quán)利要求22所述的方法，其中檢測所述第四相位差包含 將所述第二相位時鐘信號進一步延遲可變延遲量，進而產(chǎn)生第一輸出信號；將所述第二中間信號進一步延遲固定延遲量，進而產(chǎn)生第二輸出信號； 檢測所述第一與第二輸出信號之間的相位差；以及至少部分地響應(yīng)于所述第一與第二輸出信號之間的所述所檢測的相位差而調(diào)整所述可變延遲量。
24.根據(jù)權(quán)利要求22所述的方法，其中檢測所述第四相位差包含將所述第四相位時鐘信號進一步延遲可變延遲量，進而產(chǎn)生第一輸出信號； 將所述第一中間信號進一步延遲固定延遲量，進而產(chǎn)生第二輸出信號； 檢測所述第一與第二輸出信號之間的相位差；以及至少部分地響應(yīng)于所述第一與第二輸出信號之間的所述所檢測的相位差而調(diào)整所述可變延遲量。
25.根據(jù)權(quán)利要求17所述的方法，其進一步包含與所述第一到第四相位時鐘信號或從 所述第一到第四相位時鐘信號進一步延遲的信號的所述上升沿中的至少一者至少部分地 同步地傳輸數(shù)據(jù)。
26.根據(jù)權(quán)利要求17所述的方法，其進一步包含 從所述時鐘的所述第一沿產(chǎn)生參考信號；將所述參考信號延遲第五延遲量；以及 從所述經(jīng)延遲的參考信號產(chǎn)生所述第一和第二中間信號。
全文摘要
本發(fā)明揭示一種用于多相時鐘產(chǎn)生的設(shè)備和方法。所述設(shè)備的一個實施例包括一模塊，所述模塊產(chǎn)生從具有第一頻率的時鐘信號(CLK)的第一沿延遲的第一和第二中間信號(A、B)。所述第一和第二中間信號(A、B)中的每一者具有為所述第一頻率一半的第二頻率。所述第一和第二中間信號{A、B)具有彼此成180°的相位差。所述設(shè)備還包括將所述第一中間信號(A)延遲第一延遲量的第一延遲線(410a)；將所述第一中間信號(A)延遲第二延遲量的第二延遲線(410b)；將所述第二中間信號(B)延遲第三延遲量的第三延遲線(410c)；以及將所述第二中間信號(B)延遲第四延遲量的第四延遲線(410d)。所述設(shè)備還包括用于檢測和調(diào)整所述第二和第四延遲量的閉合反饋環(huán)。
文檔編號G11C7/00GK102047340SQ200980119196
公開日2011年5月4日 申請日期2009年5月14日 優(yōu)先權(quán)日2008年5月28日
發(fā)明者鐘太·郭 申請人:美光科技公司