專利名稱：使用下拉到調(diào)壓的源極電壓以移除系統(tǒng)噪聲的非易失性存儲(chǔ)器中的感測(cè)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器用在各種電子設(shè)備中已經(jīng)變得日益普遍。例如，非易失性半導(dǎo)體存 儲(chǔ)器被用在蜂窩電話、數(shù)字相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備和其他設(shè) 備中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃存是最受歡迎的非易失性半導(dǎo)體存儲(chǔ)器 中的。與傳統(tǒng)的全特征的EEPROM相比，利用閃存(也是一種EEPR0M)，可以在一個(gè)步驟中擦 除整個(gè)存儲(chǔ)器陣列或一部分存儲(chǔ)器的內(nèi)容。傳統(tǒng)EEPROM和閃存兩者使用位于半導(dǎo)體襯底中的溝道區(qū)之上并與之隔離的浮置 柵極(floating gate)。該浮置柵極位于源極區(qū)和漏極區(qū)之間。在浮置柵極之上并與之隔 離地提供控制柵極。由此形成的晶體管的閾值電壓(Vth)由保持在浮置柵極上的電荷量控 制。即，在晶體管導(dǎo)通前必需施加到控制柵極以允許其源極和漏極之間導(dǎo)電的電壓的最小 量由浮置柵極上的電荷水平控制。一些EEPROM和閃存器件具有用于存儲(chǔ)兩個(gè)范圍的電荷的浮置柵極，因而，可以在 兩個(gè)狀態(tài)、例如已擦除狀態(tài)和已編程狀態(tài)之間編程/擦除存儲(chǔ)器元件。這樣的閃存器件有 時(shí)被稱為二進(jìn)制閃存器件，因?yàn)槊總€(gè)存儲(chǔ)器元件可以存儲(chǔ)一位數(shù)據(jù)。通過識(shí)別多個(gè)不同的允許/有效的被編程閾值電壓范圍實(shí)現(xiàn)多狀態(tài)(也稱為多 級(jí))閃存器件。每個(gè)不同的閾值電壓范圍對(duì)應(yīng)于被編碼到存儲(chǔ)器器件中的數(shù)據(jù)位的集合的 預(yù)定值。例如，當(dāng)存儲(chǔ)器元件可以被置于與四個(gè)不同的閾值電壓范圍對(duì)應(yīng)的四個(gè)離散電荷 帶之一時(shí)，每個(gè)存儲(chǔ)器元件可以存儲(chǔ)兩位數(shù)據(jù)。通常，在編程操作期間施加到控制柵極的編程電壓VreM被施加為一系列脈沖，其幅 度隨時(shí)間增加。在一種可能的方法中，脈沖的幅度隨著每個(gè)連續(xù)脈沖增加預(yù)定步長大小，例 如0.2-0. 4V。VreM可以被施加到閃存元件的控制柵極。在編程脈沖之間的時(shí)段中，執(zhí)行驗(yàn) 證操作。即，在連續(xù)編程脈沖之間讀取被并行編程的一組元件中每個(gè)元件的編程電平，以確 定它是否等于或大于該元件正被編程到的驗(yàn)證電平。對(duì)于多狀態(tài)閃存元件的陣列，可以對(duì) 元件的每個(gè)狀態(tài)執(zhí)行驗(yàn)證步驟，以確定該元件是否已達(dá)到其數(shù)據(jù)相關(guān)的驗(yàn)證電平。例如，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件可能需要對(duì)三個(gè)比較點(diǎn)執(zhí)行驗(yàn)證操作。此外，當(dāng)對(duì)諸如以NAND串的NAND閃存器件的EEPROM或閃存器件編程時(shí)，通常VreM 被施加到控制柵極，并且位線接地，致使來自單元或者存儲(chǔ)器元件、例如存儲(chǔ)元件的溝道的 電子被注入到浮置柵極中。當(dāng)電子在浮置柵極中積累時(shí)，浮置柵極變?yōu)槌湄?fù)電，并且存儲(chǔ) 器元件的閾值電壓升高，從而存儲(chǔ)器元件被認(rèn)為處于已編程狀態(tài)中。關(guān)于這樣的編程的更 多信息可以在題為 “Source Side Self Boosting Technique For Non-Volatile Memory" 的美國專利6，859,397以及2005年2月3日公開的題為“Detecting Over Programmed Memory"的美國專利申請(qǐng)公開2005/0024939中找到，兩者都通過引用全文被合并于此。在感測(cè)操作期間，確定存儲(chǔ)元件的編程狀態(tài)。例如，在NAND閃存器件中，可以使用 經(jīng)由位線耦接到NAND串的感測(cè)模塊來確定一個(gè)或多個(gè)存儲(chǔ)元件的狀態(tài)。但是，感測(cè)過程經(jīng) 受各種錯(cuò)誤源。需要降低感測(cè)不準(zhǔn)確度并由此允許更緊密的閾值分布的技術(shù)。

發(fā)明內(nèi)容
本發(fā)明涉及通過降低存儲(chǔ)器器件中噪聲的影響而以增加的準(zhǔn)確度來感測(cè)非易失 性存儲(chǔ)元件。在具體實(shí)現(xiàn)方式中，本發(fā)明將被鎖定(locked out)不能感測(cè)的感測(cè)模塊/位 線的感測(cè)節(jié)點(diǎn)下拉到調(diào)壓的源極電壓，而其他感測(cè)模塊繼續(xù)執(zhí)行感測(cè)，以減少功率總線噪 聲的位線與位線耦合。在一個(gè)實(shí)施例中，非易失性存儲(chǔ)系統(tǒng)包括非易失性存儲(chǔ)元件的集合；感測(cè)組件， 其與所述非易失性存儲(chǔ)元件的集合的感測(cè)節(jié)點(diǎn)相關(guān)；源極，其與所述非易失性存儲(chǔ)元件的 集合相關(guān)；調(diào)壓器，用于調(diào)節(jié)所述源極的電壓電平；以及下拉電路，用于將所述感測(cè)節(jié)點(diǎn)拉 至所述源極。例如，所述非易失性存儲(chǔ)元件的集合可以被提供在NAND串中。源極的電壓電 平被調(diào)節(jié)到正DC電平。此外，調(diào)壓器包括耦接到源極的反饋路徑，并且調(diào)壓器與非易失性 存儲(chǔ)系統(tǒng)的電源分離。在另一實(shí)施例中，非易失性存儲(chǔ)系統(tǒng)包括多個(gè)NAND串，其中NAND串包括非易失 性存儲(chǔ)元件、與NAND串的感測(cè)節(jié)點(diǎn)相關(guān)的感測(cè)組件，與NAND串相關(guān)的公共源極、用于調(diào)節(jié) 公共源極的電壓電平的調(diào)壓器、以及用于選擇性地將感測(cè)節(jié)點(diǎn)拉至公共源極的下拉電路。在另一實(shí)施例中，操作非易失性存儲(chǔ)系統(tǒng)的方法包括將編程電壓施加到非易失 性存儲(chǔ)系統(tǒng)中的所選字線，其中該非易失性存儲(chǔ)系統(tǒng)包括NAND串的集合，NAND串具有相關(guān) 的感測(cè)節(jié)點(diǎn)，并且NAND串的集合與源極相關(guān)。該方法還包括在施加編程電壓之后，將驗(yàn)證 電壓施加到所選字線，同時(shí)調(diào)節(jié)源極的電壓電平，并將感測(cè)節(jié)點(diǎn)中的至少一個(gè)的電壓拉至 源極。可以提供用于操作存儲(chǔ)器器件的相應(yīng)方法、存儲(chǔ)器器件裝置和提供被執(zhí)行來進(jìn)行 這樣的方法的代碼的計(jì)算機(jī)或處理器可讀存儲(chǔ)介質(zhì)。


圖1是NAND串的頂視圖。圖2是圖1的NAND串的等效電路圖。圖3是NAND閃存元件的陣列的框圖。圖4描繪了在襯底上形成的NAND串的截面圖。
圖fe-d描繪了非易失性存儲(chǔ)元件的編程。圖6a描繪了 NAND串和用于感測(cè)的組件的配置。圖6b描繪了與圖6a相關(guān)的波形。圖6c描繪了與圖6a和圖6b相關(guān)的感測(cè)過程。圖6d描繪了基于電壓的改變的電流感測(cè)。圖7a描繪了在感測(cè)操作期間由于地面反跳(ground bounce)而引起的電流和電 壓隨時(shí)間的變化。圖7b描繪了在感測(cè)操作期間隨著源極電壓被調(diào)節(jié)到固定的正DC電平的降低的電 流和電壓變化。圖7c描繪了 NAND串和用于感測(cè)的組件的另一配置。圖7d描繪了與圖7a_7c相關(guān)的感測(cè)過程。圖fe描繪了 NAND串和包括電流放電路徑的組件的配置。圖8b描繪了 NAND串和其中鎖定的位線被下拉到調(diào)節(jié)的源極電壓的組件的配置。圖8c描繪了與圖8a相關(guān)的波形。圖8d描繪了與圖8a-8c相關(guān)的感測(cè)過程。圖9a描繪了 NAND串和用于溫度補(bǔ)償感測(cè)的組件的配置。圖9b例示了閾值電壓隨溫度的改變。圖9c例示了 VBlC和νΒ 隨溫度的改變。圖9d描繪了與圖9a_c相關(guān)的波形。圖9e描繪了與圖9a_9d相關(guān)的感測(cè)過程。圖9f描繪了擦除-驗(yàn)證過程。圖IOa例示了 Vsqukce隨溫度的改變。圖IOb描繪了包括NAND串的不同集合的存儲(chǔ)元件陣列的例子。圖11是使用單行/列解碼器和讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。圖12是使用雙行/列解碼器和讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。圖13是描繪感測(cè)塊的一個(gè)實(shí)施例的框圖。圖14描繪了將存儲(chǔ)器陣列組織為用于奇偶和全位線存儲(chǔ)器構(gòu)造的塊的例子。圖15描繪了利用單遍(pass)編程的閾值電壓分布的示例集合。圖16描繪了利用多遍編程的閾值電壓分布的示例集合。圖17a_c示出了各種閾值電壓分布并描述了用于對(duì)非易失性存儲(chǔ)器編程的過程。圖18是描述用于對(duì)非易失性存儲(chǔ)器編程的過程的一個(gè)實(shí)施例的流程圖。圖19描繪了在編程期間被施加到非易失性存儲(chǔ)元件的控制柵極的示例脈沖串。
具體實(shí)施例方式本發(fā)明涉及降低減少存儲(chǔ)器器件中噪聲的影響而以增加的準(zhǔn)確度來感測(cè)非易失 性存儲(chǔ)元件。在具體實(shí)現(xiàn)方式中，本發(fā)明將被鎖定不能感測(cè)的感測(cè)模塊/位線的感測(cè)節(jié)點(diǎn) 下拉到調(diào)壓的(regulated)的源極電壓，而其他感測(cè)模塊繼續(xù)執(zhí)行感測(cè)，以降低功率總線 噪聲的位線與位線耦合。適合于實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)例子使用NAND閃存結(jié)構(gòu)，其包括在兩個(gè)選擇柵極之間串聯(lián)布置多個(gè)晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND串。圖1是示 出一個(gè)NAND串的頂視圖。圖2是其等效電路。圖1和圖2描繪的NAND串包括串聯(lián)并夾 在第一選擇柵極120和第二選擇柵極122之間的四個(gè)晶體管100、102、104和106。選擇柵 極120選通(gate) NAND串與位線126的連接。選擇柵極122選通NAND串與源極線128的 連接。通過將合適的電壓施加到控制柵極120CG來控制選擇柵極120。通過將合適的電壓 施加到控制柵極122CG來控制選擇柵極122。每個(gè)晶體管100、102、104和106具有控制柵 極和浮置柵極。晶體管100具有控制柵極100CG和浮置柵極10(FG。晶體管102包括控制 柵極102CG和浮置柵極102TO。晶體管104包括控制柵極104CG和浮置柵極104TO。晶體 管106包括控制柵極106CG和浮置柵極106TO?？刂茤艠OIOOCG連接到字線WL3，控制柵極 102CG連接到字線札2，控制柵極104CG連接到字線札1，控制柵極106CG連接到字線札0。 控制柵極還可以被提供為字線的部分。在一個(gè)實(shí)施例中，晶體管100、102、104和106每個(gè) 是存儲(chǔ)元件，也被稱為存儲(chǔ)器單元。在其他實(shí)施例中，存儲(chǔ)元件可以包括多個(gè)晶體管，或者 可以不同于圖1和圖2所描繪的。選擇柵極120連接到選擇線SGD (漏極選擇柵極)。選擇 柵極122連接到選擇線SGS (源極選擇柵極)。圖3是描繪三個(gè)NAND串的電路圖。使用NAND結(jié)構(gòu)的閃存系統(tǒng)的通常構(gòu)造將包括 幾個(gè)NAND串。例如，示出了在具有許多NAND串的存儲(chǔ)器陣列中的三個(gè)NAND串320、340和 360。每個(gè)NAND串包括兩個(gè)選擇柵極和四個(gè)存儲(chǔ)元件。盡管為了簡(jiǎn)化例示了四個(gè)存儲(chǔ)元件， 但如今的NAND串可具有多達(dá)例如32或64個(gè)存儲(chǔ)元件。例如，NAND串320包括選擇柵極322和327以及存儲(chǔ)元件323-326，NAND串340 包括選擇柵極342和；347以及存儲(chǔ)元件；343-；346，NAND串360包括選擇柵極362和367以 及存儲(chǔ)元件363-366。每個(gè)NAND串通過其選擇柵極(例如，選擇柵極327、347或367)連 接到源極線。選擇線SGS用來控制源極側(cè)選擇柵極。各個(gè)NAND串320、340和360通過選 擇柵極322、342、362等中的選擇晶體管連接到各個(gè)位線321、341和361。這些選擇晶體管 由漏極選擇線SGD控制。在其他實(shí)施例中，選擇線不需要在NAND串間共用；即，可以為不同 的NAND串提供不同的選擇線。字線WL3連接到存儲(chǔ)元件323、343和363的控制柵極。字 線WL2連接到存儲(chǔ)元件324、344和364的控制柵極。字線連接到存儲(chǔ)元件325、345和 365的控制柵極。字線Wi)連接到存儲(chǔ)元件326、346和366的控制柵極。如可見那樣，每條 位線和各自的NAND串包括存儲(chǔ)元件的陣列或集合的列。字線(WL3JL2JL1JL0)包括陣 列或集合的行。每個(gè)字線連接行中每個(gè)存儲(chǔ)元件的控制柵極?；蛘?，可由字線本身提供控 制柵極。例如，字線WL2提供用于存儲(chǔ)元件324、344和364的控制柵極。實(shí)踐中，字線上可 以有數(shù)千個(gè)存儲(chǔ)元件。每個(gè)存儲(chǔ)元件可以存儲(chǔ)數(shù)據(jù)。例如，當(dāng)存儲(chǔ)一位數(shù)字?jǐn)?shù)據(jù)時(shí)，存儲(chǔ)元件的可能的閾 值電壓(Vth)的范圍被劃分為兩個(gè)范圍，它們被分配了邏輯數(shù)據(jù)“1”和“0”。在NAND型閃 存的一個(gè)例子中，Vth在存儲(chǔ)元件被擦除后為負(fù)，并且被定義為邏輯“1”。編程操作后的Vth 為正，并且被定義為邏輯“0”。當(dāng)Vth為負(fù)并試圖讀取時(shí)，存儲(chǔ)元件將導(dǎo)通以表示正存儲(chǔ)邏 輯“1”。當(dāng)Vth為正并試圖讀取操作時(shí)，存儲(chǔ)元件將不導(dǎo)通，這表示存儲(chǔ)了邏輯“0”。存儲(chǔ)元 件還可以存儲(chǔ)多級(jí)信息，例如，多位數(shù)字?jǐn)?shù)據(jù)。在此情況下，Vth值的范圍被劃分為數(shù)據(jù)級(jí)的 數(shù)量。例如，如果存儲(chǔ)四級(jí)信息，則將存在被分配給數(shù)據(jù)值“11”、“10”、“01”和“00”的四 個(gè)Vth范圍。在NAND型存儲(chǔ)器的一個(gè)例子中，擦除操作后的Vth為負(fù)并被定義為“11”。正的Vth值用于“10”、“01”和“00”的狀態(tài)。被編程到存儲(chǔ)元件中的數(shù)據(jù)和元件的閾值電壓范 圍之間的具體關(guān)系取決于存儲(chǔ)元件采用的數(shù)據(jù)編碼方案。例如，美國專利號(hào)6，222，762和 美國專利申請(qǐng)公開2004/0255090描述了用于多狀態(tài)閃存元件的各種數(shù)據(jù)編碼方案，兩者 通過引用全文被合并于此。NAND型閃存及其操作的相關(guān)例子在美國專利號(hào)5，386，422,5, 570，315、 5，774，397,6, 046，935,6, 456，528和6，522，580中提供，它們每個(gè)通過引用被合并于此。當(dāng)對(duì)閃存元件編程時(shí)，編程電壓被施加到存儲(chǔ)元件的控制柵極，并且與存儲(chǔ)元件 相關(guān)的位線接地。來自溝道的電子被注入到浮置柵極中。當(dāng)電子在浮置柵極中積累時(shí)，浮置 柵極變?yōu)槌湄?fù)電，并且存儲(chǔ)器元件的Vth升高。為將編程電壓施加到被編程的存儲(chǔ)元件的控 制柵極，該編程電壓被施加到合適的字線上。如上所述，每個(gè)NAND串中的一個(gè)存儲(chǔ)元件共 享相同的字線。例如，當(dāng)對(duì)圖3的存儲(chǔ)元件3M編程時(shí)，編程電壓也被施加到存儲(chǔ)元件344 和364的控制柵極。圖4描繪了在襯底上形成的NAND串的截面圖。該視圖被簡(jiǎn)化且未按比例。NAND 串400包括在襯底490上形成的源極側(cè)選擇柵極406、漏極側(cè)選擇柵極似4和八個(gè)存儲(chǔ)元件 408、410、412、414、416、418、420和422。在每個(gè)存儲(chǔ)元件和選擇柵極406和424的任一側(cè) 上提供多個(gè)源極/漏極區(qū)，該源極/漏極區(qū)一個(gè)例子是源極/漏極區(qū)430。在一種方法中， 襯底490采用三阱(triple-well)技術(shù)，其包括在η阱區(qū)494內(nèi)的ρ阱區(qū)492，η阱區(qū)494 又在P型襯底區(qū)496內(nèi)。可以至少部分地在ρ阱區(qū)上形成NAND串及其非易失性存儲(chǔ)元件。 除了具有電勢(shì)I的位線似6之外，還提供具有電勢(shì)Vsotke的電源線404。在一種可能的方 法中，電壓可以經(jīng)由端子402施加到ρ阱區(qū)492。電壓還可以經(jīng)由端子403施加到η阱區(qū) 494。在包括擦除-驗(yàn)證操作的讀取或驗(yàn)證操作期間，在與所選存儲(chǔ)元件相關(guān)的所選字 線上提供Vrai，其中在該擦除-驗(yàn)證操作中，確認(rèn)存儲(chǔ)元件的情況，如其閾值電壓。另外，回 想到可以將存儲(chǔ)元件的控制柵極提供為字線的一部分。例如，mi)、、WL2、WL3、WL4.WL5、 WL6和WL7可以分別經(jīng)由存儲(chǔ)元件408、410、412、414、416、418、420和422的控制柵極而延 伸。在一個(gè)可能的升壓方案中，讀取通過(pass)電壓Vkead可以施加到與NAND串400相關(guān) 的未選字線。其他升壓方案將％_施加到一些字線，并將更低的電壓施加到其他字線。Vses 和VseD分別施加到選擇柵極406和424。圖fe-d描繪了非易失性存儲(chǔ)元件的編程。在一個(gè)可能的編程技術(shù)中，分別如圖 5a、圖恥和圖5c所示，在三個(gè)步驟中對(duì)較低頁、中間頁和較高頁編程。當(dāng)在擦除操作之后 對(duì)較低頁數(shù)據(jù)編程時(shí)，提供兩個(gè)Vth分布510和512。最低分布510代表已擦除狀態(tài)，并具 有負(fù)的VTH。接著，從圖fe的第一 Vth分布510分別獲得圖恥的第一和第二 Vth分布520和 522，并且從圖fe的第二 Vth分布512分別獲得圖恥的第三和第四Vth分布5 和526。從 圖恥的第一 Vth分布520獲得分別代表最終擦除狀態(tài)E和第一編程狀態(tài)A的圖5c的第一 和第二 Vth分布。從圖恥的第二 Vth分布522獲得分別代表第二和第三編程狀態(tài)B和C的 圖5c的第三和第四Vth分布。從圖恥的第三Vth分布5M獲得分別代表第四和第五編程狀 態(tài)D和E的圖5c的第五和第六Vth分布。從圖恥的第四Vth分布5 獲得分別代表第六 和第七編程狀態(tài)F和G的圖5c的第七和第八Vth分布。另外，碼字111、011、001、101、100、 000、010和110可以分別與狀態(tài)E、A、B、C、D、E、F和G相關(guān)聯(lián)。
狀態(tài)E和A是負(fù)閾值電壓狀態(tài)的例子。取決于實(shí)現(xiàn)方式，一個(gè)或多個(gè)狀態(tài)可以是 負(fù)閾值電壓狀態(tài)。圖5c還描繪了用于獲得所指示的分布的驗(yàn)證電壓。具體地，驗(yàn)證電壓Vve、Vva、Vvb、 Vvc> VVD、VVE、Vvf和Vve分別與分布Ε、A、B、C、D、Ε、F和G相關(guān)。在編程期間，將要被編程到 給定分布的存儲(chǔ)元件的閾值電壓與相關(guān)的驗(yàn)證電壓相比較。存儲(chǔ)元件經(jīng)由相關(guān)字線接收編 程脈沖，直到它們的閾值電壓被驗(yàn)證為已經(jīng)超過相關(guān)驗(yàn)證電壓。圖5d描繪了用于讀取存儲(chǔ)元件的編程狀態(tài)的讀取電壓。一旦存儲(chǔ)元件已經(jīng)被編 程，隨后就可以使用讀取電壓VKA、VKB JpVsinV1^Vkf和VKe來讀取它們。將一般與公共字線 相關(guān)的一個(gè)或多個(gè)存儲(chǔ)元件與每個(gè)讀取電壓相比較，以確定它們的閾值電壓是否超過讀取 電壓。然后，可以通過所超過的最高讀取電壓來確定存儲(chǔ)元件的狀態(tài)。在相鄰狀態(tài)之間提 供讀取電壓。注意，所描繪的編程過程是一種可能的例子，因?yàn)槠渌椒ㄊ强赡艿?。?fù)閾值電壓的電流感測(cè)在非易失性存儲(chǔ)器件、包括使用NAND存儲(chǔ)器設(shè)計(jì)的非易失性存儲(chǔ)器件中，還沒有 令人滿意的方法可用于在讀取或驗(yàn)證操作期間使用電流感測(cè)來感測(cè)非易失性存儲(chǔ)元件的 負(fù)閾值電壓狀態(tài)。已經(jīng)使用電壓感測(cè)，但發(fā)現(xiàn)需要長時(shí)間來完成。另外，由于位線與位線電 容性耦合和其他效應(yīng)，電壓感測(cè)已經(jīng)不適合于全位線感測(cè)，在該全位線感測(cè)中，同時(shí)對(duì)一組 相鄰的存儲(chǔ)元件進(jìn)行感測(cè)。一個(gè)可能的解決方案涉及在使用電流感測(cè)時(shí)的感測(cè)期間將源極 電壓和P阱電壓調(diào)壓到某個(gè)固定的正DC電平，并經(jīng)由被感測(cè)的存儲(chǔ)元件的相關(guān)字線將該被 感測(cè)的存儲(chǔ)元件的控制柵極連接到比源極和P阱電壓更低的電勢(shì)。源極電壓和P阱電壓還 能夠不同。利用這種將源極和ρ阱的偏壓組合為某個(gè)固定電勢(shì)的方法，能夠使用電流感測(cè) 來感測(cè)一個(gè)或多個(gè)負(fù)閾值電壓狀態(tài)。另外，電流感測(cè)可與全位線感測(cè)兼容，因?yàn)樗苊饬穗?壓感測(cè)的許多缺點(diǎn)。圖6a描繪了 NAND串和用于感測(cè)的組件的配置。在簡(jiǎn)化例子中，NAND串612包括 四個(gè)存儲(chǔ)元件，它們分別與字線mi)、WLU WL2和WL3通信。實(shí)踐中，可以使用另外的存儲(chǔ) 元件和字線。另外，另外的NAND串通常被彼此相鄰地布置在非易失性存儲(chǔ)元件的塊或其他 集合中(例如見圖14)。存儲(chǔ)元件耦接到襯底的ρ阱區(qū)。除了感測(cè)組件600之外，還描繪 了具有電壓V皿的位線610。具體地，BLS(位線感測(cè))晶體管606耦接到位線610。BLS晶 體管606是高電壓晶體管，并且在感測(cè)操作期間響應(yīng)于控制608而開啟(open)。BLC(位線 控制)晶體管604是低電壓晶體管，其響應(yīng)于控制608而開啟，以允許位線與電流感測(cè)模塊 602通信。在諸如讀取或驗(yàn)證操作的感測(cè)操作期間，發(fā)生預(yù)充電操作，在該預(yù)充電操作中對(duì) 電流感測(cè)模塊602中的電容器充電。BLC晶體管604可以開啟以允許預(yù)充電。而且，在感測(cè) 操作期間，對(duì)于具有負(fù)閾值電壓狀態(tài)的存儲(chǔ)元件，正電壓被施加到操作中所涉及的一個(gè)或 多個(gè)存儲(chǔ)元件的字線。在感測(cè)負(fù)閾值電壓的感測(cè)操作中對(duì)所選字線使用正電壓是有利的， 因?yàn)闊o需負(fù)電荷泵提供負(fù)字線電壓。將負(fù)電荷泵并入許多非易失性存儲(chǔ)系統(tǒng)中將需要相當(dāng) 的處理研究和修改。例如，假設(shè)所選字線為WL1。WLl上的電壓耦接到字線上的存儲(chǔ)元件的控制柵極， 作為控制柵極讀取電壓VraK。另外，正電壓Vsotke可以施加到NAND串630的源極側(cè)，正電壓 Vpw^可以施加到ρ阱。在一個(gè)實(shí)現(xiàn)方式中，VSOURCE 禾B Vp-WELL 大于 VcGR。^SOURCE 和可以彼此不同，或者它們可耦接到相同的DC電壓VDe。另外，VDe>VraK。作為例子，VDe可以在大 約0. 4至1. 5V的范圍內(nèi)，例如0. 8V。更高的VDe允許感測(cè)更負(fù)的閾值電壓狀態(tài)。例如，可以 分別使用Vdc = 1. 5V和Vdc = 1. OV來感測(cè)第一和第二負(fù)閾值電壓狀態(tài)Vthi = -1. OV和Vth2 = -0.5V。VD?？梢员辉O(shè)置為使得VD。-VTH>0V的電平。通常，為了感測(cè)負(fù)閾值電壓，字線和 源極電壓被設(shè)置為使得柵極-源極電壓小于零，即Ves < 0V。如果柵極-源極電壓大于存 儲(chǔ)元件的閾值電壓，即Ves > Vth，則所選存儲(chǔ)元件導(dǎo)電。為了感測(cè)正閾值電壓，源極和ρ阱 可以保持在相同的電壓，同時(shí)調(diào)整所選字線電壓。在NAND串630的漏極側(cè)，BLS晶體管610導(dǎo)通，例如，使其導(dǎo)電或開啟。另夕卜，電 壓V-被施加到BLC晶體管以使得其導(dǎo)電。電流感測(cè)模塊602中的被預(yù)充電的電容器通過 位線放電到源極中，使得源極充當(dāng)電流匯點(diǎn)(sink)。在NAND串的漏極處被預(yù)充電的電容器 可以被預(yù)充電到超過源極電勢(shì)的電勢(shì)，從而當(dāng)所選存儲(chǔ)元件處于導(dǎo)電狀態(tài)時(shí)，電流流過所 選非易失性存儲(chǔ)元件并匯集到源極中。具體地，如果所選存儲(chǔ)元件由于施加了 Vrai而處于導(dǎo)電狀態(tài)，則相對(duì)高的電流將流 動(dòng)。如果所選存儲(chǔ)元件處于不導(dǎo)電狀態(tài)，則沒有或者相對(duì)少的電流將流動(dòng)。電流感測(cè)模塊 602可以感測(cè)單元/存儲(chǔ)元件電流iCE『在一個(gè)可能的方法中，電流感測(cè)模塊通過關(guān)系A(chǔ)V =i · t/C確定與固定電流流動(dòng)相聯(lián)系的電壓降，其中Δ V是電壓降，i是固定電流，t是預(yù) 定放電時(shí)間段，C是電流感測(cè)模塊中被預(yù)充電的電容器的電容。還參見圖6d，其描繪了對(duì)于 固定電流的不同線路的隨時(shí)間的電壓降。越高的電壓降代表越高的電流。在給定放電時(shí)段 的結(jié)尾處，因?yàn)閕和C是固定的，所以可以確定對(duì)于給定電流的AV。在一個(gè)方法中，使用 p-mos晶體管確定相對(duì)于分界值的△ V的水平。在另一可能的方法中，單元電流鑒別器通過 確定導(dǎo)電電流是高于還是低于給定分界電流而擔(dān)當(dāng)電流水平的鑒別器或比較器。相對(duì)而言，電壓感測(cè)不涉及感測(cè)與固定電流相聯(lián)系的電壓降。而是，電壓感測(cè)涉及 確定在電壓感測(cè)模塊中的電容器和位線的電容之間是否出現(xiàn)電荷共享。電流在感測(cè)期間不 是固定或恒定的。當(dāng)所選存儲(chǔ)元件導(dǎo)電時(shí)很少或沒有電荷共享發(fā)生，在此情況下，電壓感測(cè) 模塊中的電容器的電壓不會(huì)顯著下降。當(dāng)所選存儲(chǔ)元件不導(dǎo)電時(shí)，發(fā)生電荷共享，在此情況 下，電壓感測(cè)模塊中的電容器的電壓顯著下降。由此，電流感測(cè)模塊602可以通過電流的水平而確定所選存儲(chǔ)元件處于導(dǎo)電還是 不導(dǎo)電狀態(tài)。通常，當(dāng)所選存儲(chǔ)元件處于導(dǎo)電狀態(tài)時(shí)，較高的電流將流動(dòng)，當(dāng)所選存儲(chǔ)元件 處于不導(dǎo)電狀態(tài)時(shí)，較低的電流將流動(dòng)。當(dāng)所選存儲(chǔ)元件分別處于不導(dǎo)電狀態(tài)或?qū)щ姞顟B(tài) 時(shí)，它的閾值電壓高于或低于比較電平，比如驗(yàn)證電平(見圖5c)或讀取電平(見圖5d)。圖6b描繪了與圖6a相關(guān)的波形。波形620描繪了 Vsqukce和Vp_WEll、VBL和V·。在 感測(cè)操作期間，在tl時(shí)，VS_E ■被設(shè)置在升高的(elevated)電平。在一個(gè)方法中， 比如當(dāng)感測(cè)操作涉及負(fù)閾值電壓時(shí)，Vsouece和Vp^超過VraK。但是，例如，當(dāng)感測(cè)操作涉及 正閾值電壓時(shí)，VS_E和VP_WELL無需超過Vcgro在tl和t2之間，Vbl隨著Vsouece增加。在t2， 預(yù)充電的電容器被放電，增加由此，與所選非易失性存儲(chǔ)元件相關(guān)的漏極電勢(shì)(例如 Vbl)在與所選非易失性存儲(chǔ)元件相關(guān)的源極電勢(shì)(例如Vsotke)之上。V-跟隨I，但由于 BLC晶體管的閾值電壓而稍微更高。實(shí)踐中，如果電流在NAND串中流動(dòng)，則V皿在升高之后 將稍微下降(未示出)。例如，當(dāng)AW = 2V且BLC晶體管的閾值電壓為IV時(shí)，V皿可以升高 至IV。在感測(cè)時(shí)，如果電流流動(dòng)，則例如V皿可以從IV降至0.9V。波形622描繪了施加到BLS晶體管的電壓，指示它在t0和t5之間導(dǎo)電。波形6M描繪了作為控制信號(hào)的感測(cè)信 號(hào)，其指示在電容器開始在電流感測(cè)模塊中放電之后的時(shí)間t。波形擬6和6 描繪了對(duì)于所選位線與固定電流相聯(lián)系的感測(cè)電壓?？梢栽趖3時(shí) 確定電壓是否超過分界電平?？梢缘贸鼋Y(jié)論，當(dāng)電壓降至分界電平之下時(shí)(例如，線6 )， 所選存儲(chǔ)元件導(dǎo)電。如果電壓未降至分界電平之下(例如，線擬6)，則所選存儲(chǔ)元件不導(dǎo) H1^ ο圖6c描繪了與圖6a和圖6b相關(guān)的感測(cè)過程。提供了感測(cè)過程的概況。在該流 程圖和其他流程圖中，所繪步驟不是一定要按離散的步驟和/或按所繪次序進(jìn)行。諸如讀 取或驗(yàn)證操作的感測(cè)操作在步驟640開始。步驟642包括開啟BLS和BLC晶體管以對(duì)位線 預(yù)充電。步驟644包括設(shè)置字線電壓。步驟646包括設(shè)置Vsqukce和νρ_ ^。步驟648包括 使用電流感測(cè)來確定存儲(chǔ)元件是導(dǎo)電還是不導(dǎo)電。如果在判定步驟650要執(zhí)行另一感測(cè)操 作，則控制流程在步驟640繼續(xù)。否則，過程在步驟652結(jié)束?？梢赃B續(xù)執(zhí)行多個(gè)感測(cè)操作，例如，對(duì)于每個(gè)驗(yàn)證或讀取電平執(zhí)行一次。在一個(gè)方 法中，在每個(gè)感測(cè)操作中施加相同的源極和P阱電壓，但改變所選字線電壓。由此，在第一 感測(cè)操作中，第一電壓可以施加到所選存儲(chǔ)元件的控制柵極/字線，源極電壓施加到源極， 并且P阱電壓施加到P阱。然后在施加第一電壓和源極電壓時(shí)，使用電流感測(cè)來確定該存 儲(chǔ)元件處于導(dǎo)電狀態(tài)還是不導(dǎo)電狀態(tài)。第二感測(cè)操作包括將第二電壓施加到控制柵極，同 時(shí)施加相同的源極和P阱電壓。然后確定存儲(chǔ)元件處于導(dǎo)電狀態(tài)還是不導(dǎo)電狀態(tài)。連續(xù)的 感測(cè)操作可以類似地改變所選字線電壓，同時(shí)使用相同的源極和P阱電壓。另外，對(duì)于與公共字線和源極相關(guān)的多個(gè)存儲(chǔ)元件，可以同時(shí)執(zhí)行感測(cè)。多個(gè)存儲(chǔ) 元件可以在相鄰或不相鄰的NAND串中。前述的全位線感測(cè)涉及相鄰NAND串中的存儲(chǔ)元件 的同時(shí)感測(cè)。在此情況下，感測(cè)包括在同時(shí)感測(cè)操作中使用電流感測(cè)來確定每個(gè)非易失性 存儲(chǔ)元件處于導(dǎo)電還是不導(dǎo)電狀態(tài)。利用源極和ρ阱的偏壓的電流感測(cè)在包括使用NAND存儲(chǔ)器設(shè)計(jì)的非易失性存儲(chǔ)器件中，電流感測(cè)可以用于在讀取 或驗(yàn)證操作期間感測(cè)非易失性存儲(chǔ)元件的閾值電壓狀態(tài)。但是，這樣的電流感測(cè)導(dǎo)致了源 極電壓的變化或“反跳(bouncing)”，尤其是在地電壓處。反跳的程度取決于經(jīng)過存儲(chǔ)元件 的電流的電平。此外，反跳會(huì)導(dǎo)致感測(cè)錯(cuò)誤。控制在感測(cè)期間的單元源極反跳的一個(gè)方法 是使用至少兩個(gè)選通脈沖(strobe)來感測(cè)。這可以最小化單元源極反跳的影響。例如，利 用電流感測(cè)，可在來自控制的每個(gè)選通脈沖處感測(cè)所選存儲(chǔ)元件的NAND串中的電流。在第 一選通脈沖處可能呈現(xiàn)出相對(duì)高或者不然為不準(zhǔn)確的反跳電流，而到第二選通脈沖時(shí)呈現(xiàn) 出較低電流，其中該較低電流更準(zhǔn)確地代表存儲(chǔ)元件的所感測(cè)狀態(tài)。但是，使用另外的選通 脈沖而等待電流穩(wěn)定下來的需要消耗了另外的電流和感測(cè)時(shí)間。見圖7a，其描繪了在感測(cè) 操作期間由于地電位(ground)反跳、電流和電壓隨時(shí)間的變化。另一技術(shù)是將存儲(chǔ)元件的源極耦接到柵極和漏極。但是，該技術(shù)是復(fù)雜的，需要額 外的電路，并且引起對(duì)存儲(chǔ)器芯片的晶片(die)尺寸和功耗的某些影響。此外，由于從存儲(chǔ) 元件的源極到柵極的RC延遲，該技術(shù)可能不能很好地工作。通常避免這些缺點(diǎn)的一種方法是在感測(cè)期間將源極和ρ阱調(diào)壓到某一固定正DC 電平，而不是接地。通過將源極和P阱保持在固定的DC電平，避免了源極電壓的反跳，所以可以僅使用一個(gè)選通脈沖來感測(cè)數(shù)據(jù)。結(jié)果，降低了感測(cè)時(shí)間和功耗。另外，無需大量另外 的電路，所以不會(huì)不利地影響晶片尺寸。還能夠?qū)阱接地，同時(shí)將源極電壓調(diào)壓到固定的 正DC電平。將源極電壓調(diào)壓到固定的正DC電平可以比將源極電壓調(diào)節(jié)到地更容易實(shí)現(xiàn)， 因?yàn)檎{(diào)壓電路僅需要感測(cè)正電壓。調(diào)壓器(voltage regulator) 一般通過基于例如源極的 所監(jiān)視電平與內(nèi)部參考電壓的比較來調(diào)整其輸出而工作。如果所監(jiān)視的電平降低至內(nèi)部參 考電壓以下，則調(diào)壓器可以增加其輸出。類似地，如果所監(jiān)視的電平增加至內(nèi)部參考電壓以 上，則調(diào)壓器可以降低其輸出。例如，調(diào)壓器可使用運(yùn)算放大器。但是，如果參考電壓處于 地，則在所監(jiān)視的電平變得大于OV的情況下，調(diào)壓器通常不能將其輸出降至OV以下。此外， 調(diào)壓器可能不能區(qū)分在OV以下的所監(jiān)視的電平。由此，將源極電壓調(diào)節(jié)到固定的正DC電 平避免了地電位反跳，并且可以降低電流消耗和感測(cè)時(shí)間。見圖7b，其描繪了在感測(cè)操作期 間隨著源極電壓被調(diào)壓到固定的正DC電平、電流和電壓的降低的變化。圖7c描繪了 NAND串和用于感測(cè)的組件的另一配置。除了繪出調(diào)壓器720之外， 該配置對(duì)應(yīng)于圖6a中所提供的配置。如所述，在感測(cè)操作期間，可以將源極電壓和P阱電 壓調(diào)節(jié)到固定的正DC電平。在存儲(chǔ)元件的諸如讀取或驗(yàn)證操作的感測(cè)操作期間，電壓被施加到操作所涉及的 一個(gè)或多個(gè)存儲(chǔ)元件的字線。例如，假設(shè)所選字線是WL1。該電壓耦接到字線上的存儲(chǔ)元 件的控制柵極，作為控制柵極讀取電壓VraK。另外，固定DC電壓可以施加到NAND串612的 源極側(cè)以及P阱，分別作為源極電壓Vsotke和ρ阱電壓VP_W皿。在一個(gè)實(shí)現(xiàn)方式中，當(dāng)閾值電 壓為負(fù)時(shí)，Vrai可以為正，并且Vsqukce ■可以大于VraK。在一個(gè)實(shí)現(xiàn)方式中，當(dāng)閾值電 壓為正時(shí)，Vrai可以大于Vsotke和VP_·。VS_E和VP_·可以彼此不同，或者它們可耦接到相 同的DC電壓VDe。作為例子，VDe可以被調(diào)壓器720調(diào)壓為處于在大約0.4至1.2V的范圍 內(nèi)，例如0. 8V。如前所述，由于源極和ρ阱上的恒定電壓，可以通過僅使用一個(gè)選通脈沖來 實(shí)現(xiàn)準(zhǔn)確的感測(cè)。另外，可以執(zhí)行全位線感測(cè)，其中感測(cè)與所有位線相關(guān)的存儲(chǔ)元件(見圖 14)。具體地，調(diào)壓器720可以接收用于將Vsquke調(diào)壓到大于OV的電平的參考電壓VKEF,SQUKE 和用于將P阱電壓調(diào)壓到大于或等于OV的電平的參考電壓Vkef,ρ,"圖7d描繪了與圖7a_7c相關(guān)的感測(cè)過程。諸如讀取或驗(yàn)證操作的感測(cè)操作在步 驟700開始。步驟702包括開啟BLS和BLC晶體管和對(duì)位線預(yù)充電。步驟704包括設(shè)置字 線電壓。步驟706包括將Vsqukce和Vp^調(diào)壓到正DC電平。步驟708包括使用電流感測(cè)來 感測(cè)所選存儲(chǔ)元件是導(dǎo)電還是不導(dǎo)電。如果在判定步驟710存在另一感測(cè)操作，則控制流 程在步驟700繼續(xù)。否則，過程在步驟712結(jié)束。另外，如前所述，可以對(duì)與公共字線和源極相關(guān)的多個(gè)存儲(chǔ)元件同時(shí)執(zhí)行感測(cè)。多 個(gè)存儲(chǔ)元件可在相鄰或不相鄰的NAND串中。在此情況下，感測(cè)包括在同時(shí)感測(cè)操作中使用 電流感測(cè)來確定每個(gè)非易失性存儲(chǔ)元件處于導(dǎo)電還是不導(dǎo)電狀態(tài)。對(duì)于每個(gè)感測(cè)操作，如 所討論的那樣調(diào)節(jié)電壓。源極偏壓全位線感測(cè)全位線感測(cè)涉及對(duì)相鄰NAND串中的存儲(chǔ)元件執(zhí)行感測(cè)操作(見圖14)。一個(gè)電 勢(shì)感測(cè)方法使用DC存儲(chǔ)元件電流來在固定的時(shí)間段內(nèi)對(duì)感測(cè)模塊中的固定電容上的電荷 放電，以將存儲(chǔ)元件的閾值電壓值轉(zhuǎn)換為數(shù)字?jǐn)?shù)據(jù)格式。但是，這需要相對(duì)大的電流匯集到 NAND串的源極側(cè)中。另外，如前所述，為了感測(cè)負(fù)閾值電壓值，可以使用模擬電壓電平將偏壓施加到源極和P阱這兩者，以避免對(duì)負(fù)字線電壓和負(fù)電荷泵的需要。但是，因?yàn)槿痪€感 測(cè)對(duì)于源極偏壓電平非常敏感，所以為了維持模擬電壓電平，需要的相對(duì)大的調(diào)壓器和源 極電壓在陣列中的平均分布。這會(huì)增加所需的器件面積。全位線感測(cè)的另一方法使用前述的電壓感測(cè)。這種方法不需要大的調(diào)壓器，因?yàn)?沒有DC電流到源極側(cè)。但是，由于位線與位線耦合噪聲，這種方法還不能成功地同時(shí)感測(cè) 每個(gè)位線。而是，例如，在奇偶感測(cè)中，在給定時(shí)間僅感測(cè)每隔一個(gè)的位線(見圖14)。因 而，感測(cè)時(shí)間方面的性能還不是最優(yōu)的。具體地，由于相鄰NAND串的緊密靠近，全位線感測(cè) 已經(jīng)存在問題。尤其是從其中所選存儲(chǔ)元件導(dǎo)電的NAND串到其中所選存儲(chǔ)元件不導(dǎo)電的 NAND串，會(huì)發(fā)生電容性耦合。其中所選存儲(chǔ)元件不導(dǎo)電的NAND串的位線電壓由此增加，干 擾了感測(cè)操作。這種電容性耦合由對(duì)鄰近位線的電容813來描述。鄰近位線/NAND串可以 是緊鄰或不相鄰的。來自相鄰位線/NAND串的電容性耦合是最強(qiáng)的，但來自非相鄰位線/ NAND串的某些電容性耦合也會(huì)發(fā)生。還描繪了對(duì)地的電容811。為克服這些問題，可以使用如圖8a所示的方案執(zhí)行感測(cè)。圖8a描繪了 NAND串和 包括電流放電路徑的組件的配置。在簡(jiǎn)化例子中，NAND串812包括四個(gè)存儲(chǔ)元件，它們分 別與字線Wi)、ffLl、ffL2和WL3通信。實(shí)踐中，可以使用另外的存儲(chǔ)元件和字線。此外，另外 的NAND串通常彼此鄰近地布置在非易失性存儲(chǔ)元件的塊或其他集合中。存儲(chǔ)元件耦接到 襯底的P阱區(qū)。源極線801(處于電勢(shì)Vsotke)在非易失性存儲(chǔ)元件的集合的一端，而在另一 端，除了感測(cè)組件800之外，還描繪了具有電壓的位線810。源極線801可以是對(duì)幾個(gè) NAND串共用的。具體地，初始開啟或?qū)щ姷腂LS(位線感測(cè))晶體管806經(jīng)由感測(cè)節(jié)點(diǎn)814 耦接到位線810。BLS晶體管806是高電壓晶體管，并且在感測(cè)操作期間響應(yīng)于控制808而 導(dǎo)電。初始不導(dǎo)電的BLC(位線控制)晶體管804是低電壓晶體管，其響應(yīng)于控制808而開 啟，以允許位線與電壓感測(cè)模塊/電路802通信。控制808還可與電壓感測(cè)模塊802通信， 以便獲得感測(cè)數(shù)據(jù)。在諸如讀取或驗(yàn)證操作的感測(cè)操作期間，發(fā)生預(yù)充電操作，其中對(duì)電壓 感測(cè)模塊802中的晶體管充電。BLC晶體管804可以開啟以允許預(yù)充電。另外，引入相對(duì)弱的電流下拉設(shè)備823。具體地，作為NAND串812的電流放電路徑 819的一部分的路徑816耦接到感測(cè)節(jié)點(diǎn)814，該感測(cè)節(jié)點(diǎn)814又經(jīng)由晶體管806耦接到位 線810。在感測(cè)期間將被稱為GRS晶體管的晶體管818提供在導(dǎo)電狀態(tài)，從而路徑816耦接 到路徑820，該路徑820在被稱為INV晶體管的另一晶體管817處于導(dǎo)電狀態(tài)時(shí)也是電流放 電路徑的一部分。INV晶體管817被提供在感測(cè)節(jié)點(diǎn)814和GRS晶體管818之間。GRS和 INV晶體管在編程期間使用，并且可以由控制808(例如，由狀態(tài)機(jī)1112，見圖11)控制。在 感測(cè)期間，GRS為高，從而晶體管818導(dǎo)電。在一個(gè)方法中，控制808可以基于來自電壓感測(cè) 模塊802的數(shù)據(jù)而控制INV。具體地，當(dāng)電壓感測(cè)模塊還未報(bào)告所選存儲(chǔ)元件已被編程到其 預(yù)期狀態(tài)時(shí)，控制808不設(shè)置鎖定條件。在此情況下，INV被設(shè)置為低，從而晶體管817不 導(dǎo)電，并且下拉823無效。當(dāng)電壓感測(cè)模塊報(bào)告所選存儲(chǔ)元件已經(jīng)被編程到其預(yù)期狀態(tài)時(shí)， 如通過它的閾值電壓超過參考驗(yàn)證電平來指示，控制808對(duì)于剩余的編程操作設(shè)置鎖定條 件。稱為位線、感測(cè)模塊和/或NAND串被鎖定不能感測(cè)。在此情況下，INV被鎖存為高，從 而晶體管817導(dǎo)電，并且下拉823有效。在后續(xù)驗(yàn)證操作發(fā)生時(shí)INV保持導(dǎo)電，從而下拉有 效。在此情況下，感測(cè)節(jié)點(diǎn)被拉至地。當(dāng)BLS晶體管806導(dǎo)電時(shí)，位線810也被拉至地，在 此情況下，NAND串從源極801短路至地。13
由此，對(duì)于每個(gè)NAND串，當(dāng)驗(yàn)證電壓施加到所選字線時(shí)，位線初始未被鎖定。通 常，在施加了另外的編程脈沖并且相關(guān)存儲(chǔ)元件已經(jīng)完成編程之后的各不同時(shí)間，各位線 被鎖定不能感測(cè)。一旦被鎖定，位線就對(duì)于剩余的編程操作保持鎖定。注意，編程操作可以 發(fā)生一遍(pass)或多遍。在一遍操作中，在對(duì)下一字線的存儲(chǔ)元件編程之前，使用編程脈 沖的一個(gè)集合或串(train)來將相關(guān)所選字線的所選存儲(chǔ)元件完全編程到它們預(yù)期的狀 態(tài)。在多遍操作中，比如在二遍操作中，在一遍中，在下一字線的存儲(chǔ)元件也被部分地編程 之前，使用編程脈沖的一個(gè)集合或串對(duì)相關(guān)所選字線的所選存儲(chǔ)元件部分地編程。在第二 遍中，所選存儲(chǔ)元件被編程剩余路程(way)到它們預(yù)期的狀態(tài)。由此，例如，恰好在第一遍 期間被鎖定的位線在第二遍期間將保持鎖定。提供電流iKEF的電流源825、例如電流鏡被提供為與路徑816、820平行，以將路徑 上的電流、皿下拉至地。在一個(gè)例子中，為相對(duì)弱的下拉提供大約150nA的iKEF。但是，電 流源825的強(qiáng)度可以根據(jù)具體實(shí)現(xiàn)方式而變化。在一個(gè)可能的配置中，電流源825對(duì)多個(gè)位線和NAND串共用。在此情況下，晶體 管擬4將電流源825耦接到不同的NAND串。路徑822攜帶用于GRS晶體管818的控制信 號(hào)，該路徑822對(duì)于特定位線和NAND串是本地的(local)，而路徑擬6是多條位線的公共接 地路徑。在感測(cè)期間，位線將充電至如下電平，該電平是基于所選存儲(chǔ)元件的閾值電壓和 體效應(yīng)(body effect) 0利用負(fù)的Vti，即使Vrai = 0V，存儲(chǔ)元件也將導(dǎo)電。Vm^l可以被設(shè) 置為0V。使得晶體管817、818和8M導(dǎo)電，以創(chuàng)建電流放電路徑和下拉，該下拉用于對(duì)由于 與鄰近位線813的電容而從一個(gè)或多個(gè)鄰近NAND串耦合到NAND串812的任何電荷進(jìn)行放 電。因而，由鄰近位線的耦合噪聲而生成的任何額外電荷將最終消失。在一定量的時(shí)間之 后，所有位線達(dá)到它們的DC電平，并且BLC晶體管804導(dǎo)通以允許在電壓感測(cè)模塊802和 感測(cè)節(jié)點(diǎn)814之間的電荷共享，從而可以發(fā)生所選存儲(chǔ)元件的閾值電壓的電壓感測(cè)。電壓 感測(cè)模塊802可以將電壓感測(cè)作為例如讀取或驗(yàn)證操作的一部分來執(zhí)行。當(dāng)電壓感測(cè)發(fā)生時(shí)，BLC晶體管804開啟，從而除了從NAND串812放電的電流之 外，電流還從電壓感測(cè)模塊802朝向路徑815中的放電路徑819流動(dòng)。由此，GRS和INV晶 體管保持在導(dǎo)電狀態(tài)，從而在電壓感測(cè)期間放電繼續(xù)，直到確定所選存儲(chǔ)元件不導(dǎo)電，此時(shí) INV被鎖存為低，從而晶體管817不導(dǎo)電，如所述。圖8b描繪了 NAND串和組件的配置，在該配置中被鎖定的位線被下拉至調(diào)壓的源 極電壓。盡管比如圖8a所繪，接地的下拉路徑在對(duì)從一個(gè)或多個(gè)鄰近的NAND串耦接到NAND 串812的任何電荷進(jìn)行放電時(shí)是有效的，但已經(jīng)觀察到，當(dāng)感測(cè)模塊802變?yōu)椴换顒?dòng)時(shí)，其 他感測(cè)模塊常常繼續(xù)活動(dòng)以感測(cè)它們的在頁中還未被鎖定的存儲(chǔ)元件，并且被鎖定的感測(cè) 模塊會(huì)變?yōu)榛顒?dòng)的感測(cè)模塊的顯著的噪聲源。具體地，當(dāng)存儲(chǔ)器器件中的供電總線(power bus)上的平穩(wěn)狀態(tài)電壓(Vss)耦接到被鎖定的位線時(shí)，由于該供電總線，Vss系統(tǒng)噪聲被引入 到被鎖定的感測(cè)模塊(例如，感測(cè)放大器)。例如，考慮在編程進(jìn)程期間在第η編程脈沖之 后發(fā)生的驗(yàn)證操作。當(dāng)驗(yàn)證操作開始時(shí)，多個(gè)位線將被鎖定，因?yàn)橄嚓P(guān)的存儲(chǔ)元件已經(jīng)完成 編程，而其他位線還未被鎖定，因?yàn)橄嚓P(guān)的存儲(chǔ)元件還未完成編程。由于位線與位線耦合， 被注入鎖定的位線中的來自供電總線系統(tǒng)的Vss噪聲可能耦合到感測(cè)位線，削弱了感測(cè)位線準(zhǔn)確地感測(cè)相關(guān)的所選存儲(chǔ)元件的狀態(tài)的能力?！N減少或消除感測(cè)位線上的Vss噪聲的技術(shù)是將鎖定的位線偏置在沒有Vss噪聲 的某個(gè)DC電平。圖8b中所繪的一個(gè)可能的方法是經(jīng)由下拉電路823將鎖定的位線下拉至 源極801，其中通過調(diào)壓器827調(diào)壓源極電壓VSQUKCE。通過從鎖定的位線中移除該噪聲源，由 于降低的位線與位線耦合，從感測(cè)位線中移除了噪聲。這得到對(duì)所有狀態(tài)的更準(zhǔn)確的感測(cè) 和更好的閾值電壓分布。在示例實(shí)現(xiàn)方式中，調(diào)壓器827從控制器(control) 808接收輸入，該控制將Vsotkce 的參考DC電平(Vkef)設(shè)置為例如2-3V或其他合適的電平。通常，Vsouece > 0V。反饋路徑 擬8是到調(diào)壓器的另一輸入。如本領(lǐng)域技術(shù)人員已知的，調(diào)壓器一般通過將實(shí)際輸出電壓與 某個(gè)內(nèi)部固定的參考電壓相比較而工作。任何差別被放大并用來控制調(diào)壓元件。這形成了 負(fù)反饋控制回路。如果輸出電壓過低，則命令調(diào)壓元件產(chǎn)生更高的電壓，而如果輸出電壓過 高，則命令調(diào)壓元件產(chǎn)生更低的電壓。各種實(shí)現(xiàn)方式是可能的。例如，可以為與一個(gè)或多個(gè) NAND串或存儲(chǔ)元件的其他集合通信的位線提供下拉電路。更多細(xì)節(jié)參見圖10b。相對(duì)于其中將Vsotkce設(shè)置為諸如Vdd的電源電平而不單獨(dú)調(diào)壓Vsotkce的傳統(tǒng)技術(shù)， 單獨(dú)調(diào)壓VSOTK。E確保它保持在不受供電系統(tǒng)噪聲影響的固定電壓。即使將提供電源的電壓 發(fā)生器在生成其輸出時(shí)調(diào)節(jié)到某個(gè)程度，另外的Vsraira調(diào)壓也提供了對(duì)源極的更高的控制 度和準(zhǔn)確度。圖8c描繪了與圖8a相關(guān)的波形。以波形830描繪Vsqu■，并且分別以波形832、 834和836描繪三個(gè)相鄰位線BL0、BL1和BL2上的電壓。以波形838描繪BLS晶體管上的 電壓AVS，以波形840描繪BLC晶體管上的電壓V-，以波形842描繪GRS晶體管上的電壓 VeKS。以波形844描繪BLO和BL2上的所感測(cè)的電壓。當(dāng)BLl上的所選存儲(chǔ)元件導(dǎo)電時(shí)，以 波形846描繪BLl上的所感測(cè)的電壓，并且當(dāng)BLl上的所選存儲(chǔ)元件不導(dǎo)電時(shí)，以波形848 描繪。如所述，在電壓感測(cè)期間，當(dāng)所選存儲(chǔ)元件不導(dǎo)電時(shí)，發(fā)生在電壓感測(cè)模塊和位線之 間的電荷共享。該電荷共享降低了電壓感測(cè)模塊處的所感測(cè)電壓。當(dāng)所選存儲(chǔ)元件導(dǎo)電時(shí)， 在電壓感測(cè)模塊和位線之間有很少或沒有電荷共享，從而在電壓感測(cè)模塊處的所感測(cè)電壓 保持為高。因?yàn)闆]有發(fā)生感測(cè)，所以沒有描繪其他時(shí)間時(shí)的感測(cè)電壓。在tO，V%s增加，從而BLS晶體管導(dǎo)電。在tl，將VSOTKeE施加為對(duì)于NAND串的集合 的公共源極電壓。在該例子中，假設(shè)與BLl相關(guān)的所選存儲(chǔ)元件不導(dǎo)電，而與BLO和BL2相 關(guān)的所選存儲(chǔ)元件導(dǎo)電。BLO在一側(cè)與BLl相鄰，并且BL2在另一側(cè)與BLl相鄰(見圖14)。 隨著VS。 。E在tl時(shí)增加，V·和將分別如波形832和836所繪那樣升高，導(dǎo)致與BLl的 電容性耦合，如由Vbu中的瞬時(shí)增加所示。該耦合到t2時(shí)將基本消失。BLl的GRS晶體管 在tl和t5之間保持導(dǎo)電，以允許位線對(duì)所耦合的電荷放電，如所述。在t3，如波形840所繪，通過增加V-而開啟BLC晶體管，由此允許對(duì)BLl上的所 選存儲(chǔ)元件進(jìn)行感測(cè)。注意，可以類似地控制與BL0、BL2和其他位線相關(guān)的相應(yīng)組件，以允 許同時(shí)對(duì)那些其他位線進(jìn)行感測(cè)。對(duì)于BLl，如果所選存儲(chǔ)元件不導(dǎo)電，則如波形846所繪， 電壓感測(cè)模塊處的所感測(cè)電壓將下降。另一方面，如果所選存儲(chǔ)元件導(dǎo)電，則如波形844所 繪，所感測(cè)電壓通常保持為高。電壓感測(cè)組件可以在指定的感測(cè)時(shí)間t4時(shí)使用電壓分界點(diǎn) (break point)來確定所選存儲(chǔ)元件導(dǎo)電還是不導(dǎo)電。如所述，如果所感測(cè)電壓超過分界 點(diǎn)，則這表示存儲(chǔ)元件是開啟的，而如果所感測(cè)電壓降至分界點(diǎn)之下，則這表示存儲(chǔ)元件不導(dǎo)電。t5時(shí)降低，而BLS晶體管在t6時(shí)不導(dǎo)電，表示感測(cè)操作結(jié)束。在一個(gè)可能 的方法中，在感測(cè)期間可以將Vp^設(shè)置在0V。根據(jù)具體感測(cè)方案，所選字線接收Vrai，而未 選字線可以接收讀取通過電壓。由此，在tl處施加源極電壓之后，設(shè)立(institute)持續(xù)時(shí)間t3_tl的預(yù)定延遲， 以允許來自鄰近位線的電容性耦合有足夠時(shí)間被完全或至少部分地放電?？梢愿鶕?jù)需要基 于理論和/或?qū)嶒?yàn)測(cè)試對(duì)具體實(shí)現(xiàn)方式設(shè)置合適的延遲。在延遲之后，發(fā)生電壓感測(cè)。在 指定的時(shí)間t4，確定存儲(chǔ)元件處于導(dǎo)電還是不導(dǎo)電狀態(tài)并因而具有分別低于或高于驗(yàn)證或 讀取比較電平的閾值電壓。圖8d描繪了與圖8a-8c相關(guān)的感測(cè)過程。在步驟850，對(duì)于未鎖定的位線開始感 測(cè)操作。在步驟851，鎖定的位線被下拉到調(diào)壓的VSOTKE。在步驟852，BLS晶體管開啟，而 BLC晶體管保持不導(dǎo)電，并且位線被預(yù)充電。在步驟854，設(shè)置字線電壓。在步驟856，Vsquke 被調(diào)壓到DC電平，如結(jié)合圖8b所討論的。一般，對(duì)于陣列中的幾個(gè)NAND串使用公共源極。 還設(shè)置Vp^(Vp^ = 0V)。在步驟858，位線放電。在步驟860，使得BLC晶體管導(dǎo)電以允 許發(fā)生感測(cè)。在步驟862，使用電壓感測(cè)確定所選存儲(chǔ)元件導(dǎo)電還是不導(dǎo)電。如果存儲(chǔ)元件 導(dǎo)電，則在下一感測(cè)操作、比如編程過程的下一驗(yàn)證操作中鎖定位線(步驟863)。如果存在 另一感測(cè)操作，則在判定步驟864，控制流在步驟850繼續(xù)。否則，過程在步驟868結(jié)束。另外，如前所述，可以對(duì)與公共字線和源極相關(guān)的多個(gè)存儲(chǔ)元件同時(shí)執(zhí)行感測(cè)。多 個(gè)存儲(chǔ)元件可在相鄰或不相鄰的NAND串中。在此情況下，感測(cè)包括在同時(shí)感測(cè)操作中使用 電流感測(cè)來確定每個(gè)非易失性存儲(chǔ)元件處于導(dǎo)電還是不導(dǎo)電狀態(tài)?？梢詫?duì)每個(gè)NAND串設(shè) 立在開啟BLC晶體管之前的延遲，從而在感測(cè)發(fā)生之前，NAND串可根據(jù)需要而放電。感測(cè)操作期間的溫度補(bǔ)償位線在目前的非易失性存儲(chǔ)器件中，比如NAND閃存器件中，溫度變化帶來了讀和寫數(shù) 據(jù)時(shí)的各種問題。存儲(chǔ)器器件經(jīng)受基于它所處環(huán)境而變化的溫度。例如，某些當(dāng)前的存儲(chǔ) 器器件被檢定為在-40°C和+85°C之間使用。工業(yè)、軍事甚至消費(fèi)應(yīng)用中的器件可能經(jīng)歷極 大的溫度變化。溫度影響許多晶體管參數(shù)，其中主要的是閾值電壓。具體地，溫度變化可以 導(dǎo)致讀取錯(cuò)誤，并擴(kuò)大非易失性存儲(chǔ)元件的不同狀態(tài)的閾值電壓分布。下面討論用于解決 非易失性存儲(chǔ)器件中的溫度影響的改進(jìn)技術(shù)。圖9a描繪了 NAND串和用于溫度補(bǔ)償感測(cè)的組件。相同標(biāo)號(hào)的組件對(duì)應(yīng)于圖8a 中提供的那些組件。在此沒有繪出圖8a的電流放電路徑。但是，圖8a的配置能夠與圖9 的配置或在此提供的其他圖的一些配置相組合。此外，提供溫度依賴電路900作為控制器 808的一部分，以向BLC晶體管804提供溫度補(bǔ)償?shù)碾妷?。BLC晶體管804具有耦接到電壓 感測(cè)模塊802的一個(gè)節(jié)點(diǎn)和耦接到與NAND串812或非易失性存儲(chǔ)元件的其他集合相關(guān)的 漏極或位線的另一節(jié)點(diǎn)。在感測(cè)操作期間，電壓V-施加到BLC晶體管600，BLC晶體管600將NAND串812 的位線或漏極側(cè)耦接到電壓感測(cè)模塊802。根據(jù)在此的方法，基于溫度設(shè)置VB『以抵消或補(bǔ) 償I隨溫度的變化。具體地，V- = VbJVth(不依賴于溫度)+ Δν，其中Δ V是由于溫度引 起的電壓改變。I也由于溫度改變了 AV。由此，可以控制V-使得它根據(jù)的變化而隨 溫度變化。具體地，可以通過使用溫度依賴電路900將位線上的AV與的Δ V相匹配。 電流i。Ea在NAND串812中流動(dòng)。虛線表示電荷共享。如前所述，還可以使用到地的下拉或調(diào)節(jié)的Vsotkce。圖9b例示了閾值電壓隨溫度的改變，例如，AVth/°C。一般，非易失性存儲(chǔ)元件的 閾值電壓隨著溫度增加而降低。可以根據(jù)一般為大約_2mV/°C的溫度系數(shù)來表達(dá)相對(duì)于溫 度改變的電壓改變。溫度系數(shù)依賴于存儲(chǔ)器器件的各種特性，比如摻雜、布圖(layout)等。 此外，預(yù)期溫度系數(shù)的量值隨著存儲(chǔ)器尺寸降低而增加。通常已知用于提供溫度補(bǔ)償?shù)男盘?hào)的各種技術(shù)。例如，這些技術(shù)中的一種或多 種可以用在溫度依賴電路900中。這些技術(shù)中的大部分不依賴于獲得實(shí)際溫度測(cè)量，盡 管該方法也是可能的。例如，通過引用合并于此的題為“Voltage Generation Circuitry Having Temperature Compensation”的美國專利68014 描述了一種電壓生成電路，其基 于溫度系數(shù)向非易失性存儲(chǔ)器輸出讀取電壓。該電路使用帶隙(band gap)電流，該帶隙 電流包括獨(dú)立于溫度的部分和隨著溫度增加而增加的溫度依賴部分。通過引用合并于此 ^11 "Non-Volatile Memory With Temperature-Compensated Data Read，，的_|5 禾 1J 6560152使用偏壓生成器電路，該偏壓生成器電路偏置被施加到數(shù)據(jù)存儲(chǔ)元件的源極或漏 極的電壓。通過引用合并于此的題為“Multi-Mate EEPROMRead and Write Circuits and Techniques"的美國專利5172338描述了一種溫度補(bǔ)償技術(shù)，其使用按與數(shù)據(jù)存儲(chǔ)單元相 同的方式在相同的集成電路芯片上形成的參考存儲(chǔ)單元。參考存儲(chǔ)單元提供參考電平，所 選單元的測(cè)量的電流或電壓與該參考電平相比較。提供了溫度補(bǔ)償，因?yàn)閰⒖茧娖桨凑张c 從數(shù)據(jù)存儲(chǔ)單元讀取的值相同的方式受到溫度的影響。這些技術(shù)的任意一種以及任何其他 已知技術(shù)可以用來向位線控制線提供在此所述的溫度補(bǔ)償?shù)碾妷?。如所討論的，Vblc是控制信號(hào)的電壓或者提供給BLC晶體管804的電壓，該BLC晶 體管804允許感測(cè)組件感測(cè)正經(jīng)受擦除-驗(yàn)證或其他感測(cè)操作的所選存儲(chǔ)元件的VTH。感測(cè) 經(jīng)由所選存儲(chǔ)元件所位于的NAND串的位線而發(fā)生。在示例實(shí)現(xiàn)方式中，Vblc = Vbl+Vth(BLC 晶體管)。由此，控制被配置為隨著溫度增加而增加V-，以跟蹤V皿的增加。對(duì)于存儲(chǔ)元件 的給定的Vth，Vbl將隨著溫度增加。圖9c例示了 V-和V皿隨溫度的改變。該圖描繪了 V-如何隨溫度增加以跟蹤V皿 的增加?？梢曰诶碚摵蛯?shí)驗(yàn)結(jié)果，根據(jù)具體實(shí)現(xiàn)方式，將提供V-對(duì)溫度的具體改變的控 制曲線編程到控制器808中。通常，在存儲(chǔ)元件的Vth隨著更高的溫度而降低時(shí)，位線電壓 增加。這意味著V-應(yīng)該更高，以便電壓感測(cè)模塊802感測(cè)更高的注意，存儲(chǔ)元件的 Vth決定(Clictate)V^但是，改變V-改變了電壓感測(cè)模塊所感測(cè)的電壓，從而電壓被溫度 補(bǔ)償。另外，注意，可以通過在溫度依賴電路900中提供類似于BLC晶體管804那樣隨溫度 變化的晶體管而抵消BLC晶體管804的Vth的改變。圖9d描繪了與圖9a_c相關(guān)的波形。波形910描繪了 Vsqukce和V^l，它們?cè)诟袦y(cè) 操作期間在tl被設(shè)置在升高的電平。波形912和914描繪了由于施加Vsotkce和Vp^而引 起的V皿的增加。由波形912相對(duì)波形914描繪更高溫度時(shí)的V皿的更高電平。實(shí)踐中，在 升高之后，當(dāng)電流在NAND串中流動(dòng)時(shí)，可能稍微下降(未示出)。波形916描繪了施加 到晶體管BLS的電壓，指示它在t0時(shí)導(dǎo)通。波形918和920分別描繪了在較高和較低溫度 時(shí)施加到晶體管BLC的電壓。注意，所提供的波形是針對(duì)與圖8a-d的方案組合的溫度補(bǔ)償 方案，其中BLC晶體管的開啟被延遲，以允許在感測(cè)之前發(fā)生放電。但是，不是必需按此方 式使用該溫度補(bǔ)償方案，并且其可以用在不涉及放電路徑和/或感測(cè)的延遲的其他實(shí)現(xiàn)方式中。波形922描繪了當(dāng)所選存儲(chǔ)元件開啟時(shí)所選位線的電壓感測(cè)模塊中的感測(cè)的電 壓，而波形9M描繪了當(dāng)所選存儲(chǔ)元件不導(dǎo)電時(shí)感測(cè)的電壓?？梢栽趖2時(shí)確定感測(cè)的電壓 是否超過分界點(diǎn)。可以得出結(jié)論，當(dāng)感測(cè)電壓超過分界點(diǎn)或落到分界點(diǎn)以下時(shí)，所選存儲(chǔ)元 件分別為導(dǎo)電或不導(dǎo)電。圖9e描繪了與圖9a_d相關(guān)的感測(cè)過程。諸如讀取或驗(yàn)證操作的感測(cè)操作在步驟 930開始。步驟932包括使得BLS和BLC晶體管導(dǎo)電，對(duì)位線預(yù)充電，以及設(shè)置依賴溫度的 V-。步驟934包括設(shè)置字線電壓，可選地，該字線電壓是依賴溫度的。在一個(gè)方法中，僅僅 所選字線電壓是依賴溫度的，而在其他方法中，一些或所有字線電壓是依賴溫度的。根據(jù)Vth 的降低，可以隨著溫度增加而降低字線電壓(見圖％)。步驟936包括設(shè)置Vsqukce 皿。 步驟938包括使用電壓感測(cè)確定所選存儲(chǔ)元件導(dǎo)電還是不導(dǎo)電。在判定步驟940，如果要執(zhí) 行另一感測(cè)操作，則控制流在步驟930繼續(xù)。否則，過程在步驟942結(jié)束。注意，NAND串的漏極或位線與所選存儲(chǔ)元件的漏極通信，因?yàn)樵谒x存儲(chǔ)元件的 漏極側(cè)的存儲(chǔ)元件由于相關(guān)字線上足夠高的電壓而處于導(dǎo)電狀態(tài)。類似地，NAND串的源極 與所選存儲(chǔ)元件的源極通信，因?yàn)樵谒x存儲(chǔ)元件的源極側(cè)的存儲(chǔ)元件由于相關(guān)字線上足 夠高的電壓而處于導(dǎo)電狀態(tài)。由此，NAND串的漏極或位線的電壓基本也是所選存儲(chǔ)元件的 漏極的電壓，并且NAND串的源極的電壓基本也是所選存儲(chǔ)元件的源極的電壓。而且，被感 測(cè)的存儲(chǔ)源極不是一定要在NAND串或存儲(chǔ)元件的其他集合中，因?yàn)檫@里所述的方法可隨 單個(gè)存儲(chǔ)元件使用。另外，如前所述，可以對(duì)與公共字線和源極相關(guān)的多個(gè)存儲(chǔ)元件同時(shí)執(zhí)行感測(cè)。此外，從控制器808的角度來看，感測(cè)過程涉及從溫度依賴電路900接收信息，并 且響應(yīng)于該信息，向BLC晶體管的控制柵極提供溫度補(bǔ)償?shù)碾妷海揃CL晶體管將NAND串 或非易失性存儲(chǔ)元件的其他集合耦接到感測(cè)電路?？刂七€可以設(shè)置字線、源極和P阱電壓， 以及從電壓感測(cè)模塊802接收關(guān)于所選存儲(chǔ)元件的所感測(cè)的編程情況的信息。圖9f描繪了擦除-驗(yàn)證過程。步驟950包括擦除存儲(chǔ)元件集。步驟952包括例 如開始將一個(gè)或多個(gè)存儲(chǔ)元件軟編程到期望的擦除狀態(tài)。軟編程通常涉及將電壓脈沖施加 到所選字線以升高所選字線上的一個(gè)或多個(gè)存儲(chǔ)元件的閾值電壓。電壓脈沖可以是在幅度 上比用于編程到更高狀態(tài)的那些脈沖更低的軟編程脈沖(步驟954)。例如，當(dāng)存儲(chǔ)元件經(jīng) 受深度擦除時(shí)，可以使用此類編程，以確保它們的閾值電壓全部在期望的擦除狀態(tài)的閾值 電壓之下。步驟956包括例如相對(duì)于期望的擦除狀態(tài)驗(yàn)證存儲(chǔ)元件的編程情況。例如，這 可以包括執(zhí)行上述圖9e的步驟932-938。在判定步驟958，如果要繼續(xù)軟編程，例如當(dāng)存儲(chǔ) 元件還未達(dá)到期望的擦除狀態(tài)時(shí)，則控制流在步驟％4繼續(xù)。否則，過程在步驟960結(jié)束。另外，可以對(duì)與公共字線和源極相關(guān)的多個(gè)存儲(chǔ)元件同時(shí)執(zhí)行感測(cè)。圖IOa例示了溫度的改變。在另一方法中，VS_E被溫度補(bǔ)償，例如，使得 它隨著溫度增加。通常，Vwl = VSOTKE+VTH(所選存儲(chǔ)元件)，其中Ni是施加到所選字線的電 壓。如所討論的，Vth隨溫度降低。由此，隨著Vwl固定，以被設(shè)置為隨溫度增加以避 免在感測(cè)期間的溫度偏壓。另外，在一種可能的實(shí)現(xiàn)方式中，可以設(shè)置約束使得VSOTK。E僅增 加到正值。例如，如果在基線溫度處Vmuke = 0V，并且溫度增加，Vsotke保持在0V。如果溫 度下降，則Vsotke根據(jù)溫度系數(shù)而增加。另一方面，如果在基線溫度處Vsotke > 0V,并且溫度增加，Vsraira可以降低到大于或小于OV的值，即非負(fù)值。如果溫度下降，則Vsraira根據(jù)溫度 系數(shù)而增加。圖IOb描繪了包括NAND串的不同集合的存儲(chǔ)元件陣列的例子。在存儲(chǔ)器陣列1000 的P阱1005中，NAND串的第一集合1050包括NAND串1052、1054、. . . ,1056以及相關(guān)的 源極線1058，NAND串的第二集合1060包括NAND串1062、1064、. . . ,1066以及相關(guān)的源極 線1068，NAND串的第三集合1070包括NAND串1072、1074、1076以及相關(guān)的源極線1078。另外，沿著存儲(chǔ)器陣列1000的每列，位線1006,1007.....1008分別耦接到相關(guān)的NAND串1052、1054.....1056的集合的漏極選擇柵極的漏極端1026、1027.....1028o沿著NAND串的每行，源極線可以連接NAND串的源極選擇柵極的所有源極端。例如，對(duì)于NAND串的第一集合1050，源極線1058分別連接NAND串1052、IOM.....1056的集合的源極選擇柵極的源極端1036、1037.....1038。另外，可以提供諸如以上結(jié)合圖8b所討論的調(diào)壓器1090。調(diào)壓器經(jīng)由導(dǎo)電路徑1095耦接到源極線1058、1068、· · · ,1078和下拉電路1020、1021、· · ·、 1022，該下拉電路1020、1021、· · · ,1022又分別耦接到感測(cè)塊1010、1011、· · ·、1012。調(diào)壓 器1090可以使用反饋回路以精確地控制Vsqukce,使得它不受供電系統(tǒng)噪聲影響或者受到影 響的程度降低，其中該供電系統(tǒng)噪聲本身將表現(xiàn)為Vsotke上的噪聲。在該方法中，公共位線、感測(cè)塊和下拉電路與多個(gè)NAND串或非易失性存儲(chǔ)元件的 其他集合相關(guān)。各種其他實(shí)現(xiàn)方式也是可能的。例如，位線、感測(cè)塊和下拉電路可以與每個(gè) NAND串相關(guān)。在美國專利號(hào)5，570，315,5, 744，397和6，046，935中找到作為存儲(chǔ)器系統(tǒng)一部分 的NAND構(gòu)造陣列及其操作的一般例子。存儲(chǔ)元件的陣列被劃分為存儲(chǔ)元件的多個(gè)塊。如快 閃EEPROM系統(tǒng)常用的，塊是擦除的單位。即，每塊包含一起被擦除的最少數(shù)量的存儲(chǔ)元件。 每個(gè)塊一般被劃分為多個(gè)頁。頁是編程的單位。在一個(gè)實(shí)施例中，各個(gè)頁可以被劃分為段 (segment)，并且段可包含作為基本編程操作一次被寫入的最少數(shù)量的存儲(chǔ)元件。一頁或多 頁數(shù)據(jù)一般被存儲(chǔ)在一行存儲(chǔ)元件中。頁可以存儲(chǔ)一個(gè)或多個(gè)扇區(qū)。扇區(qū)包括用戶數(shù)據(jù)和 開銷(overhead)數(shù)據(jù)。開銷數(shù)據(jù)一般包括已從扇區(qū)的用戶數(shù)據(jù)計(jì)算出的糾錯(cuò)碼(ECC)?？?制器(下面描述)的一部分在數(shù)據(jù)被編程到陣列中時(shí)計(jì)算ECC，并且還在從陣列讀取數(shù)據(jù)時(shí) 檢查該ECC?；蛘?，ECC和/或其他開銷數(shù)據(jù)被存儲(chǔ)在與它們所屬的用戶數(shù)據(jù)不同的頁中， 或者甚至是不同的塊中。用戶數(shù)據(jù)的扇區(qū)一般是512字節(jié)，對(duì)應(yīng)于磁盤驅(qū)動(dòng)器中的扇區(qū)大小。開銷數(shù)據(jù)通 常是另外的16-20字節(jié)。大量頁形成塊，例如從8頁直到32、64、1觀或更多頁任意。在一 些實(shí)施例中，一行NAND串包括一塊。在一個(gè)實(shí)施例中通過將ρ阱升高到擦除電壓(例如，20伏)達(dá)足夠的時(shí)間段并將 所選塊的字線接地、同時(shí)源極和位線浮置來擦除存儲(chǔ)器存儲(chǔ)元件。由于電容性耦合，未選字 線、位線、選擇線和c源極也被升高到很大比例的擦除電壓。由此強(qiáng)電場(chǎng)被施加到所選存儲(chǔ) 元件的隧道(tunnel)氧化物層，并且隨著一般通過i^owler-Nordheim隧穿機(jī)制、浮置柵極 的電子被發(fā)射到襯底側(cè)，所選存儲(chǔ)元件的數(shù)據(jù)被擦除。當(dāng)電子從浮置柵極轉(zhuǎn)移到P阱區(qū)時(shí)， 所選存儲(chǔ)元件的閾值電壓降低?？梢詫?duì)整個(gè)存儲(chǔ)器陣列、對(duì)分離的塊或另一單位的存儲(chǔ)元 件進(jìn)行擦除。圖11是使用單行/列解碼器和讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。該圖例示了根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有用于并行讀取和編程一頁存儲(chǔ)器單元的讀/寫電 路的存儲(chǔ)器器件1196。存儲(chǔ)器器件1196可以包括一個(gè)或多個(gè)存儲(chǔ)器晶片(die) 1198。存 儲(chǔ)器晶片1198包括存儲(chǔ)元件的二維陣列1000、控制電路1110以及讀/寫電路1165。在一 些實(shí)施例中，存儲(chǔ)元件的陣列可以是三維的。存儲(chǔ)器陣列1000可由字線經(jīng)由行解碼器1130 尋址以及由位線經(jīng)由列解碼器1160尋址。讀/寫電路1165包括多個(gè)感測(cè)塊1100，并允許 并行讀取或編程一頁存儲(chǔ)元件。一般，控制器1150被包括在與一個(gè)或多個(gè)存儲(chǔ)器晶片1198 相同的存儲(chǔ)器器件1196(例如，可移除存儲(chǔ)卡)中。命令和數(shù)據(jù)經(jīng)由線路1120在主機(jī)和控 制器1150之間傳遞，并經(jīng)由線路1118在控制器和一個(gè)或多個(gè)存儲(chǔ)器晶片1198之間傳遞?？刂齐娐?110與讀/寫電路1165協(xié)作以對(duì)存儲(chǔ)器陣列1000執(zhí)行存儲(chǔ)器操作?？?制電路1110包括狀態(tài)機(jī)1112、芯片上地址解碼器1114和功率控制模塊1116。狀態(tài)機(jī)1112 提供對(duì)存儲(chǔ)器操作的芯片級(jí)控制。芯片上地址解碼器1114提供在由主機(jī)或存儲(chǔ)器控制器 使用的地址與由解碼器1130和1160使用的硬件地址之間的地址接口。功率控制模塊1116 控制在存儲(chǔ)器操作期間向字線和位線提供的功率和電壓。在一些實(shí)現(xiàn)方式中，圖11的一些組件可以組合。在各種設(shè)計(jì)中，除了存儲(chǔ)元件陣 列1000之外的圖11的組件中的一個(gè)或多個(gè)(單獨(dú)或組合)可以被當(dāng)作管理或控制電路。例 如，一個(gè)或多個(gè)管理或控制單路可以包括控制電路1110、狀態(tài)機(jī)1112、解碼器1114/1160、 功率控制1116、感測(cè)塊1100、讀/寫電路1165、控制器1150等的任意一個(gè)或組合。圖12是使用雙行/列解碼器和讀/寫電路的非易失性存儲(chǔ)器系統(tǒng)的框圖。這 里，提供了圖11所示的存儲(chǔ)器器件1196的另一布置。以對(duì)稱方式在陣列的相對(duì)側(cè)上實(shí)現(xiàn) 各種外圍電路對(duì)存儲(chǔ)器陣列1000的存取，從而每側(cè)的存取線和電路的密度降低一半。由 此，行解碼器被劃分為行解碼器1130A和1130B，并且列解碼器被劃分為列解碼器1160A和 1160Bo類似地，讀/寫電路被劃分為從陣列1000的底部連接到位線的讀/寫電路1165A 和從陣列1000的頂部連接到位線的讀/寫電路1165B。以此方式，讀/寫模塊的密度基本 降低一半。圖12的器件也可以包括控制器，如上所述用于圖11的器件的控制器。圖13是描繪感測(cè)塊的一個(gè)實(shí)施例的框圖。單個(gè)感測(cè)塊1100被劃分為稱為感測(cè)模 塊1180的核心部分和公共部分1190。在一個(gè)實(shí)施例中，將存在用于每個(gè)位線的單獨(dú)的感 測(cè)模塊1180以及用于多個(gè)感測(cè)模塊1180的集合的一個(gè)公共部分1190。在一個(gè)例子中，感 測(cè)塊將包括一個(gè)公共部分1190和八個(gè)感測(cè)模塊1180。一組中的每個(gè)感測(cè)模塊將經(jīng)由數(shù)據(jù) 總線1172與相關(guān)的公共部分通信。進(jìn)一步的細(xì)節(jié)請(qǐng)參照在2006年6月四日公開的、題 為“Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers"的美國專利申請(qǐng)公開號(hào)2006/0140007，其全文通過引用合并于此。感測(cè)模塊1180包括感測(cè)電路塊1170，其確定所連接的位線中的導(dǎo)電電流是在預(yù) 定閾值電平以上還是以下。感測(cè)模塊1180還包括位線鎖存器1182，其用于設(shè)置所連接的位 線上的電壓情況。例如，位線鎖存器1182中所鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的位線被拉到 指定編程禁止的狀態(tài)(例如，Vdd)。公共部分1190包括處理器1192、數(shù)據(jù)鎖存器集1194和耦接在該數(shù)據(jù)鎖存器集 1194和數(shù)據(jù)總線1120之間的1/0接口 1196。處理器1192進(jìn)行計(jì)算。例如，其功能之一是 確定在被感測(cè)的存儲(chǔ)元件中存儲(chǔ)的數(shù)據(jù)，并將所確定的數(shù)據(jù)存儲(chǔ)在該數(shù)據(jù)鎖存器集中。該 數(shù)據(jù)鎖存器集1194用于存儲(chǔ)在讀操作期間由處理器1192確定的數(shù)據(jù)位。其還用于存儲(chǔ)在編程操作期間從數(shù)據(jù)總線1120輸入的數(shù)據(jù)位。所輸入的數(shù)據(jù)位表示要被編程到存儲(chǔ)器中 的寫數(shù)據(jù)。I/O接口 1196提供在數(shù)據(jù)鎖存器1194和數(shù)據(jù)總線1120之間的接口。在讀取或感測(cè)期間，系統(tǒng)的操作在狀態(tài)機(jī)1112的控制之下，該狀態(tài)機(jī)1112控制向 被尋址的存儲(chǔ)元件提供不同的控制柵極電壓。當(dāng)步經(jīng)(st印through)與存儲(chǔ)器所支持的 各種存儲(chǔ)器狀態(tài)相對(duì)應(yīng)的各種預(yù)定義的控制柵極電壓時(shí)，感測(cè)模塊1180可以行進(jìn)(trip) 在這些電壓之一，并且輸出將從感測(cè)模塊1180經(jīng)由總線1172提供到處理器1192。在那時(shí)， 處理器1192通過考慮感測(cè)模塊的行進(jìn)事件和經(jīng)由輸入線1193來自狀態(tài)機(jī)的關(guān)于施加的控 制柵極電壓的信息來確定得到的存儲(chǔ)器狀態(tài)。然后，它計(jì)算該存儲(chǔ)器狀態(tài)的二進(jìn)制編碼，并 將得到的數(shù)據(jù)位存儲(chǔ)到數(shù)據(jù)鎖存器1194中。在核心部分的另一實(shí)施例中，位線鎖存器482 起兩個(gè)作用作為用于鎖存感測(cè)模塊1180的輸出的鎖存器以及作為如上所述的位線鎖存 器兩者。一些實(shí)現(xiàn)方式可以包括多個(gè)處理器1192。在一個(gè)實(shí)施例中，每個(gè)處理器1192將包 括輸出線(未繪出)，使得每個(gè)輸出線被線或(wired-OR)在一起。在一些實(shí)施例中，輸出線 在連接到線或線(wired-OR line)之前被反相。該配置使得能夠在編程驗(yàn)證過程期間快速 確定何時(shí)已經(jīng)完成編程過程，因?yàn)榻邮站€或的狀態(tài)機(jī)可確定被編程的所有位何時(shí)達(dá)到期望 的電平。例如，當(dāng)每個(gè)位達(dá)到其期望電平時(shí)，用于該位的邏輯0將被發(fā)送到線或線(或數(shù)據(jù) 1被反相)。當(dāng)所有位輸出數(shù)據(jù)0(或數(shù)據(jù)1被反相)時(shí)，則狀態(tài)機(jī)得知終止編程過程。因 為每個(gè)處理器與八個(gè)感測(cè)模塊通信，所以狀態(tài)機(jī)需要讀取線或線八次，或者邏輯被添加到 處理器1192以累積相關(guān)位線的結(jié)果，使得狀態(tài)機(jī)僅需要讀取線或線一次。類似地，通過正 確選擇邏輯電平，全局狀態(tài)機(jī)可以檢測(cè)到第一位何時(shí)改變其狀態(tài)，并相應(yīng)地改變算法。在編程或驗(yàn)證期間，要編程的數(shù)據(jù)從數(shù)據(jù)總線1120存儲(chǔ)在該數(shù)據(jù)鎖存器集1194 中。在狀態(tài)機(jī)控制下的編程操作包括將一系列編程電壓脈沖施加到被尋址的存儲(chǔ)元件的控 制柵極。每個(gè)編程脈沖之后跟隨讀回(read back)(驗(yàn)證)，以確定存儲(chǔ)元件是否已經(jīng)被編 程到期望的存儲(chǔ)器狀態(tài)。處理器1192相對(duì)于期望的存儲(chǔ)器狀態(tài)監(jiān)視讀回存儲(chǔ)器狀態(tài)。當(dāng) 兩者一致時(shí)，處理器1192設(shè)置位線鎖存器1182以便使得位線被拉至指定編程禁止的狀態(tài)。 這禁止耦接到位線的存儲(chǔ)元件被進(jìn)一步編程，即使編程脈沖出現(xiàn)在其控制柵極上。在其他 實(shí)施例中，處理器最初加載位線鎖存器1182，并且感測(cè)電路在驗(yàn)證過程期間將其設(shè)置為禁 止值。數(shù)據(jù)鎖存器堆疊1194包含對(duì)應(yīng)于感測(cè)模塊的數(shù)據(jù)鎖存器的堆疊。在一個(gè)實(shí)施例 中，每個(gè)感測(cè)模塊1180存在三個(gè)數(shù)據(jù)鎖存器。在一些實(shí)施方式中(但不是必需的)，數(shù)據(jù)鎖 存器被實(shí)現(xiàn)為移位寄存器，從而在其中存儲(chǔ)的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線1120的串 行數(shù)據(jù)，并反之亦然。在優(yōu)選實(shí)施例中，對(duì)應(yīng)于m個(gè)存儲(chǔ)元件的讀/寫塊的所有數(shù)據(jù)鎖存器 可以鏈接在一起以形成塊移位寄存器，從而數(shù)據(jù)塊可以通過串行傳送而被輸入或輸出。具 體地，r個(gè)讀/寫模塊的堆(bank)被適配為使得它的數(shù)據(jù)鎖存器的集合中的每個(gè)將按順序 把數(shù)據(jù)移入或移出數(shù)據(jù)總線，就像它們是整個(gè)讀/寫塊的移位寄存器的一部分那樣。可在以下文件中找到關(guān)于非易失性存儲(chǔ)器件的各種實(shí)施例的結(jié)構(gòu)和/或操作的 另外的信息(1)2007 年 3 月 27 日公告的題為 “Non-Volatile Memory And Method With Reduced Source Line Bias Errors” 的美國專利 7196931 ; (2) 2006 年 4 月 4 日公告的題 為"Non-Volatile Memory And Method With Improved Sensing” 的美國專利 7023736 ;(3)2006^5^ 16 H"Memory Sensing Circuit And Method For Low VoltageOperation” 的美國專利 7046568 ； (4) 2006 年 10 月 5 日公開的題為 ‘‘Compensating for Coupling During Read Operations of Non-Volatile Memory” 白勺 _ _ #禾Ij _ & Jf 2006/0221692 ；以及(5) 2006 年 7 月 20 日公開的題為 ‘‘Reference Sense Amplifier For Non-Volatile Memory”的美國專利申請(qǐng)公開2006/0158947。所有上面列出的五篇專利文 檔通過引用全文被合并于此。圖14例示了對(duì)于全位線存儲(chǔ)器構(gòu)造或者對(duì)于奇偶存儲(chǔ)器構(gòu)造將存儲(chǔ)器陣列組 織為塊的例子。描述了存儲(chǔ)器陣列1400的示例結(jié)構(gòu)。作為一個(gè)例子，描述了被分區(qū)為 10 塊的NAND快閃EEPR0M。每個(gè)塊中存儲(chǔ)的數(shù)據(jù)可以同時(shí)被擦除。在一個(gè)實(shí)施例中， 塊是同時(shí)被擦除的存儲(chǔ)元件的最小單位。在該例子中，在每個(gè)塊中，存在對(duì)應(yīng)于位線BL0、 BLU. . . BL8511的8512列。在稱為全位線(ABL)構(gòu)造(構(gòu)造1410)的一個(gè)實(shí)施例中，在讀 取和編程操作期間，可以同時(shí)選擇一塊的所有位線。沿著公共字線并連接到任意位線的存 儲(chǔ)元件可以同時(shí)被編程。在所提供的例子中，64個(gè)存儲(chǔ)元件和兩個(gè)啞存儲(chǔ)元件串聯(lián)形成NAND串。存在 六十四個(gè)數(shù)據(jù)字線和兩個(gè)啞字線，WL-dO和WfL-dl，其中每個(gè)NAND串包括六十四個(gè)數(shù)據(jù)存儲(chǔ) 元件和兩個(gè)啞存儲(chǔ)元件。在其他實(shí)施例中，NAND串可以具有多于或少于64個(gè)數(shù)據(jù)存儲(chǔ)元 件和兩個(gè)啞存儲(chǔ)元件。數(shù)據(jù)存儲(chǔ)器單元可以存儲(chǔ)用戶或系統(tǒng)數(shù)據(jù)。啞存儲(chǔ)器單元一般不用 來存儲(chǔ)用戶或系統(tǒng)數(shù)據(jù)。NAND串的一端經(jīng)由漏極選擇柵極(連接到選擇柵極漏極線S⑶)連接到相應(yīng)位線， 并且另一端經(jīng)由源極選擇柵極(連接到選擇柵極源極線SGQ連接到C-源極。在被稱為奇偶構(gòu)造(構(gòu)造1400)的一個(gè)實(shí)施例中，位線被劃分為偶數(shù)位線(BLe) 和奇數(shù)位線(BLo)。在此情況下，沿著公共字線并連接到奇數(shù)位線的存儲(chǔ)元件在一個(gè)時(shí)間被 編程，而沿著公共字線并連接到偶數(shù)位線的存儲(chǔ)元件在另一時(shí)間被編程。數(shù)據(jù)可以同時(shí)被 編程到不同塊中并從不同塊讀取。在此例子中，在每個(gè)塊中，存在被劃分為偶數(shù)列和奇數(shù)列 的8512列。在讀取和編程操作的一個(gè)配置期間，同時(shí)選擇4256個(gè)存儲(chǔ)元件。所選的存儲(chǔ)元 件具有相同的字線和相同類型的位線(例如，偶數(shù)或奇數(shù)位線)。因而，形成邏輯頁的532 字節(jié)數(shù)據(jù)可以同時(shí)被讀取或編程，并且存儲(chǔ)器的一個(gè)塊可以存儲(chǔ)至少八個(gè)邏輯頁(四條字 線，每條具有奇數(shù)和偶數(shù)頁)。對(duì)于多狀態(tài)存儲(chǔ)元件，當(dāng)每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù)時(shí)，其中 這兩位中的每位被存儲(chǔ)在不同頁中，一個(gè)塊存儲(chǔ)十六個(gè)邏輯頁。也可以使用其他尺寸的塊 和頁。對(duì)于ABL或奇偶構(gòu)造，可以通過將ρ阱升高到擦除電壓(例如，20V)并將所選塊的 字線接地來擦除存儲(chǔ)元件。源極和位線浮置?？梢詫?duì)整個(gè)存儲(chǔ)器陣列、對(duì)分離的塊或者作 為存儲(chǔ)器器件的一部分的另一單位的存儲(chǔ)元件進(jìn)行擦除。電子從存儲(chǔ)元件的浮置柵極轉(zhuǎn)移 到P阱區(qū)，使得存儲(chǔ)元件的Vth變?yōu)樨?fù)。圖15描繪了閾值電壓分布的示例集合。針對(duì)每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù)的情況 提供了存儲(chǔ)元件陣列的示例Vth分布。為被擦除的存儲(chǔ)元件提供第一閾值電壓分布E。還 繪出了對(duì)于被編程的存儲(chǔ)元件的三個(gè)閾值電壓分布A、B和C。在一個(gè)實(shí)施例中，E分布中的 閾值電壓為負(fù)的，并且A、B和C分布中的閾值電壓為正的。22
每個(gè)不同的電壓范圍對(duì)應(yīng)于數(shù)據(jù)位集合的預(yù)定值。被編程到存儲(chǔ)元件中的數(shù)據(jù)和 存儲(chǔ)元件的閾值電壓電平之間的具體關(guān)系取決于對(duì)存儲(chǔ)元件采用的數(shù)據(jù)編碼方案。例如， 美國專利6，222，762和2004年12月14日公開的美國專利申請(qǐng)公開2004/0255090描述了 用于多狀態(tài)閃存元件的各種數(shù)據(jù)編碼方案，兩者通過引用全文合并于此。在一個(gè)實(shí)施例中， 使用Gray碼分配將數(shù)據(jù)值分配到各閾值電壓范圍，從而如果浮置柵極的閾值電壓錯(cuò)誤地 偏移到其相鄰物理狀態(tài)，則將僅影響一位。一個(gè)例子將“11”分配到閾值電壓范圍E (狀態(tài) E)，將“10”分配到閾值電壓范圍A(狀態(tài)A)，將“00”分配給閾值電壓范圍B(狀態(tài)B)，以及 將“01”分配給閾值電壓范圍C(狀態(tài)C)。但是，在其他實(shí)施例中，不使用Gray碼。盡管示 出了四個(gè)狀態(tài)，但本發(fā)明也可以用于其他多狀態(tài)結(jié)構(gòu)，包括含有多于或少于四個(gè)狀態(tài)的那 些結(jié)構(gòu)。還提供了用于從存儲(chǔ)元件讀取數(shù)據(jù)的三個(gè)讀參考電壓Vra、Vrb和Vrc。通過測(cè)試 給定存儲(chǔ)元件的閾值電壓是在Vra、Vrb和Vrc以上還是以下，系統(tǒng)可以確定存儲(chǔ)元件處于 的狀態(tài)，例如編程情況。另外，提供了三個(gè)驗(yàn)證參考電壓Vva、Vvb和Vvc。當(dāng)存儲(chǔ)元件存儲(chǔ)另外的狀態(tài)時(shí)， 可以使用另外的讀取和參考值。當(dāng)將存儲(chǔ)元件編程到狀態(tài)A時(shí)，系統(tǒng)將測(cè)試那些存儲(chǔ)元件 是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲(chǔ)元件編程到狀態(tài)B時(shí)，系統(tǒng)將測(cè)試那些存 儲(chǔ)元件是否具有大于或等于Vvb的閾值電壓。當(dāng)將存儲(chǔ)元件編程到狀態(tài)C時(shí)，系統(tǒng)將確定 存儲(chǔ)元件是否具有它們的大于或等于Vvc的閾值電壓。在被稱為全序列(full sequence)編程的一個(gè)實(shí)施例中，可以將存儲(chǔ)元件從擦除 狀態(tài)E直接編程到已編程狀態(tài)A、B或C中的任一個(gè)。例如，可首先擦除要被編程的存儲(chǔ)元 件的全體(population)，從而全體中的所有存儲(chǔ)元件處于已擦除狀態(tài)E。然后將使用諸如 由圖19的控制柵極電壓序列所繪的一系列編程脈沖來直接將存儲(chǔ)元件編程到狀態(tài)A、B或 C。當(dāng)一些存儲(chǔ)元件正從狀態(tài)E被編程到狀態(tài)A時(shí)，其他存儲(chǔ)元件正從狀態(tài)E被編程到狀態(tài)B 和/或從狀態(tài)E被編程到狀態(tài)C。當(dāng)在所選字線WLi上從狀態(tài)E編程到狀態(tài)C時(shí)，在WLi-I 下的相鄰浮置柵極的寄生耦合量最大，因?yàn)樵赪Li下的浮置柵極上的電荷量的改變與在從 狀態(tài)E編程到狀態(tài)A或從狀態(tài)E編程到狀態(tài)B時(shí)的電壓改變相比最大。當(dāng)從狀態(tài)E編程到 狀態(tài)B時(shí)，與相鄰浮置柵極的耦合量減少但仍然顯著。當(dāng)從狀態(tài)E編程到狀態(tài)A時(shí)，耦合量 更進(jìn)一步減少。從而，隨后讀取WLi-I的每個(gè)狀態(tài)所需的校正量將取決于WLi上的相鄰存 儲(chǔ)元件的狀態(tài)而變化。圖16例示了對(duì)存儲(chǔ)兩個(gè)不同頁較低頁和較高頁的數(shù)據(jù)的多狀態(tài)存儲(chǔ)元件編程 的兩遍技術(shù)的例子。描繪了四個(gè)狀態(tài)狀態(tài)E(ll)、狀態(tài)A(10)、狀態(tài)B(OO)和狀態(tài)C(01)。 對(duì)于狀態(tài)E，兩頁存儲(chǔ)“1”。對(duì)于狀態(tài)A，較低頁存儲(chǔ)“0”，較高頁存儲(chǔ)“1”。對(duì)于狀態(tài)B，兩 頁存儲(chǔ)“0”。對(duì)于狀態(tài)C，較低頁存儲(chǔ)“1”，較高頁存儲(chǔ)“0”。注意，盡管已經(jīng)將具體位樣式 (bit pattern)分配給每個(gè)狀態(tài)，但是也可以分配不同的位樣式。在第一遍編程中，根據(jù)要被編程到較低邏輯頁中的位來設(shè)置存儲(chǔ)元件的閾值電壓 電平。如果該位是邏輯“1”，則閾值電壓不改變，因?yàn)槠溆捎谙惹耙呀?jīng)被擦除而處于合適的 狀態(tài)。但是，如果要被編程的位是邏輯“0”，則存儲(chǔ)元件的閾值電平增加到狀態(tài)A，如箭頭 1600所示。這結(jié)束第一遍編程。在第二遍編程中，根據(jù)被編程到較高邏輯頁中的位來設(shè)置存儲(chǔ)元件的閾值電壓電平。如果較高邏輯頁位要存儲(chǔ)邏輯“1”，則不發(fā)生編程，因?yàn)槿Q于較低頁位的編程，存儲(chǔ) 元件處于狀態(tài)E或A之一，兩者都帶有較高頁位“ 1 ”。如果較高頁位將為邏輯“0”，則閾值 電壓移動(dòng)。如果第一遍導(dǎo)致存儲(chǔ)元件保持在已擦除狀態(tài)E，則在第二階段中，存儲(chǔ)元件被編 程使得閾值電壓增加到在狀態(tài)C之內(nèi)，如箭頭1620所示。如果存儲(chǔ)元件由于第一遍編程已 經(jīng)被編程到狀態(tài)A，則存儲(chǔ)元件在第二遍中進(jìn)一步被編程，使得閾值電壓增加到在狀態(tài)B之 內(nèi)，如箭頭1610所示。第二遍的結(jié)果是將存儲(chǔ)元件編程到被指定為對(duì)較高頁存儲(chǔ)邏輯“0”、 而不改變較低頁的數(shù)據(jù)的狀態(tài)中。在圖15和圖16兩者中，與相鄰字線上的浮置柵極的耦 合量取決于最終狀態(tài)。在一個(gè)實(shí)施例中，如果寫入足夠填滿整個(gè)頁的數(shù)據(jù)，則系統(tǒng)可以被設(shè)置為進(jìn)行全 序列寫入。如果未寫入對(duì)于整頁的足夠數(shù)據(jù)，則編程過程可以利用所接收的數(shù)據(jù)來編程 較低頁。當(dāng)接收到隨后的數(shù)據(jù)時(shí)，則系統(tǒng)將編程較高頁。在另一實(shí)施例中，如果隨后接收 到足夠填滿整個(gè)(或大部分)字線的存儲(chǔ)元件的數(shù)據(jù)，則系統(tǒng)可以在對(duì)較低頁編程的模 式下開始寫入，并轉(zhuǎn)換為全序列編程模式。在2006年6月15日公開的題為“Pipelined Programming of Non-Volatile Memories Using Early Data” 的美國專禾Ij 申請(qǐng)公開 2006/0126390中公開了這樣的實(shí)施例的更多細(xì)節(jié)，其全文通過引用合并于此。圖17a_c公開了對(duì)非易失性存儲(chǔ)器編程的另一過程，其通過對(duì)于任何特定存儲(chǔ)元 件，在針對(duì)先前頁向相鄰存儲(chǔ)元件寫入之后，關(guān)于特定頁向該特定存儲(chǔ)元件寫入來降低浮 置柵極與浮置柵極耦合的影響。在一個(gè)示例實(shí)現(xiàn)方式中，非易失性存儲(chǔ)元件使用四個(gè)數(shù)據(jù) 狀態(tài)，在每個(gè)存儲(chǔ)元件中存儲(chǔ)兩位數(shù)據(jù)。例如，假設(shè)狀態(tài)E是已擦除狀態(tài)，狀態(tài)A、B和C是 已編程狀態(tài)。狀態(tài)E存儲(chǔ)數(shù)據(jù)11。狀態(tài)A存儲(chǔ)數(shù)據(jù)01。狀態(tài)B存儲(chǔ)數(shù)據(jù)10。狀態(tài)C存儲(chǔ) 數(shù)據(jù)00。這是非Gray編碼的例子，因?yàn)閮晌辉谙噜彔顟B(tài)A和B之間均改變。也可以使用將 數(shù)據(jù)編碼到物理數(shù)據(jù)狀態(tài)的其他編碼。每個(gè)存儲(chǔ)元件存儲(chǔ)兩頁數(shù)據(jù)。為了參考，這些數(shù)據(jù) 頁將被稱為較高頁和較低頁；但是，可以對(duì)它們給出其他標(biāo)記。關(guān)于狀態(tài)A，較高頁存儲(chǔ)位 0并且較低頁存儲(chǔ)位1。關(guān)于狀態(tài)B，較高頁存儲(chǔ)位1并且較低頁存儲(chǔ)位0。關(guān)于狀態(tài)C，兩 頁存儲(chǔ)位數(shù)據(jù)0。編程過程是兩步過程。在第一步中，編程較低頁。如果較低頁要保持?jǐn)?shù)據(jù)1，則存 儲(chǔ)元件狀態(tài)保持在狀態(tài)E。如果數(shù)據(jù)要被編程到0，則存儲(chǔ)元件的電壓的閾值升高，使得存 儲(chǔ)元件被編程到狀態(tài)B’。因而圖17a示出了從狀態(tài)E到狀態(tài)B’的存儲(chǔ)器元件的編程。狀 態(tài)B’是狀態(tài)B的過渡狀態(tài)；因而，驗(yàn)證點(diǎn)被繪出為Vvb’，其低于Vvb。在一個(gè)實(shí)施例中，在將存儲(chǔ)元件從狀態(tài)E編程到狀態(tài)B’之后，其在NAND串中的鄰 近存儲(chǔ)元件(WLn+Ι)則將關(guān)于其較低頁被編程。例如，返回參見圖2，在存儲(chǔ)元件106的較 低頁被編程之后，存儲(chǔ)元件104的較低頁將被編程。在編程了存儲(chǔ)元件104之后，如果存儲(chǔ) 元件104具有從狀態(tài)E升高到狀態(tài)B’的閾值電壓，則浮置柵極與浮置柵極耦合效應(yīng)將升高 存儲(chǔ)元件106的視在(apparent)閾值電壓。這將具有將狀態(tài)B’的閾值電壓分布加寬為如 圖17b的閾值電壓分布1750所示。當(dāng)編程較高頁時(shí)，將補(bǔ)救(remedy)閾值電壓分布的這 種視在加寬。圖17c描繪了編程較高頁的過程。如果存儲(chǔ)元件處于已擦除狀態(tài)E并且較高頁要 保持在1，則存儲(chǔ)元件將保持在狀態(tài)E。如果存儲(chǔ)元件處于狀態(tài)E并且其較高頁數(shù)據(jù)要被編 程到0，則存儲(chǔ)元件的閾值電壓將升高，使得存儲(chǔ)元件處于狀態(tài)A。如果存儲(chǔ)元件處于中間閾值電壓分布1750中，并且較高頁數(shù)據(jù)要維持在1，則存儲(chǔ)元件將被編程到最終狀態(tài)B。如 果存儲(chǔ)元件處于中間閾值電壓分布1750中，并且較高頁要變?yōu)閿?shù)據(jù)0，則存儲(chǔ)元件的閾值 電壓將升高，使得存儲(chǔ)元件處于狀態(tài)C。圖17a-c所示的過程降低了浮置柵極與浮置柵極耦 合的影響，因?yàn)閮H鄰居近存儲(chǔ)元件的較高頁編程將對(duì)給定存儲(chǔ)元件的視在閾值電壓具有影 響。交替狀態(tài)編碼的例子是當(dāng)較高頁數(shù)據(jù)為1時(shí)從分布1750移動(dòng)至狀態(tài)C，并且在較高頁 數(shù)據(jù)為0時(shí)移動(dòng)至狀態(tài)B。盡管圖17a_c提供了關(guān)于四個(gè)數(shù)據(jù)狀態(tài)和兩頁數(shù)據(jù)的例子，但是所教導(dǎo)的概念可 以應(yīng)用于具有多于或少于四個(gè)狀態(tài)和不同于兩頁的其他實(shí)現(xiàn)方式。例如，圖fe-d討論了具 有三頁的實(shí)施例較低頁、中間頁和較高頁。圖18是描述對(duì)非易失性存儲(chǔ)器編程的方法的一個(gè)實(shí)施例的流程圖。在一個(gè)實(shí)現(xiàn) 方式中，在編程之前(按塊或其他單位)擦除存儲(chǔ)元件。在步驟1800中，由控制器發(fā)出“數(shù) 據(jù)加載”命令，并且輸入被控制電路1110接收。在步驟1805中，指定頁地址的地址數(shù)據(jù)從 控制器或主機(jī)輸入到解碼器1114。在步驟1810中，被尋址的頁的一頁編程數(shù)據(jù)被輸入到數(shù) 據(jù)緩存器用于編程。該數(shù)據(jù)被鎖存在合適的鎖存器集中。在步驟1815中，由控制器向狀態(tài) 機(jī)1112發(fā)出“編程”命令。被“編程”命令觸發(fā)，使用被施加到合適的所選字線的圖19的脈沖串(train) 1900 的階梯編程脈沖，在步驟1810中鎖存的數(shù)據(jù)將被編程到由狀態(tài)機(jī)1112控制的所選存儲(chǔ)元 件中。在步驟1820中，編程電壓VreM被初始化為開始脈沖(例如，12V或其他值)，并且由狀 態(tài)機(jī)1112維持的編程計(jì)數(shù)器(PC)被初始化在0。在步驟183中，第一 VreM脈沖被施加到所 選字線，以開始對(duì)與所選字線相關(guān)的存儲(chǔ)元件編程。如果邏輯“0”被存儲(chǔ)在特定數(shù)據(jù)鎖存 器中，表示相應(yīng)存儲(chǔ)器單元應(yīng)該被編程，則相應(yīng)位線接地。另一方面，如果邏輯“ 1，，被存儲(chǔ) 在特定鎖存器中，表示相應(yīng)存儲(chǔ)器單元應(yīng)該保持在其當(dāng)前數(shù)據(jù)狀態(tài)，則相應(yīng)位線連接到Vdd 以禁止編程。在步驟1835中，驗(yàn)證所選存儲(chǔ)器單元的狀態(tài)。如果檢測(cè)到所選存儲(chǔ)元件的目標(biāo)閾 值電壓已經(jīng)達(dá)到合適的電平，則存儲(chǔ)在相應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)改變?yōu)檫壿嫛?”。如果檢測(cè) 到閾值電壓還未達(dá)到合適的電平，則存儲(chǔ)在相應(yīng)數(shù)據(jù)鎖存器中的數(shù)據(jù)不改變。以此方式，具 有存儲(chǔ)在其相應(yīng)數(shù)據(jù)鎖存器中的邏輯“1”的位線不需要被編程。當(dāng)所有數(shù)據(jù)鎖存器存儲(chǔ)邏 輯“1”時(shí)，狀態(tài)機(jī)(經(jīng)由上述線或型機(jī)制)得知所有的所選存儲(chǔ)元件都已經(jīng)被編程。在步驟 1840中，檢查所有的數(shù)據(jù)鎖存器是否存儲(chǔ)邏輯“ 1 ”。如果所有數(shù)據(jù)鎖存器存儲(chǔ)邏輯“ 1 ”，則 編程過程完成且成功，因?yàn)樗械乃x存儲(chǔ)元件已被編程和驗(yàn)證。在步驟1845中報(bào)告“通 過”(PASQ的狀態(tài)。如果在步驟1840中確定不是所有數(shù)據(jù)鎖存器都存儲(chǔ)邏輯“1”，則編程過程繼續(xù)。 在步驟1850中，針對(duì)編程限制值PCmax檢查編程計(jì)數(shù)器PC。編程限制值的一個(gè)例子是20 ； 但是，也可以使用其他值。如果編程計(jì)數(shù)器PC不小于PCmax，則編程過程已經(jīng)失敗，并且在 步驟1855中報(bào)告狀態(tài)“失敗”(FAIL)。如果編程計(jì)數(shù)器PC小于PCmax，則在步驟1860中， VreM增加步長大小，并且編程計(jì)數(shù)器PC遞增。然后過程循環(huán)回到步驟1830，以施加下一 VreM 脈沖。圖19描繪了在編程期間施加到非易失性存儲(chǔ)元件的控制柵極的示例脈沖串 1900，以及在脈沖串期間發(fā)生的升壓(boost)模式下的切換(switch)。脈沖串1900包括被施加到選擇用于編程的字線的一系列編程脈沖1905、1910、1915、1920、1925、· · ·。在一個(gè) 實(shí)施例中，編程脈沖具有電壓VreM，該電壓VreM開始于12V，并對(duì)于每個(gè)連續(xù)的編程脈沖以例 如0.5V的增量而增加，直至達(dá)到最大20V。在編程脈沖之間是驗(yàn)證脈沖。例如，驗(yàn)證脈沖 集1906包括三個(gè)驗(yàn)證脈沖。在一些實(shí)施例中，對(duì)于數(shù)據(jù)要編程到的每個(gè)狀態(tài)，例如狀態(tài)A、 B和C，可以有一個(gè)驗(yàn)證脈沖。在其他實(shí)施例中，可以有更多或更少的驗(yàn)證脈沖。每個(gè)集合 中的驗(yàn)證脈沖可以具有例如Vva、Vvb和Vvc (圖16)或Vvb’ (圖17a)的幅度。如所述，施加到字線以實(shí)現(xiàn)升壓模式的電壓在發(fā)生編程時(shí)被施加，例如，在編程脈 沖之前或編程脈沖期間被施加。實(shí)踐中，可以稍微在每個(gè)編程脈沖之前啟動(dòng)升壓模式的升 壓電壓，并在每個(gè)編程脈沖之后移除。另一方面，在例如發(fā)生在兩個(gè)編程脈沖之間的驗(yàn)證過 程期間，不施加升壓電壓。而是，一般小于升壓電壓的讀取/驗(yàn)證電壓被施加到未選字線。 在當(dāng)前被編程的存儲(chǔ)元件的閾值電壓正與驗(yàn)證電平相比較時(shí)，讀取電壓具有足夠維持NAND 串中先前被編程的存儲(chǔ)元件導(dǎo)通的幅度。已經(jīng)為了例示和描述的目的給出了本發(fā)明的前述詳細(xì)說明。不意圖它是窮盡的或 將本發(fā)明限制到所公開的精確形式。根據(jù)以上教導(dǎo)，許多修改和變化是可能的。選擇所描 述的實(shí)施例以便最好地解釋本發(fā)明的原理及其實(shí)踐應(yīng)用，從而使得本領(lǐng)域技術(shù)人員能夠在 各種實(shí)施例中并使用適合于預(yù)期的特定使用的各種修改來最好地利用本發(fā)明。意圖由所附 權(quán)利要求限定本發(fā)明的范圍。
權(quán)利要求
1.一種非易失性存儲(chǔ)系統(tǒng)，包括 非易失性存儲(chǔ)元件的集合(812)；感測(cè)組件(800)，其與所述非易失性存儲(chǔ)元件的集合的感測(cè)節(jié)點(diǎn)(814)相關(guān)； 源極(801)，其與所述非易失性存儲(chǔ)元件的集合相關(guān)； 調(diào)壓器(827)，用于調(diào)壓所述源極的電壓電平；以及 下拉電路(擬3)，用于將所述感測(cè)節(jié)點(diǎn)拉至所述源極。
2.如權(quán)利要求1所述的非易失性存儲(chǔ)系統(tǒng)，其中所述非易失性存儲(chǔ)元件的集合被提供在NAND串中，以及所述感測(cè)組件在感測(cè)操作期 間選擇性地耦接到所述NAND串。
3.如權(quán)利要求1或2所述的非易失性存儲(chǔ)系統(tǒng)，還包括晶體管(817)，其響應(yīng)于所述感測(cè)組件確定所述非易失性存儲(chǔ)元件的至少一個(gè)已經(jīng)被 編程到預(yù)期狀態(tài)而被設(shè)置在導(dǎo)電狀態(tài)，所述感測(cè)節(jié)點(diǎn)經(jīng)由所述晶體管被拉至所述源極。
4.如權(quán)利要求1-3中的任一個(gè)所述的非易失性存儲(chǔ)系統(tǒng)，其中在確定所述非易失性存儲(chǔ)元件的至少一個(gè)已經(jīng)被編程到預(yù)期狀態(tài)之后，所述感測(cè)組件 被鎖定不能感測(cè)。
5.如權(quán)利要求1-4中的任一個(gè)所述的非易失性存儲(chǔ)系統(tǒng)，其中 所述源極的電壓電平被調(diào)壓到正DC電平。
6.如權(quán)利要求1-5中的任一個(gè)所述的非易失性存儲(chǔ)系統(tǒng)，其中 所述調(diào)壓器包括耦接到所述源極的反饋路徑(828)。
7.如權(quán)利要求1-6中的任一個(gè)所述的非易失性存儲(chǔ)系統(tǒng)，其中 所述調(diào)壓器與所述非易失性存儲(chǔ)系統(tǒng)的電源分離。
8.如權(quán)利要求1-7中的任一個(gè)所述的非易失性存儲(chǔ)系統(tǒng)，其中所述非易失性存儲(chǔ)元件的集合被提供在NAND串集合中的特定NAND串中，所述NAND串 集合包括其他NAND串，所述其他NAND串具有相關(guān)的感測(cè)節(jié)點(diǎn)；以及在感測(cè)操作期間，所述相關(guān)的感測(cè)節(jié)點(diǎn)中的至少一個(gè)不被拉至所述源極。
9.如權(quán)利要求1-8中的任一個(gè)所述的非易失性存儲(chǔ)系統(tǒng)，還包括至少一個(gè)控制電路，用于在感測(cè)操作期間控制所述下拉電路將所述感測(cè)節(jié)點(diǎn)拉至所述 源極。
10.如權(quán)利要求9所述的非易失性存儲(chǔ)系統(tǒng)，其中 所述感測(cè)操作包括作為編程操作的一部分的驗(yàn)證操作。
11.一種用于操作非易失性存儲(chǔ)系統(tǒng)的方法，包括將編程電壓施加到所述非易失性存儲(chǔ)系統(tǒng)中的所選字線，所述非易失性存儲(chǔ)系統(tǒng)包括 NAND串的集合(812)，所述NAND串具有相關(guān)的感測(cè)節(jié)點(diǎn)(814)，所述NAND串的集合與源極 (801)相關(guān)；以及在施加所述編程電壓之后，將驗(yàn)證電壓施加到所選字線，同時(shí)調(diào)節(jié)所述源極的電壓電 平，并將所述感測(cè)節(jié)點(diǎn)的至少一個(gè)的電壓拉至所述源極。
12.如權(quán)利要求11所述的方法，其中 所述源極的電壓電平被調(diào)壓到正DC電平。
13.如權(quán)利要求11或12所述的方法，其中所述調(diào)節(jié)包括使用耦接到所述源極的反饋路徑(82 來控制所述電壓電平。
14.如權(quán)利要求11-13中的任一個(gè)所述的方法，其中所述源極的電壓電平基于所述非易失性存儲(chǔ)系統(tǒng)的電源電壓，但與所述電源電壓相分 離地被調(diào)節(jié)。
15.如權(quán)利要求11-14中的任一個(gè)所述的方法，其中在施加所述驗(yàn)證電壓時(shí)，所述感測(cè)節(jié)點(diǎn)中的至少另一個(gè)不被拉至所述源極。
全文摘要
下拉電路在諸如編程期間進(jìn)行的驗(yàn)證操作的感測(cè)操作期間在非易失性存儲(chǔ)器件中將位線電壓拉至調(diào)壓的源極電壓。存儲(chǔ)器件可包括NAND串和公共源極線，NAND串具有相關(guān)聯(lián)的位線和感測(cè)組件。當(dāng)NAND串的所選存儲(chǔ)元件已經(jīng)被編程為其預(yù)期狀態(tài)時(shí)，位線在后續(xù)驗(yàn)證操作期間鎖定，后續(xù)驗(yàn)證操作對(duì)于其他還未被鎖定的NAND串進(jìn)行。下拉設(shè)備耦接到每個(gè)位線并耦接到公共源極線，其電壓被調(diào)節(jié)為正DC電平，以防止從被鎖定的位線到還未鎖定的位線的系統(tǒng)功率總線(Vss)噪聲的耦合。
文檔編號(hào)G11C11/56GK102057439SQ200980121510
公開日2011年5月11日 申請(qǐng)日期2009年4月1日 優(yōu)先權(quán)日2008年4月8日
發(fā)明者李升弼, 梅文龍, 浩·T·古延, 王琪銘 申請(qǐng)人:桑迪士克公司