專利名稱：存儲器電路中的雙功率方案的制作方法
技術領域：
所揭示的實施例大體來說涉及存儲器電路。更具體來說，本發(fā)明涉及具有雙電源 配置的存儲器。
背景技術：
隨著集成存儲器電路按比例縮小以增加容量，需要減小電源電壓。然而，存儲器單 元(例如，靜態(tài)隨機存取存儲器或SRAM單元)及讀出放大器(SA)對所施加電壓的減小非 常敏感。隨著電壓減小，歸因于(例如)由存儲器單元存儲的電荷的值的不定性，存儲器寫 入及讀取錯誤(例如，軟錯誤)增加。為了減小功率消耗且實現(xiàn)電路大小的進一步減小，一 種方法是在維持供應到存儲器單元的電壓處于某個所要電平的同時，減小供應到除存儲器 單元陣列以外的電路(例如，解碼器、時鐘電路)的電壓電平。即使所述存儲器單元繼續(xù)在 較高電壓及功率電平下操作，凈效應在于實質上減小功率消耗，這是因為在任何特定時間， 在僅少數(shù)存儲器單元(例如，僅實際上被存取的存儲器單元)經(jīng)完全供電時支持電路在繼 續(xù)操作。在針對其它存儲器結構及介接裝置使用減小的電壓的同時在存儲器單元陣列內 實施足夠高電壓差可通過使用電平移位器來介接組件來實現(xiàn)。舉例來說，可在存儲器單元 陣列內使用具有為OV的低邏輯電平及為1. 3V的高邏輯電平的“高”電壓差，而為僅0. 7V 的高邏輯電平可用于其它存儲器結構(例如，用于例如地址解碼器及定時電路等存儲器單 元陣列的支持電路/與例如地址解碼器及定時電路等存儲器單元陣列相關聯(lián)的支持電路) 及介接裝置(例如，地址及數(shù)據(jù)總線)的陣列外部?？墒褂秒娖揭莆黄鱽韺崿F(xiàn)從低電壓邏 輯電平到較高電壓邏輯電平的轉變。電平移位器將低電壓邏輯電平轉換成存儲器單元陣列 的存儲器單元所需的較高電壓。在減小功率要求的同時，并入有這些電平移位器會消耗額 外能量來向所述電平移位器供電且需要芯片上的額外區(qū)域或空間(例如，芯片襯底“面積 (real estate)”)。所述電平移位器還可能引入信號傳播時間的延遲，從而使時鐘、控制及 數(shù)據(jù)信號時間滯后。因此，電平移位器的數(shù)目及配置可影響存儲器大小、定時及功率要求。

發(fā)明內容
根據(jù)本發(fā)明的實施例，一種雙電壓半導體存儲器裝置包括寫入驅動器、定時跟蹤 電路、存儲器單元。所述寫入驅動器接收低電壓數(shù)據(jù)輸入信號，且作為響應，將數(shù)據(jù)值寫入 到存儲器核心中。所述定時跟蹤電路根據(jù)與所述寫入驅動器將數(shù)據(jù)寫入到所述存儲器核心 中相關聯(lián)的時間而延遲高電壓字線信號。所述存儲器單元對所述高電壓字線信號及寫入數(shù) 據(jù)值的所述寫入驅動器做出響應以用于將數(shù)據(jù)存儲于其中。根據(jù)另一實施例，一種半導體存儲器裝置包括地址信號電平移位器、解碼器、寫入 驅動器及存儲器單元。所述地址電平移位器將低電平地址信號變換成較高電平地址信號。 所述解碼器接收所述較高電平地址信號，且作為響應，提供字線信號。所述寫入驅動器接收 低電平數(shù)據(jù)輸入信號，且作為響應，將數(shù)據(jù)值寫入到位線中。所述存儲器單元對所述字線信號及所述位線做出響應以用于將數(shù)據(jù)存儲于其中。在又一實施例中，一種半導體存儲器裝置包括襯底及形成于所述襯底上的地址信 號電平移位器。所述電平移位器將低電平地址信號變換成較高電平地址信號。所述存儲 器裝置還包括解碼器，所述解碼器形成于所述襯底上且經(jīng)配置以接收所述較高電平地址信 號，且作為響應，提供字線信號。所述存儲器進一步包括數(shù)據(jù)輸入端子，所述數(shù)據(jù)輸入端子 連接到所述襯底且經(jīng)配置以接收低電平數(shù)據(jù)信號。所述存儲器還包括形成于所述襯底上的 寫入驅動器，所述寫入驅動器接收低電平數(shù)據(jù)信號，且作為響應，寫入數(shù)據(jù)值。所述存儲器 還包括形成于所述襯底上的存儲器單元，所述存儲器單元對所述字線信號及所述經(jīng)寫入數(shù) 據(jù)值做出響應以用于將數(shù)據(jù)存儲于其中。在又一實施例中，提供一種用于操作存儲器單元的方法。所述方法包括基于低電 平數(shù)據(jù)輸入信號將寫入信號驅動到連接到存儲器單元的位線上；及將地址信號的電平從低 電平移位到較高電平。所述方法還包括解碼所述地址信號以提供啟動所述存儲器單元中的 若干選定存儲器單元的字線信號；及移位所施加時鐘信號的電平以提供高電平時鐘信號。 所述方法進一步包括調整所述高電平時鐘信號的定時以提供經(jīng)延遲時鐘信號；及響應于所 述經(jīng)延遲時鐘信號而將所述寫入信號從所述位線存儲于所述存儲器單元中的若干選定存 儲器單元中。前文已頗為廣泛地概述本發(fā)明的特征及技術優(yōu)點以便可更好地理解以下的詳細 描述。在下文中將描述形成本發(fā)明的權利要求書的標的物的額外特征及優(yōu)點。所屬領域的 技術人員應了解，所揭示的概念及特定實施例可容易地用作修改或設計用于執(zhí)行本發(fā)明的 相同目的的其它結構的基礎。所屬領域的技術人員還應認識到，所述等效構造不脫離如在 附加權利要求書中所闡述的本發(fā)明的精神及范圍。當結合隨附圖式考慮時，將從以下描述 更好地理解據(jù)信為本發(fā)明所特有的新穎特征(關于其組織及操作方法)以及其它目標及優(yōu) 點。然而，應明確地理解，圖中的每一者僅出于說明及描述的目的而提供，且既定不作為限 制本發(fā)明的定義。


為實現(xiàn)對本發(fā)明的更完整理解，現(xiàn)參考以下結合隨附圖式所進行的描述。圖1為包括與存儲器單元陣列的相應字線相關聯(lián)的電平移位器的常規(guī)存儲器裝 置的框圖。圖2為具有對存儲器單元陣列的解碼器及定時電路進行饋送的電平移位器的雙 電壓存儲器裝置的高階框圖。圖3為在圖3中所描繪的雙電壓存儲器裝置的更詳細框圖。圖4為描繪作為如圖4中所描繪的雙電壓存儲器裝置的部分的定時跟蹤電路的框 圖。圖5為連接于雙電壓存儲器裝置的相應部分的接地返回路徑中的一對腳踏開關 的示意圖。圖6為展示其中可有利地使用本發(fā)明的實施例的示范性無線通信系統(tǒng)的框圖。
具體實施例方式圖1為包括常規(guī)雙功率方案的存儲器裝置的框圖。存儲器電路的部分(例如，地 址解碼器)在相對較低電壓電平(例如，0到0. 7V)下操作，而存儲器單元陣列及讀出放大 器在較高電壓(例如，0到1.3V)下操作。在較低電壓下操作不需要高電壓電平的電路(例 如，地址解碼器)減小功率消耗及所產(chǎn)生的熱量。因此，較高1.3V高邏輯電平僅用以將信 息存儲于存儲器單元陣列的存儲器單元中且用以操作存儲器單元陣列的存儲器單元，因為 較高電壓電平對于增強數(shù)據(jù)存儲與檢索的完整性可為需要的。參看圖1，I/O電路101從存儲器裝置接收相對較低電壓信號(包括施加到I/O電 路的數(shù)據(jù)輸入(Din)、地址(Addr)及時鐘(elk)信號)且將所述相對較低電壓信號傳輸?shù)?存儲器裝置，且將低電平數(shù)據(jù)輸出信號D。ut從存儲器陣列傳輸?shù)浇邮諗?shù)據(jù)的外部裝置(或 可能集成到存儲器裝置或芯片中的其它電路)。數(shù)據(jù)輸入信號Din通過電平移位器10 到 104c而從0到0. 7V電平移位到為0到1. 3V的標稱較高電壓范圍。接著將所得經(jīng)電平移位 的Din信號供應到寫入驅動器10 到105c。將來自寫入驅動器10 到105c的標稱0到 1. 3V Din信號施加到位線109a到109f且傳輸?shù)絊RAM存儲器單元111。雖然僅展示為連接 到位線109b、109d、109f，但事實上，寫入驅動器10 到105c與位線109b、109d、109f及互 補位線109a、109c、109e均連通。低電平地址信號Addr及時鐘信號elk分別經(jīng)由I/O電路101傳輸?shù)降刂方獯a器 102及時鐘電平移位器103。解碼器102經(jīng)配置以接受所述低電壓地址信號Addr、對其進 行解碼，選擇且提供適當?shù)碗娖竭x擇信號到電平移位器108a到108f。電平移位器108a到 108f將由解碼器102提供的低電平(例如，0到0. 7V)信號的邏輯電平移位到對應于選定 字線IlOa到IlOf的適當高電平電壓輸出信號(例如，標稱地具有為OV的低邏輯電平及為 1.3V的高邏輯電平)。與經(jīng)啟動字線IlOa到IlOf連接或以其它方式與經(jīng)啟動字線IlOa到IlOf相關聯(lián)的 選定存儲器單元111經(jīng)啟用以將數(shù)據(jù)從位線109a到109f寫入或存儲到所述選定存儲器單元 中，或當在讀取操作模式下操作時，從存儲器單元讀取信息到對應位線109a到109f上。由于 解碼器102將低電壓輸出選擇信號提供到存儲器陣列(例如，具有為僅0. 7V的高邏輯電平)， 因此有必要為字線中的每一者提供電平移位器以獲得較高電壓電平(例如，具有為1. 3V的標 稱高邏輯電平的信號)。一般來說，η位行地址信號所需的電平移位器的數(shù)目導致與相應字 線相關聯(lián)的2"個電平移位器。舉例來說，按16個位組織為一兆位字的16兆位SRAM將包括 10條地址輸入線及多達一百萬條個別字線，每一者需要單獨的電平移位器。電平移位器103從I/O電路101接收低電平時鐘信號clk，且視需要將經(jīng)電平移位 的高電壓時鐘信號elk提供到存儲器的組件。將來自選定存儲器單元111的高電平輸出信 號提供到讀出放大器107a到107c，讀出放大器107a到107c又將輸出提供到隨后的緩沖器 106a到106c以經(jīng)由I/O電路101提供數(shù)據(jù)輸出信號D。ut。圖2為實施包括電平移位器的減少開銷的雙功率電路的存儲器電路的框圖，所述 電平移位器將適當高電壓(例如，O到1. 3V)地址及時鐘信號提供到存儲器裝置的I/O區(qū) 段，借此減小與相關聯(lián)于個別字線的電平移位器相關聯(lián)的數(shù)目及功率消耗。如所展示，寫入 驅動器從I/O電路接收數(shù)據(jù)信號以便將信息寫入到選定存儲器單元中而無需電平移位器。 一系列讀出放大器SA提供來自選定存儲器單元的低電平數(shù)據(jù)輸出信號D。ut。在另一實施例中，如下文所論述，所述讀出放大器在高電壓下操作且隨后的緩沖器在低電壓下操作。注意，出于本發(fā)明的解釋的目的，描繪單端口式SRAM單元?？纱云渌愋偷?存儲器單元，例如，雙端口式存儲器。類似地，雖然描繪特定存儲器架構，但可實施采用雙功 率或雙電壓方案的其它布置及配置。同樣地，雖然展示三位數(shù)據(jù)輸入、數(shù)據(jù)輸出及地址信 號，但典型配置將并入有由不同數(shù)目的數(shù)據(jù)、地址及控制信號線載運的更多位的數(shù)據(jù)及地 址f曰息。圖3為描繪實施減少開銷的雙功率方案以在減小存儲器大小的同時提供動態(tài)功 率節(jié)省的雙電壓存儲器電路的更詳細框圖。特定來說，圖3中所描繪的實施例為施加到I/ 0電路301的信號提供共同電平移位功能性以避免與個別字線相關聯(lián)的多個電平移位器的 需要。通過對在I/O電路301之前的或作為I/O電路301的部分的低電平地址信號進行電 平移位，需要更少組件來支持所述雙功率方案，借此減小空間要求，即，與由存儲器陣列自 身外部的組件所使用的相對較低電平電壓介接所必需的“芯片面積”。參看圖3，將地址信號Addr及時鐘信號elk分別施加到電平移位器313a到313c 及314以便將低電壓邏輯電平(例如，0到0. 7V)轉換為待施加到I/O電路301的高電平邏 輯信號(例如，0到1.3V)。接著將高電平信號供應到解碼器302及定時跟蹤電路312。所 述解碼器102對地址信號Addr進行解碼以通過將適當高電平存儲器單元選擇信號施加到 適當字線而選擇性地啟動字線310a到310f。如前所述，存儲器單元111在較高電壓(0到 1.3V)下操作以維持數(shù)據(jù)完整性。Din為經(jīng)由I/O電路301直接供應到寫入驅動器30 到305c的低電壓信號，而無 需相異的電平移位器(與圖2的配置相比)。寫入驅動器30 到305c將經(jīng)適當定時的信 號提供到位線109a到109f以用于將信息寫入到存儲器單元陣列的存儲器單元111中。雖 然僅展示為連接到位線109b、109d、109f，但事實上，寫入驅動器30 到305c與位線109b、 109d、109f和互補位線109a、109c、109e均連通，以基于正寫入的信號來對位線或互補位線 放電。由于在將數(shù)據(jù)從寫入驅動器30 到305c提供到位線109a到109f上時的可能的 延遲，定時電路312與時鐘信號elk適當?shù)赝交?。同步化可包括延遲或門控一時鐘信號 以適應低電壓電平寫入驅動器30 到305c將數(shù)據(jù)寫入到存儲器單元中的速度。即，由于 寫入驅動器30 到305c由低電壓信號驅動，因此可能在對適當位線放電以寫入所要值之 前產(chǎn)生增加的響應時間。為了適應此定時問題，定時跟蹤電路312可接收包括輸入322及 324的各種輸入以將寫入啟用信號及(如果必要)讀取啟用信號適當?shù)亻T控到各種存儲器 單元111。輸入322及3M源自于每一功率域(來自高功率域的一個信號及來自低功率域 的一個信號)。由于字線路徑處于高電壓且Din路徑處于低電壓，因此來自每一域的一個信 號促進對所述兩種功率域之間的定時的控制?？梢灶愃品绞綇拇鎯ζ鲉卧?11檢索或讀取信息。即，將指定待存取的存儲器單 元111的地址的地址信號Addr施加到電平移位器313a到313c。注意，出于本實例的目的， 雖然將三位寬地址信號與對應電平移位器313a到313c —起展示，但通常，地址信號將視存 儲器大小及配置而具有更多并行位的地址數(shù)據(jù)，例如，10位的地址可用以提供對存儲器的 一百萬個字(或其它可定址單元)的存取。類似地，雖然將Din及D-展示為各自為三位寬， 但通常，所述信號將實質上更寬(例如，16,32或64位寬的信號)。
響應于地址信號，解碼器102將適當選擇信號提供到選定字線310a到310f上以 存取(例如，啟用)對應存儲器單元111以用于將數(shù)據(jù)存儲到其中或從其中檢索數(shù)據(jù)。在 讀取操作模式中，來自存儲器單元111的數(shù)據(jù)由位線109a到109f傳輸?shù)阶x出放大器107a 到107c且隨即傳輸?shù)诫S后的緩沖器106a到106c。雖然為清晰起見而未在圖式中描繪，但 應了解，讀出放大器107a到107c與位線和互補位線均連通。隨后的緩沖器106a到106c在較低電壓電平下操作，從而將適當?shù)牡碗娖?例如， 0到0. 7V)D。ut信號提供到外部裝置。在替代實施例中，讀出放大器107a到107c與隨后的 緩沖器106a到106c均在低電壓下操作。雖然出于說明及解釋的目的，單組位線可用于從 存儲器單元陣列的存儲器單元111讀取及向存儲器單元陣列的存儲器單元111寫入兩者， 但可替代地使用單獨的寫入位線及讀取位線。圖4為實施減少開銷的雙功率方案的包括定時跟蹤電路312的雙電壓存儲器電路 的框圖。特定來說，由I/O電路301 (見圖幻提供的數(shù)據(jù)輸入信號為驅動寫入驅動器30 到305c的低電平信號。如先前所描述，歸因于寫入驅動器30 到305c的低電平驅動，可 能在將適當數(shù)據(jù)提供到相應位線109a到109f上時經(jīng)歷延遲。然而，在寫入操作已通過寫 入驅動器30 到305c完成之后，應啟用字線WL。字線啟用信號處于高功率域中，且因此應 被延遲。為產(chǎn)生延遲，從I/O控制器(I/O電路301上的一部分)接收時鐘信號elk的定時 跟蹤電路312可通過向解碼器102提供經(jīng)延遲時鐘信號clk_d而延遲施加來自解碼器102 的適當字線WL選擇信號。定時跟蹤電路312可對低電平信號322及高電平信號324中的 一者或兩者做出響應以提供時鐘信號clk_d的適當定時?，F(xiàn)解釋定時跟蹤的操作。觸發(fā)器G01)(或鎖存器)鎖存來自存儲器外部的數(shù)據(jù)， 且響應于從I/O電路301 (更具體來說，I/O電路301的被稱作I/O控制器301a的一部分) 接收的時鐘信號而將經(jīng)鎖存數(shù)據(jù)轉發(fā)到寫入驅動器305，所述寫入驅動器305接著準備好 將所述經(jīng)鎖存數(shù)據(jù)寫入到存儲器單元111中。定時跟蹤電路312通過產(chǎn)生經(jīng)延遲時鐘信號 clk_d而延遲解碼器路徑以使其與Din路徑的延遲相匹配。由于字線(WL)路徑為高電壓， 因此字線(WL)路徑較快，且由于Din路徑為低電壓，故Din路徑較慢。定時跟蹤電路312 基于輸入322跟蹤Din路徑的定時。由于解碼器102相對于寫入驅動器305而延遲，因此 在字線WL由解碼器102啟用之前數(shù)據(jù)準備好寫入。定時跟蹤電路還可跟蹤由電壓波動引起的定時變化。在一個實施例中，低電平信 號322來自于Din路徑(在低功率域中)且高電平信號3M來自于高功率域時鐘信號。在 另一實施例中，僅將來自高電壓域的信號提供到定時跟蹤電路312。圖5為一對“腳踏開關” 501及502的框圖，其各自分別控制存儲器的相應高電壓 部分503及低電壓部分504以便將所述存儲器選擇性地置于操作模式或備用或“休眠”模 式中。每一腳踏開關501、502針對存儲器的相關聯(lián)部分503、504而選擇性地中斷到虛擬接 地505、506的連接。由于在不同功率域中的操作電壓不同，因此提供兩個不同的虛擬接地。 如先前所描述，根據(jù)本發(fā)明的實施例，存儲器單元陣列及解碼器在高電壓電平下操作且借 此由腳踏開關501控制以響應于模式信號“休眠”而將所述邏輯選擇性地置于操作或休眠 模式中。類似地，包括(例如)寫入驅動器30 到305c及隨后的緩沖器106a到106c的 低電壓電平電路響應于開關502的狀態(tài)而選擇性地在操作模式或休眠操作模式下操作。休 眠模式提供減小的電流泄漏。
圖6展示其中可有利地使用本發(fā)明的實施例的示范性無線通信系統(tǒng)600。出于說 明的目的，圖6展示三個遠程單元620、630及650及兩個基站640。應認識到，典型無線通 信系統(tǒng)可具有更多遠程單元及基站。遠程單元620、630及650分別包括雙功率存儲器電路 625A、625B及625C (其為如以上所論述的本發(fā)明的實施例)。圖6展示來自基站640和遠 程單元620、630及650的前向鏈路信號680以及從遠程單元620、630及650到基站640的 反向鏈路信號690。在圖6中，遠程單元620被展示為移動電話，遠程單元630被展示為便攜式計算 機，且遠程單元650被展示為無線本地環(huán)路系統(tǒng)中的固定位置遠程單元。舉例來說，所述遠 程單元可為手機、手持式個人通信系統(tǒng)(PCQ單元、例如個人數(shù)據(jù)助理等便攜式數(shù)據(jù)單元， 或例如儀表讀取設備等固定位置數(shù)據(jù)單元。盡管圖6說明根據(jù)本發(fā)明的教示的遠程單元， 但本發(fā)明不限于這些示范性所說明單元。本發(fā)明可合適地用于包括雙功率存儲器電路的任 何裝置中。各種雙電壓存儲器電路的特征提供優(yōu)于替代布置的優(yōu)點。舉例來說，將包括單獨 切換元件的腳踏開關用于高及低電壓電路會在備用操作模式或休眠操作模式期間產(chǎn)生減 少的漏電流。使用低電壓寫入驅動器可消除單獨對電平移位器的需要，從而減小芯片面積 且進一步減少功率要求。在I/O電路的輸入處提供電平移位器減少了在其它布置(例如， 在替代地供應于地址解碼器的輸出處時)中原本可能需要的電平移位器數(shù)目。根據(jù)所描述 存儲器配置的特征的又一優(yōu)點來自讀出放大器，讀出放大器提供低輸出電壓電平，借此減 少在讀取操作期間的功率消耗且最小化原本可能因將高電壓驅動到芯片上的長金屬互連 線(例如，輸出總線)上而導致的功率損耗。雖然已闡述特定電路，但所屬領域的技術人員應了解，實踐本發(fā)明并不需要所有 所揭示的電路。此外，未描述某些眾所周知的電路，從而將著重點維持于本發(fā)明上。雖然已詳細地描述本發(fā)明及其優(yōu)點，但應理解，可在不脫離如由附加權利要求書 所界定的本發(fā)明的精神及范圍的情況下在本文中進行各種改變、替代及變更。此外，本申請 案的范圍既定不限于本說明書中所描述的過程、機器、制品、物質組成、裝置、方法及步驟的 特定實施例。如一般所屬領域的技術人員將從本發(fā)明的揭示內容所容易了解到，可根據(jù)本 發(fā)明來利用當前存在或日后將開發(fā)出的執(zhí)行與本文中描述的對應實施例實質上相同功能 或實現(xiàn)與本文中描述的對應實施例實質上相同結果的過程、機器、制品、物質組成、裝置、方 法或步驟。因此，附加權利要求書既定在其范圍內包括所述過程、機器、制品、物質組成、裝 置、方法或步驟。
權利要求
1.一種雙電壓半導體存儲器裝置，其包含多個寫入驅動器，其接收低電壓數(shù)據(jù)輸入信號，且作為響應，將數(shù)據(jù)值寫入到存儲器核 心中；定時跟蹤電路，其操作以根據(jù)與所述多個寫入驅動器將數(shù)據(jù)寫入到所述存儲器核心中 相關聯(lián)的時間而延遲高電壓字線信號；以及多個存儲器單元，其對所述高電壓字線信號及寫入數(shù)據(jù)值的所述寫入驅動器做出響應 以用于將數(shù)據(jù)存儲于其中。
2.根據(jù)權利要求1所述的雙電壓半導體存儲器裝置，其進一步包含連接到所述寫入驅 動器以接收所述數(shù)據(jù)值的多條位線。
3.根據(jù)權利要求1所述的雙電壓半導體存儲器裝置，其進一步包含多個地址信號電平移位器，其經(jīng)配置以將低電壓地址信號變換成高電壓地址信號；以及解碼器，其經(jīng)配置以接收所述高電壓地址信號，且作為響應，提供字線信號，其中所述 多個存儲器單元接收所述字線信號，借此指定所述存儲器單元中的若干選定存儲器單元以 使所述數(shù)據(jù)存儲于其中。
4.根據(jù)權利要求1所述的雙電壓半導體存儲器裝置，其中所述定時跟蹤電路接收低電 壓信號及高電壓信號以使得能夠計算所述延遲的持續(xù)時間。
5.根據(jù)權利要求1所述的雙電壓半導體存儲器裝置，其進一步包含低電壓腳踏開關，其包括將所述雙電壓半導體存儲器裝置的低電壓元件選擇性地連接 到第一虛擬接地的第一切換元件；以及高電壓腳踏開關，其包括將所述雙電壓半導體存儲器裝置的高電壓元件選擇性地連接 到第二虛擬接地的第二切換元件。
6.一種半導體存儲器裝置，其包含多個地址信號電平移位器，其經(jīng)配置以將低電平地址信號變換成較高電平地址信號；解碼器，其經(jīng)配置以接收所述較高電平地址信號，且作為響應，提供字線信號；多個寫入驅動器，其接收低電平數(shù)據(jù)輸入信號，且作為響應，將數(shù)據(jù)值寫入到多條位線 中；以及多個存儲器單元，其對所述字線信號及所述位線做出響應以用于將數(shù)據(jù)存儲于其中。
7.根據(jù)權利要求6所述的半導體存儲器裝置，其進一步包含選擇性地連接到所述存儲 器單元且對所述存儲于其中的數(shù)據(jù)進行響應以用于提供數(shù)據(jù)輸出信號的多個讀出放大器。
8.根據(jù)權利要求6所述的半導體存儲器裝置，其進一步包含定時跟蹤電路，其經(jīng)配置以控制所述字線信號的定時以補償在數(shù)據(jù)值的所述寫入時的 延遲。
9.根據(jù)權利要求8所述的半導體存儲器裝置，其進一步包含時鐘信號電平移位器，其經(jīng)配置以將低電平時鐘信號變換成較高電平時鐘信號，所述 定時跟蹤電路提供所述較高電平時鐘信號的適當延遲以補償所述寫入驅動器寫入所述數(shù) 據(jù)值時的所述延遲。
10.根據(jù)權利要求8所述的半導體存儲器裝置，其進一步包含對所述定時跟蹤電路的 高電壓輸入。
11.根據(jù)權利要求8所述的半導體存儲器裝置，其進一步包含對所述定時跟蹤電路的 低電壓輸入。
12.根據(jù)權利要求6所述的半導體存儲器裝置，其進一步包含 襯底；以及多個數(shù)據(jù)輸入端子，其連接到所述襯底且經(jīng)配置以接收所述數(shù)據(jù)輸入信號且將所述數(shù) 據(jù)輸入信號供應到所述寫入驅動器、所述地址信號電平移位器、所述解碼器，所述寫入驅動 器及所述存儲器單元形成于所述襯底上。
13.根據(jù)權利要求6所述的半導體存儲器裝置，其進一步包含高功率腳踏開關電路，其經(jīng)配置以選擇性地中斷到所述半導體存儲器裝置的高電壓組 件的第一虛擬接地的連接；以及低功率腳踏開關電路，其經(jīng)配置以選擇性地中斷到所述半導體存儲器裝置的低電壓組 件的第二虛擬接地的連接，所述高功率腳踏開關電路及所述低功率腳踏開關電路對共同休眠信號做出響應以用 于選擇性地在現(xiàn)用操作模式及備用操作模式下操作所述半導體存儲器裝置。
14.根據(jù)權利要求6所述的半導體存儲器裝置，其進一步包含經(jīng)配置以將所述高電平 地址信號傳輸?shù)剿鼋獯a器且將所述數(shù)據(jù)輸入信號傳輸?shù)剿鰧懭腧寗悠鞯妮斎?輸出 電路。
15.一種半導體存儲器裝置，其包含 襯底；形成于所述襯底上的多個地址信號電平移位器，所述電平移位器經(jīng)配置以將低電平地 址信號變換成較高電平地址信號；解碼器，其形成于所述襯底上且經(jīng)配置以接收所述較高電平地址信號，且作為響應，提 供字線信號；多個數(shù)據(jù)輸入端子，其連接到所述襯底且經(jīng)配置以接收低電平數(shù)據(jù)信號； 形成于所述襯底上的多個寫入驅動器，所述寫入驅動器接收所述低電平數(shù)據(jù)信號，且 作為響應，寫入數(shù)據(jù)值；以及形成于所述襯底上的多個存儲器單元，所述存儲器單元對所述字線信號及所述經(jīng)寫入 數(shù)據(jù)值做出響應以用于將數(shù)據(jù)存儲于其中。
16.一種操作多個存儲器單元的方法，其包含基于低電平數(shù)據(jù)輸入信號將寫入信號驅動到連接到存儲器單元的多條位線上； 將地址信號的電平從低電平移位到較高電平；解碼所述地址信號以提供啟動所述存儲器單元中的若干選定存儲器單元的字線信號；移位所施加時鐘信號的電平以提供高電平時鐘信號； 調整所述高電平時鐘信號的定時以提供經(jīng)延遲時鐘信號；以及 響應于所述經(jīng)延遲時鐘信號而將所述寫入信號從所述位線存儲于所述存儲器單元中 的若干選定存儲器單元中。
17.根據(jù)權利要求16所述的方法，其進一步包含 選擇待讀取的多個存儲器單元；感測存儲于所述選定存儲器單元中的數(shù)據(jù)；以及 提供數(shù)據(jù)輸出信號。
18.根據(jù)權利要求16所述的方法，其中所述調整包括補償數(shù)據(jù)寫入信號的經(jīng)延遲的可 用性。
19.根據(jù)權利要求16所述的方法，其進一步包含選擇性地中斷到低電壓電平存儲器組件的第一虛擬接地的連接；以及 選擇性地中斷到高電壓電平存儲器組件的第二虛擬接地的連接，以便選擇性地在現(xiàn)用 操作模式及備用操作模式下操作半導體存儲器裝置。
全文摘要
本發(fā)明提供一種半導體存儲器裝置，其包括經(jīng)配置以將低電平地址信號變換成較高電平地址信號的地址信號電平移位器。解碼器(102)經(jīng)配置以接收所述較高電平地址信號，且作為響應，提供字線信號。寫入驅動器(305)接收低電平數(shù)據(jù)輸入信號且響應于所述所接收的輸入而配置位線(109)。存儲器單元(111)對所述字線信號及所述經(jīng)配置的位線做出響應以用于將數(shù)據(jù)存儲于其中。
文檔編號G11C5/14GK102113056SQ200980130268
公開日2011年6月29日 申請日期2009年8月14日 優(yōu)先權日2008年8月15日
發(fā)明者樸棟求, 楊賽森 申請人:高通股份有限公司