專利名稱：輸入接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器設(shè)備的接口技術(shù)，并且具體地涉及一種輸入接口電路。
背景技術(shù)：
裝置之間的數(shù)據(jù)通信的操作速度正隨著高速接口技術(shù)的快速進步而增加。近年 來，每個裝置的輸入和輸出接口電路之間的數(shù)據(jù)通信的操作速度超過1GHz。尤其在同步存儲器和CPU之間的接口中，同步存儲器被構(gòu)造為接收從CPU輸出的 時鐘信號和與時鐘信號同步的數(shù)據(jù)信號，并且使用時鐘信號的上升和下降邊緣鎖存數(shù)據(jù)信號。圖11示出關(guān)于本發(fā)明的普通輸入電路。圖11中所示的輸入接口電路300包括輸 入第一級電路61和63、時鐘樹電路(CTS) 64、時鐘樹復(fù)制電路(CTS復(fù)制)62、以及鎖存電路 65和66。圖11示出使用鎖存電路2和3鎖存從DQi提供的數(shù)據(jù)的構(gòu)造。注意，圖12示出 緩沖器作為輸入第一級電路61和63。圖13示出輸入接口電路300中的內(nèi)部信號、外部提供的時鐘信號、以及數(shù)據(jù)(DQi 信號)的波形。DDR接口接收具有相對于輸入時鐘(CLK)移位了 90度的相位的數(shù)據(jù)(DQi信號)。 此外，由于DDR接口的系統(tǒng)將使用一個CLK引腳(pin)的時鐘鎖存多個地址和數(shù)據(jù)輸入，因 此CLK必須被分配給每個地址和數(shù)據(jù)。通過分配CLK，由t6指示的時鐘延遲(在經(jīng)過圖11中所示的CTS64時添加的延 遲)被添加到CLK線。因此，為了使用鎖存電路65和66正常地鎖存數(shù)據(jù)，必須還將與被添 加到CLK線的延遲等量的延遲(由t7指示的延遲)添加到數(shù)據(jù)(其是通過經(jīng)過圖11中所 示的CTS復(fù)制62添加的延遲)。這是因為鎖存電路65和66需要為CLK的上升和下降邊緣 確保足夠的由t8指示的建立特性，以及由t9指示的保持特性。日本未經(jīng)審查的專利申請公開No. 2008-71018公開了一種存儲器接口電路，該存 儲器接口電路用于鎖存同步存儲器的數(shù)據(jù)信號。圖14是示出在日本未經(jīng)審查的專利申請 公開No. 2008-71018中公開的存儲器接口電路。在圖14中，211是DDR SDRAM，212是DQS信號，213a和213b是數(shù)據(jù)信號，215是輸 入緩沖器，216是延遲電路，217是數(shù)據(jù)鎖存，221是存儲器接口電路，222是讀取時鐘生成電 路，223是主狀態(tài)機，257是數(shù)據(jù)選通信號，253是讀取時鐘，250是振蕩電路，260是相位比較 器，并且262是控制電路。DDR SDRAM 211與時鐘同步并且輸出DQS信號212和數(shù)據(jù)信號213。存儲器接口電路221能夠被連接至DDR-SDRAM 211。延遲電路216延遲從振蕩電路250輸出的時鐘，并 且輸出時鐘作為讀取時鐘253。相位比較器260測量接收到的數(shù)據(jù)選通信號257和讀取時 鐘253之間的相位差。延遲電路216根據(jù)所測量的相位差調(diào)整讀取時鐘253的延遲時間。 數(shù)據(jù)鎖存217與讀取時鐘253同步以獲得數(shù)據(jù)信號213。然后在日本未經(jīng)審查的專利申請 公開No. 2008-71018中公開的存儲器接口電路221能夠甚至在傳輸條件惡化和不匹配的情 況下執(zhí)行穩(wěn)定的并且高度可靠的數(shù)據(jù)信號鎖存操作。

發(fā)明內(nèi)容
然而，在圖11中所示的普通DDR輸入接口中，在使用圖12中所示的緩沖器放大數(shù) 據(jù)信號DQi的電平之后，在CTS復(fù)制62中添加與當通過CTS 64時添加的延遲量相對應(yīng)的 延遲量，以通過鎖存電路65和66鎖存數(shù)據(jù)。因此，本發(fā)明人已經(jīng)發(fā)現(xiàn)下述問題，即經(jīng)過緩 沖器和時鐘延遲使鎖存電路65和66所需要的有效的建立和保持特性惡化。即，在理想電 路中，理想的是，在圖13中“tlO = t8”并且“til = t9”。然而在實際電路中，由于晶體管 的電源波動和變化，它們通常是“tlO > t8”并且“til > t9”。此外，延遲量的添加導(dǎo)致增加了惡化t8和t9的原因。這可能帶來建立和保持特 性的顯著惡化。而且在日本未經(jīng)審查的專利申請公開No. 2008-71018中公布的存儲器接口電路 221中，通過經(jīng)過輸入緩沖器215的數(shù)據(jù)信號線213a，有效建立和保持特性被惡化。順便說 明，當使用內(nèi)部振蕩電路250時，獨立于時鐘輸入信號212和內(nèi)部振蕩電路250生成抖動和 占空比失真。這也導(dǎo)致建立和保持特性的惡化。本發(fā)明的示例性方面是輸入接口電路，該輸入接口電路包括輸入第一級電路，該 輸入第一級電路被連接至信號端子，其中該信號端子接收外部數(shù)據(jù)；和相位調(diào)整電路，該相 位調(diào)整電路將外部輸入時鐘和鎖存時序信號調(diào)整為同相，其中鎖存時序信號被輸出到被包 括在輸入第一級電路中的鎖存電路。相位調(diào)整電路響應(yīng)于在時鐘和從時鐘復(fù)制的來自復(fù)制 延遲電路的輸出之間的比較結(jié)果，調(diào)整經(jīng)過時鐘樹電路并且被提供給鎖存電路的鎖存時序 信號的延遲時間。上面的輸入接口電路能夠抑制在延遲電路中產(chǎn)生的抖動和占空比失真，從而有利 地確保鎖存電路所需要的有效的建立和保持特性。本發(fā)明提供了一種能夠有利地確保有效的建立和保持特性的輸入接口電路。


結(jié)合附圖，根據(jù)某些示例性實施例的以下描述，以上和其它示例性方面、優(yōu)點和特 征將更加明顯，其中圖1是示出根據(jù)第一示例性實施例的輸入接口電路的框圖；圖2是示出根據(jù)第一示例性實施例的輸入第一級電路的框圖；圖3是示出根據(jù)第一示例性實施例的SR鎖存電路的框圖；圖4是示出根據(jù)第一示例性實施例的相位調(diào)整電路的框圖；圖5是示出根據(jù)第一示例性實施例的粗延遲調(diào)整電路的框圖；圖6是示出根據(jù)第一示例性實施例的微延遲調(diào)整電路的框圖7是示出根據(jù)第一示例性實施例的相位比較器的框圖；圖8是示出根據(jù)第一示例性實施例的信號的波形圖；圖9是示出根據(jù)第一示例性實施例的延遲調(diào)整控制電路的延遲調(diào)整序列的流程 圖；圖10是示出根據(jù)第二示例性實施例的輸入接口電路的框圖；圖11是示出與本發(fā)明有關(guān)的普通輸入接口電路的框圖；圖12是示出與本發(fā)明有關(guān)的輸入第一級電路的框圖；圖13是示出與本發(fā)明有關(guān)的輸入接口電路中的信號的波形圖；以及圖14是示出根據(jù)現(xiàn)有技術(shù)的輸入接口電路的框圖。
具體實施例方式在下文中參考附圖詳細地描述用于執(zhí)行本發(fā)明的最佳方式。為了闡明解釋，適當 地簡化并且省略下面的解釋和附圖。在附圖中，通過相同的符號來表示具有相同的構(gòu)造或 者功能的組件并且省略其詳細的說明。[第一示例性實施例]圖1是示出根據(jù)第一示例性實施例的輸入接口電路的框圖。輸入接口電路100被 連接至DDR存儲器(未示出)，并且接收與時鐘(CLK)同步的數(shù)據(jù)信號和DQi信號。輸入接口電路100包括輸入第一級電路1和2 ；SR鎖存電路3和4 ；輸入第一級電 路5 ；相位調(diào)整電路6 ；時鐘樹電路(CTS)7 ；鎖存電路8，該鎖存電路8在下降邊緣鎖存數(shù)據(jù)； 以及鎖存電路9，該鎖存電路9在上升邊緣鎖存數(shù)據(jù)。在圖1中，鎖存型輸入第一級電路對 應(yīng)于輸入第一級電路1和2，和SR鎖存電路3和4。輸入第一級1與CLK_3的上升邊緣同步，將外部端子DQi的信號電平與外部VREF 端子的進行比較，并且輸出比較結(jié)果。輸入第一級電路1在CLK_3的上升邊緣放大DQi信 號和VREF信號的信號電平(例如，DQi信號的振幅電平的中間電勢)之間的比較結(jié)果。在 從CLK_3信號的上升邊緣到下一個上升邊緣的一個周期中通過SR鎖存電路3鎖存放大的 信號電平。輸入第一級2與CLK_3的下降邊緣同步，將外部端子DQi的信號電平與外部VREF 端子的進行比較，并且輸出比較結(jié)果。輸入第一級電路2在CLK_3的下降邊緣放大DQi信 號和VREF信號的信號電平的比較結(jié)果。在從CLK_3信號的下降邊緣到下一個下降邊緣的 一個周期中通過SR鎖存電路4鎖存放大的信號電平。SR鎖存電路3和4是分別鎖存來自于輸入第一級電路1和2的輸出結(jié)果的SR型 鎖存電路。輸入第一級電路5是接收CLK信號和CLK信號的反轉(zhuǎn)信號(CLK_bar)的用于 CLK的第一級電路。相位調(diào)整電路6將CLK_3的相位調(diào)整為與外部CLK端子的時鐘同相。注意，CLK_3 被提供給輸入第一級電路1和2。時鐘樹電路(CTS) 7由將CLK_3分配給每個數(shù)據(jù)的時鐘延 遲元件組成。鎖存電路8和9使用CLK_4內(nèi)部地鎖存數(shù)據(jù)。具體地，鎖存電路8在CLK_4的下 降邊緣鎖存來自于SR鎖存電路3的輸出結(jié)果(INT_1)。此外，鎖存電路9在CLK_4的上升 邊緣鎖存來自于SR鎖存電路4的輸出結(jié)果。
圖2示出輸入第一級電路1和2。如圖2中所示，輸入時鐘信號(CLK_3)分別被 提供給Pch晶體管11、12、以及15的柵極。輸入信號IN和輸入信號VREF被提供給Nch晶 體管18和19的柵極。此外，Pch晶體管11、12、13、以及14的源極端子被連接至電源端子 VDD。Nch晶體管20的源極端子被連接至GND。輸出端子OUT被連接至Pch晶體管12、14、以及15的漏極端子、Pch晶體管13和 Nch晶體管17的柵極、以及Nch晶體管16的漏極。輸出端子OUTB被連接至Pch晶體管11 和13的漏極端子、Pch晶體管15的源極端子、Pch晶體管14和Nch晶體管16的柵極、以及 Nch晶體管17的漏極。Nch晶體管16的源極被連接至Nch晶體管18的漏極。Nch晶體管17的源極被連 接至Nch晶體管19的漏極。Nch晶體管20的漏極被連接至Nch晶體管18和19的源極。圖3示出SR鎖存電路3和4。如圖3中所示，SR鎖存電路3和4分別接收來自于 輸入第一級電路1和2的輸出結(jié)果(OUT和0UTB)作為IN_1和IN_2。NAND_1接收IN_1和 0_1，并且輸出是來自于SR鎖存電路3和4的輸出的OUT。NAND_2接收IN_2和OUT，并且輸 出 0_1。圖4是示出相位調(diào)整電路6的詳細構(gòu)造的框圖。相位調(diào)整電路6將CLK_7的相位 調(diào)整為更加接近于CLK_1的相位。相位調(diào)整電路6包括反相器31、多路復(fù)用器32、延遲調(diào)整 控制電路33、粗延遲調(diào)整電路34、微延遲調(diào)整電路35、輸入第一級電路36、時鐘樹電路(CTS 復(fù)制)37、以及相位比較器38。被提供給相位調(diào)整電路6的CLK_1被提供給反相器31和多路復(fù)用器32。來自于 反相器31的輸出被提供給多路復(fù)用器32。CLK_5被提供給多路復(fù)用器32。注意，CLK_5是 經(jīng)過反相器31的反轉(zhuǎn)的時鐘。通過從延遲調(diào)整控制電路33提供的輸出信號M_0控制多路復(fù)用器32。即，多路復(fù) 用器32根據(jù)信號M_0選擇來自于反相器31的輸出時鐘CLK_5或者CLK_1。來自于多路復(fù)用器32的輸出信號(CLK_6)被提供給粗延遲調(diào)整電路34。來自于 粗延遲調(diào)整電路34的輸出信號(CLK_8)被提供給微延遲調(diào)整電路35。來自于微延遲調(diào)整 電路35的輸出信號(CLK_2)被提供給輸入第一級電路36，并且還被輸出作為來自于相位調(diào) 整電路6的輸出信號。經(jīng)過CTS復(fù)制37的輸出信號(CLK_7)和CLK_1被提供給相位比較 器38。相位比較器38比較CLK_7和CLK_1的相位，并且將比較結(jié)果信號(0UT_5)輸出到延 遲調(diào)整控制電路33。輸入第一級電路36是輸入第一級電路5的復(fù)制電路。CTS復(fù)制37是CTS 7的復(fù) 制電路。由于在CTS復(fù)制37中添加了與CTS 7相同的時鐘延遲，所以CTS復(fù)制37由時鐘 信號復(fù)制元件組成。即，CLK_7具有與CLK_3相同量的延遲。注意，通過經(jīng)過輸入第一級電 路36和CTS復(fù)制37的CLK_2獲得CLK_7，并且通過經(jīng)過輸入第一級電路5和CTS 7的外部 CLK 獲得 CLK_3。延遲調(diào)整控制電路33響應(yīng)于相位比較結(jié)果控制多路復(fù)用器32，以調(diào)整粗延遲調(diào) 整電路34和微延遲調(diào)整電路35的延遲。因此延遲調(diào)整控制電路33輸出Μ_0、Ν_0[η:0]、 以及Ν_1[η:0]作為控制信號。圖5示出粗延遲調(diào)整電路34。粗延遲調(diào)整電路34能夠響應(yīng)于從延遲調(diào)整控制電 路33提供的輸入信號Ν_0[η:0]的值調(diào)整用于CLK_6的CLK_8的延遲。在圖5中所示的示例中，晶體管的尺寸是相同的，并且通過增加將為高的Ν_0[η:0]的數(shù)目，能夠增加從CLK_6 的相位的CLK_8的延遲量。在初始狀態(tài)，通過只將N_00設(shè)置為高，指定最小的延遲值。然 后，通過將N_01、N_02、…、以及Ν_0η順序地設(shè)置為高，能夠增加延遲量。圖6示出微延遲調(diào)整電路35。微延遲調(diào)整電路35能夠響應(yīng)于從延遲調(diào)整控制電 路33提供的輸入信號N_1 [n:0]的值調(diào)整從CLK_8的CLK_2的延遲。在圖6中所示的示例 中，晶體管的尺寸是相同的，并且通過增加將為低的Ν_0 [η 0]的數(shù)目，能夠增加從CLK_8的 相位的CLK_2的延遲量。在初始狀態(tài)，通過將所有的Ν_1[η:0]設(shè)置為高，指定最小的延遲 值。然后，通過將N_11、N_12、…、以及N_lm順序地設(shè)置為低，能夠增加延遲量。圖7示出相位比較器38。相位比較器38將CLK_1的相位與已經(jīng)經(jīng)過延遲電路的 CLK7的相位進行比較。如果CLK_7的相位被從CLK_1的相位延遲了 180度或者更多，則相 位比較器38輸出高作為0UT_5的輸出。此外，如果相位延遲小于180度，則相位比較器38 輸出低作為0UT_5的輸出。圖8示出輸入接口電路100中的CLK、DQi、以及內(nèi)部信號的波形。在當確保在規(guī) 范中指定的建立時間(在圖4中由t4指示的時間)和保持時間(在圖4中由t5指示的時 間)時的時序，用于輸入時鐘(CLK)的數(shù)據(jù)(DQi)被輸入到DDR接口。因此，相位調(diào)整電路 6需要通過相位調(diào)整電路6調(diào)整由t2指示的延遲時間將CLK_3的相位調(diào)整為與CLK同相。 注意，CLK_3信號被提供給輸入第一級電路1和2。這時，當經(jīng)過輸入第一級電路5時添加 由時間tl指示的延遲時間，并且當經(jīng)過CTS 7時添加由t3指示的延遲時間。稍后描述相 位調(diào)整電路6的相位調(diào)整操作的詳細情況。在圖8中，DQO是DQi的一個數(shù)據(jù)波形。在DQO的波形中由粗線表示的部分表示 DQO中的有效數(shù)據(jù)。首先，輸入第一級電路1在CLK_3的上升邊緣輸出是輸入第一級電路1 中的DQO和VREF之間的比較結(jié)果信號的IN_1和IN_2。SR鎖存電路3根據(jù)從輸入第一級 電路1提供的IN_1和IN_2將有效數(shù)據(jù)輸出到鎖存電路8。SR鎖存電路8在CLK_4的下降 邊緣鎖存有效數(shù)據(jù)。另一方面，輸入第一級電路2在CLK_3的下降邊緣輸出是輸入第一級 電路2中的DQO和VREF之間的比較結(jié)果信號的IN_1和IN_2。SR鎖存電路4根據(jù)從輸入 第一級電路2提供的IN_1和IN_2將有效數(shù)據(jù)輸出到鎖存電路9。SR鎖存電路9在CLK_4 的上升邊緣鎖存有效數(shù)據(jù)。注意，假定，如果相位調(diào)整電路6處于初始狀態(tài)中，則多路復(fù)用器32被構(gòu)造為使 CLK_1經(jīng)過，并且粗延遲調(diào)整電路34和微延遲調(diào)整電路35被構(gòu)造為輸出最小延遲值。為 此，在初始狀態(tài)，如果相位調(diào)整電路6中的延遲是零(S卩，在t2 = 0的情況下)，CLK_3的相 位被從CLK_1的相位延遲了 tl+t3。接下來，參考圖9解釋根據(jù)本發(fā)明的第一示例性實施例的相位調(diào)整操作。圖9示 出延遲調(diào)整控制電路33的延遲調(diào)整的序列。在SEQl中，當延遲調(diào)整控制電路33開始操作時，延遲調(diào)整控制電路33檢查初始 相位(Si)。在本示例中，假定，如果CLK_7的相位被從CLK_1的相位延遲了 180度或者更 多，則相位比較器38輸出高。此外，如果相位延遲少于180度，則相位比較器38輸出低。作為相位檢查的結(jié)果，如果與CLK_1的相位相比，CLK_7的相位被延遲了少于180 度(在Sl中是的情況下)，則延遲調(diào)整控制電路33控制多路復(fù)用器32以輸出CLK_1的反轉(zhuǎn) 信號(S2) (S卩，M_0的值被控制為使多路復(fù)用器32選擇來自于反相器31的輸出(CLK_5))。
通常，如果與CLK_1的相位相比，CLK_7的相位被延遲了少于180度，則要求180度 或者更多的延遲調(diào)整以使CLK_7和CLK_1之間的相位關(guān)系相等。因此，通過在SEQl中評估 和反轉(zhuǎn)相位，在SEQ2的初始狀態(tài)，相位比較器38始終輸出高(與CLK_1的相位相比，CLK_7 的相位被延遲了 180度或者更多)。接下來，在SEQ2中，從通過相位比較器38的輸出結(jié)果檢測CLK_7的相位(S3)。作 為相位檢測的結(jié)果，如果與CLK_1的相位相比，CLK_7的相位被延遲了 180度或者更多(如 果來自于相位比較器38的輸出為高，即在S3中否)，則粗延遲調(diào)整電路34的延遲值被增加 直到來自于相位比較器38的輸出變?yōu)榈?。例如，如果直到粗延遲調(diào)整電路34的第η晶體 管的控制信號為高，則下一個晶體管地址(第η+1地址)的控制信號被設(shè)置為高。如上所 述，在SEQ2的初始狀態(tài)，來自于相位比較器38的輸出為高。因此從此狀態(tài)開始增加粗延遲 調(diào)整電路34的延遲值，直到來自相位比較器38的輸出變?yōu)榈?S4)。然后，如果來自于相位比較器38的輸出變?yōu)榈停瑒t粗延遲調(diào)整電路34的延遲值被 設(shè)置為在來自相位比較器38的輸出變?yōu)榈椭暗南惹暗难舆t值(S5)。例如，當直到粗延遲 調(diào)整電路34的第η晶體管的控制信號為高時，第η晶體管的控制信號被設(shè)置為低，從而直 到先前的晶體管(第η-1晶體管)的地址的控制信號將為高。注意，同樣在SEQ3的初始狀 態(tài)，來自相位比較器38的輸出為高。接下來，在SEQ3中，從通過相位比較器38的輸出結(jié)果檢測CLK_7的相位(S6)。作 為相位檢測的結(jié)果，如果與CLK_1的相位相比，CLK_7的相位被延遲了 180度或者更多(如 果來自相位比較器38的輸出為高，即在S6中否)，則微延遲調(diào)整電路35的延遲值被增加直 到來自相位比較器38的輸出變?yōu)榈?直到在S6中獲得是)(S7)。例如，當直到微延遲調(diào)整 電路35的第η晶體管的控制信號為低時，下一個晶體管(第η+1晶體管)的地址的控制信 號被設(shè)置為低。然后，在來自相位比較器38的輸出變?yōu)榈蜁r，微延遲調(diào)整電路35的延遲值被設(shè)置 為在相位比較器38的輸出變?yōu)榈椭暗南惹暗难舆t值(S8)。例如，當直到微延遲調(diào)整電 路35的第η晶體管的控制信號為低時，第η晶體管的控制信號被設(shè)置為高，從而直到先前 的晶體管(第η-1晶體管)的地址的控制信號將為低。此外，在SEQ4中，相位比較器38在執(zhí)行相位的不斷的檢測的同時校正相位(S9、 10、以及11)。在SEQ4中，微延遲調(diào)整電路35調(diào)整延遲從而CLK_7的相位跟隨CLK-1的相位。如上所解釋的，通過包括鎖存型輸入第一級電路作為輸入接口，(即，通過包括SR 鎖存電路3和4，和將被提供給SR鎖存電路3和4的外部CLK和CLK3調(diào)整為同相的相位調(diào) 整電路6)，能夠忽略已經(jīng)傳統(tǒng)地產(chǎn)生抖動和占空比失真的第一級電路以及后面的電路中的 延遲的影響。此外，在延遲調(diào)整控制電路33的初始狀態(tài)中，如果與CLK輸入端子的CLK_1相比， 經(jīng)過第一級電路36的CLK_7沒有進行180度或者更多，則初始相位被反轉(zhuǎn)。如果相位已經(jīng) 進行了 180度或者更多，則相位不被反轉(zhuǎn)但是CLK_7經(jīng)過輸入第一級電路36。因此，能夠減 少由相位調(diào)整電路6調(diào)整的延遲量。這抑制在延遲電路中生成的抖動和占空比失真，從而能夠有利地確保鎖存電路8 和9所需要的有效建立和保持特性。
[第二示例性實施例]圖10是示出根據(jù)第二示例性實施例的輸入接口電路的框圖。與圖1中所示的輸 入接口電路100相比較，輸入接口電路200包括用于下降CLK的相位調(diào)整電路(用于下降 邊緣的相位調(diào)整電路)46和用于上升CLK的相位調(diào)整電路(用于上升邊緣的相位調(diào)整電 路)47，來替代相位調(diào)整電路6。注意，輸入第一級電路41和42的構(gòu)造與圖1中所示的輸 入第一級電路1和2的構(gòu)造相同，SR鎖存電路43和44的構(gòu)造與SR鎖存電路3和4的相 同，輸入第一級電路45的構(gòu)造與輸入第一級電路5的構(gòu)造相同，CTS 48和49的構(gòu)造與CTS 7的構(gòu)造相同，并且鎖存電路50和51的構(gòu)造與鎖存電路8和9的構(gòu)造相同。因此，在這里 省略了解釋。在圖1中所示的輸入接口電路100中，相位比較器38為由相位比較器38比較的 信號僅檢測CLK_1中的CLK_7的上升邊緣。為此，從相位調(diào)整電路6輸出的CLK_2的下降 邊緣不能夠被正確地對準。因此，與CLK_1的下降邊緣的相位相比較，被提供給輸入第一級 電路2的CLK_3的下降邊緣的相位可以被移位。另一方面，圖10中所示的輸入接口電路200能夠通過分別用于下降和上升邊緣 的延遲的相位調(diào)整電路46和47將被提供給輸入第一級電路41和42的邊緣(CLK_12和 CLK_13的邊緣)對準到CLK_9的相位。本領(lǐng)域的技術(shù)人員能夠根據(jù)需要組合第一和第二示例性實施例。雖然已經(jīng)按照若干示例性實施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解本 發(fā)明可以在權(quán)利要求的精神和范圍內(nèi)以各種修改進行實踐，并且本發(fā)明并不限于上述的示 例。此外，權(quán)利要求的范圍不受到上述的示例性實施例的限制。此外，應(yīng)當注意的是，申請人意在涵蓋所有權(quán)利要求要素的等同形式，即使在后期 的審查過程中對權(quán)利要求進行過修改亦是如此。
權(quán)利要求
1.一種輸入接口電路，包括輸入第一級電路，所述輸入第一級電路被連接至信號端子，所述信號端子接收外部數(shù) 據(jù)；和相位調(diào)整電路，所述相位調(diào)整電路將外部輸入時鐘和鎖存時序信號調(diào)整為同相，所述 鎖存時序信號被輸出到包括在所述輸入第一級電路中的鎖存電路，其中，所述相位調(diào)整電路響應(yīng)于在所述時鐘和從所述時鐘復(fù)制的來自復(fù)制延遲電路的 輸出之間的比較結(jié)果調(diào)整經(jīng)過時鐘樹電路并且被提供給所述鎖存電路的鎖存時序信號的 延遲時間。
2.根據(jù)權(quán)利要求1所述的輸入接口電路，其中所述相位調(diào)整電路包括 延遲調(diào)整電路，所述延遲調(diào)整電路調(diào)整所述時鐘的延遲時間；復(fù)制時鐘樹電路，所述復(fù)制時鐘樹電路接收具有由所述延遲調(diào)整電路調(diào)整的延遲時間 的時鐘，所述復(fù)制時鐘樹電路是所述時鐘樹電路的復(fù)制；相位比較器，所述相位比較器比較來自所述復(fù)制時鐘樹電路的輸出結(jié)果和所述時鐘的 相位；以及延遲調(diào)整控制電路，所述延遲調(diào)整控制電路響應(yīng)于所述相位比較器的比較結(jié)果調(diào)整所 述延遲調(diào)整電路的延遲量。
3.根據(jù)權(quán)利要求2所述的輸入接口電路，其中所述延遲調(diào)整電路包括 粗延遲調(diào)整電路，所述粗延遲調(diào)整電路粗調(diào)所述時鐘的延遲時間；和 微延遲調(diào)整電路，所述微延遲調(diào)整電路微調(diào)所述時鐘的延遲時間，其中，所述粗延遲調(diào)整電路粗調(diào)所述時鐘的延遲時間，并且然后，所述微延遲調(diào)整電路 微調(diào)所述時鐘的延遲時間。
4.根據(jù)權(quán)利要求2所述的輸入接口電路，其中所述相位調(diào)整電路進一步包括多路復(fù)用器，所述多路復(fù)用器接收所述時鐘和所述時鐘 的反轉(zhuǎn)信號，并且將所選擇的信號輸出到所述延遲調(diào)整電路，并且所述延遲調(diào)整控制電路響應(yīng)于所述相位比較器的比較結(jié)果控制所述多路復(fù)用器。
5.根據(jù)權(quán)利要求1所述的輸入接口電路，其中所述輸入第一級電路包括第一和第二鎖 存電路，其中所述相位調(diào)整電路包括第一相位調(diào)整電路，所述第一相位調(diào)整電路響應(yīng)于在所述時鐘的上升邊緣和從所述時 鐘復(fù)制的來自所述復(fù)制延遲電路的輸出之間的比較結(jié)果調(diào)整所述鎖存時序信號的延遲時 間，所述鎖存時序信號經(jīng)過第一時鐘樹電路并且被提供給第一鎖存電路；第二相位調(diào)整電路，所述第二相位調(diào)整電路響應(yīng)于在所述時鐘的下降邊緣和從所述時 鐘復(fù)制的來自所述復(fù)制延遲電路的輸出之間的比較結(jié)果調(diào)整所述鎖存時序信號的延遲時 間，所述鎖存時序信號經(jīng)過第二時鐘樹電路并且被提供給第二鎖存電路。
全文摘要
本發(fā)明涉及一種輸入接口電路。根據(jù)本發(fā)明的輸入接口電路包括輸入第一級電路，該輸入第一級電路被連接至信號端子，其中該信號端子接收外部數(shù)據(jù)；和相位調(diào)整電路，該相位調(diào)整電路將外部輸入時鐘和鎖存時序信號調(diào)整為同相，其中鎖存時序信號被輸出到包括在輸入第一級電路中的鎖存電路。相位調(diào)整電路響應(yīng)于在時鐘和從時鐘復(fù)制的來自復(fù)制延遲電路的輸出之間的比較結(jié)果調(diào)整經(jīng)過時鐘樹電路并且被提供給鎖存電路的鎖存時序信號的延遲時間。
文檔編號G11C7/10GK101996674SQ20101023709
公開日2011年3月30日 申請日期2010年7月21日 優(yōu)先權(quán)日2009年8月19日
發(fā)明者渡邊一央 申請人:瑞薩電子株式會社