專利名稱：高速讀寫接口的控制器的制作方法
技術領域：
本發(fā)明是有關于一種高速讀寫接口，且特別是有關于一種用來控制時脈延遲的控制器，此控制器用以控制時脈信號的延遲，以控制高速讀寫接口輸出讀取數據與將寫出數據寫入。
背景技術：
隨著動態(tài)隨機存取存儲器(Dynamic Random Access Memory，簡稱為DRAM)的速度越來越快，DRAM的數據的有效視窗也越來越小，因此如何獲得DRAM讀取/寫出數據的最佳時脈的時間點也變得越來越重要。目前大部分的DRAM會使用數字鎖定回路(Digital Lock Loop,簡稱為DLL)來控制DRAM的所接收的輸入時脈信號DQS的延遲，以適應DRAM芯片內部對制程、電壓與溫度(Process-Voltage-Temperature，簡稱為PVT)的變化。請參照圖1與圖2，圖1是一個DRAM的傳統(tǒng)控制器的電路圖，圖2是DRAM的數據 DQ
、輸入時脈信號DQS、延遲時脈信號DQ^1與讀取/寫入時脈信號DQS’之間的波形圖。傳統(tǒng)控制器10實質上為一個數字鎖定電路，其具有多個可變延遲單元102、104與一個邏輯門106(例如為異或(exclusive-or)門)，其中可變延遲單元102的輸出端連接于可變延遲單元104的輸入端，邏輯門106的兩個輸入端分別連接于可變延遲單元104與102的輸出端?？勺冄舆t單元102、104的延遲時間可以通過控制信號Ctrl來進行設定?？勺冄舆t單元102接收輸入時脈信號DQS，并且將輸入時脈信號DQS延遲四分之一周期(亦即延遲其90度相位)，以產生延遲時脈信號DQ^。DRAM的數據DQW:7]可以于延遲時脈信號 DQS9tl的上升邊緣(rising edge)被讀取/寫入，而且也可以于延遲時脈信號DQS9tl的下降邊緣(falling edge)被讀取/寫入?？勺冄舆t單元104與邏輯門106組成一個讀取/寫入時脈信號產生器108用以根據延遲時脈信號DQ^1產生讀取/寫入時脈信號DQS’。在這個例子中，DRAM的讀取/寫入是由讀取/寫入時脈信號DQS’的上升邊緣所觸發(fā)。如此一來， 便可以達到DRAM的數據DQ 可以于延遲時脈信號DQS9tl的上升/下降邊緣被讀取/寫入的目的。理想上，延遲時脈信號DQ^1的上升/下降邊緣剛好落在DRAM的數據DQ
的周期的中間。傳統(tǒng)控制器10為開環(huán)控制的系統(tǒng)架構，且其本身并無反饋。DRAM的數據DQ
的各位元信號DQ
DQ[7]之間的偏斜(skew)通常不會太小，且輸入時脈DQS有可能因為傳輸時的延遲與干擾，而不具有50%的工作周期(duty cycle)。因此，對于DRAM中一個輸入時脈對應8個位元信號DQ
DQ[7]的架構而言，傳統(tǒng)控制器10無法僅使用延遲時脈信號DQ^1，便能夠讓8個位元信號DQ
DQ[7]被順利地讀取/寫入。換言之，傳統(tǒng)控制器10無法滿足8個位元信號DQ
DQ [7]的每一個被讀取/寫入時的建立(setup) 時間/保持(hold)時間的要求
發(fā)明內容
本發(fā)明提供一種讀取控制器，其用于高速讀寫接口內，且包括第一至第三暫存裝置、延遲時間設定裝置、第一與第二異或門。第一至第三暫存裝置用以接收數據與時脈信號，并儲存數據。第一至第三暫存裝置分別對時脈信號延遲一段第一至第三延遲時間，以產生第一至第三延遲時脈信號，并分別根據第一至第三延遲時脈信號將其所儲存的數據輸出為第一至第三數據。第一異或門對第一數據與第二數據進行異或邏輯運算，以產生第一延遲增加信號。第二異或門對第二數據與第三數據進行異或邏輯運算，以產生第一延遲減少信號。延遲時間設定裝置用以接收參考延遲時間、第一延遲增加信號與第一延遲減少信號， 并依據參考延遲時間、第一延遲增加信號與第一延遲減少信號產生第一至第三延遲時間。 第一延遲時間小于第二延遲時間，第二延遲時間小于第三延遲時間，數據由高速讀寫接口的儲存單元所輸出，且第二數據被當作高速讀寫接口所輸出的讀取數據。在本發(fā)明其中一個實施例中，上述第一延遲時間為第二延遲時間減去第一預定延遲時間，第三延遲時間為第二延遲時間加上第一預定延遲時間。在本發(fā)明其中一個實施例中，當第一延遲增加信號為使能且第一延遲減少信號為禁能時，延遲時間設定裝置增加第二延遲時間。當第一延遲增加信號為禁能且第一延遲減少信號為使能時，延遲時間設定裝置減少第二延遲時間。當第一延遲增加信號為禁能且第一延遲減少信號為禁能時，延遲時間設定裝置維持目前的第二延遲時間。當第一延遲增加信號為使能且第一延遲減少信號為使能時，延遲時間設定裝置維持目前的第二延遲時間。本發(fā)明提供一種寫出控制器，其用于高速讀寫接口內，此控制器包括第一至第三暫存裝置、第一異或門、第二異或門、延遲時間設定裝置與第二可變延遲電路。第一至第三暫存裝置用以接收來自于高速讀寫接口的儲存單元的數據與時脈信號，其中第二與第三暫存裝置儲存數據，第一暫存裝置對數據延遲一段第一延遲時間，以產生與儲存第一延遲數據，第三暫存裝置對時脈信號延遲一段第三延遲時間，以產生第三延遲時脈信號，第一暫存裝置根據時脈信號將其所儲存的第一延遲數據輸出為第一數據，第二與第三暫存裝置分別根據時脈信號與第三延遲時脈信號將其所儲存的數據輸出為第二與第三數據。第一異或門對第一數據與第二數據進行異或邏輯運算，以產生第一延遲增加信號。第二異或門對第二數據與第三數據進行異或邏輯運算，以產生第一延遲減少信號。延遲時間設定裝置用以接收參考延遲時間、第一延遲增加信號與第一延遲減少信號，并據此以產生第一至第三延遲時間?？勺冄舆t電路用以接收輸出時脈信號，并對輸出時脈信號延遲一段第二延遲時間，以產生時脈信號，其中高速讀寫接口的儲存單元根據時脈信號將數據寫入。在本發(fā)明其中一個實施例中，第一延遲時間為保持時間，第三延遲時間為建立時間。在本發(fā)明其中一個實施例中，當第一延遲增加信號為使能且第一延遲減少信號為禁能時，延遲時間設定裝置對第二延遲時間加上第一時間；當第一延遲增加信號為禁能且第一延遲減少信號為使能時，延遲時間設定裝置對第二延遲時間減去第一時間；當第一延遲增加信號為禁能且第一延遲減少信號為禁能時，延遲時間設定裝置維持目前的第二延遲時間；當第一延遲增加信號為使能且第一延遲減少信號為使能時，延遲時間設定裝置維持目前的第二延遲時間?；谏鲜觯景l(fā)明所提供的用于高速讀寫接口的控制器可以通過實時回饋的方式控制高速讀寫接口內的時脈信號的延遲時間，以完成鎖定與校驗功能。如此，本發(fā)明的控制器可以提升采用此控制器的高速讀寫接口(例如，雙倍數據率同步動態(tài)隨機存取存儲器 (Double Data Rate Synchronous Dynamic Random Access Memory,簡稱 DDR SDRAM))的芯片良率，且可以降低芯片與系統(tǒng)基板的成本。除此之外，本發(fā)明的控制器可以解決不同品牌(或同一品牌的不同批次和型號)的高速讀寫接口和印刷電路板的設計一致性的問題， 而且本發(fā)明的控制器還能夠解決高速讀寫接口和主芯片采用不同封裝時需要使用不同軟體版本的問題。為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。


圖1是一個DRAM的傳統(tǒng)控制器的電路圖。圖2是DRAM的數據DQ
、輸入時脈信號DQS、延遲時脈信號DQS90與讀取/寫入時脈信號DQS’之間的波形圖。圖3是本發(fā)明的實施例所提供的DDR SDRAM的儲存單元所輸出的數據、DDR SDRAM 的時脈信號與延遲時脈信號的理想波形圖。圖4是本發(fā)明的實施例所提供的控制器的方塊圖。圖5是本發(fā)明的另一實施例所提供的控制器的方塊圖。圖6是本發(fā)明的實施例所提供的DDR SDRAM的儲存單元所接收的寫出數據與DDR SDRAM的時脈信號的理想波形圖。圖7是本發(fā)明的實施例所提供的控制器的方塊圖。圖8是本發(fā)明的另一實施例所提供的控制器的方塊圖。圖9是本發(fā)明的實施例所提供的高速讀寫接口的方塊圖。主要元件符號說明10 控制器102、104 可變延遲單元106 邏輯門108 讀取/寫入時脈信號產生器20:高速讀寫接口21 控制器22 存儲器儲存單元芯片40:控制器41 43 第一至第三暫存裝置44,45 第一與第二異或門46 延遲時間設定裝置DLY_CHAIN1 DLY_CHAIN3 第一至第三可變延遲電路DFFl W 7] DFF3第一至第三觸發(fā)器60 控制器61 65 第一至第五暫存裝置66 69 第一至第四異或門
70 延遲時間設定裝置DLY_CHAIN1 DLY_CHAIN5 第一至第五可變延遲電路DFFl W 7] DFF5第一至第五觸發(fā)器80 控制器81 83 第一至第三暫存裝置84,85 第一與第二異或門86 延遲時間設定裝置DLY_CHAIN1 DLY_CHAIN3 第一至第三可變延遲電路DFFl W 7] DFF3第一至第三觸發(fā)器90 控制器911 915 第一至第五暫存裝置94 97 第一至第四異或門98 延遲時間設定裝置DLY_CHAIN1 DLY_CHAIN3 第一至第三可變延遲電路DFFl W 7] DFF3第一至第三觸發(fā)器
具體實施例方式請參照圖9，圖9是本發(fā)明的實施例所提供的高速讀寫接口的方塊圖。高速讀寫接口 20包括控制器21與存儲器儲存單元芯片22，控制器21本身包括了讀取控制器與寫出控制器?？刂破?1與存儲器儲存單元芯片22的間會接收與傳送寫出/讀取時脈信號 DQS/DQS#(DQS#與DQS的反向信號)、數據DQ。控制器21會發(fā)送時脈信號CLK/CLK# (CLK# 與CLK的反向信號)、地址信號Address、存儲堆地址Bank Address、指令輸入信號RASJ/ CASJ/WEJ、芯片選擇信號CSJ與時脈使能信號CKE給存儲器儲存單元芯片22。通過上述的多個信號，控制器21可以順利地將數據DQ寫出至存儲器儲存單元芯片22或自存儲器儲存單元芯片22中讀取數據DQ。請參照圖3，圖3是本發(fā)明的實施例所提供的DDR SDRAM的儲存單元所輸出的數據、DDR SDRAM的時脈信號與延遲時脈信號的理想波形圖。DDR SDRAM的儲存單元所輸出的數據DQW:7]是在每一個時脈信號DQS的上升/下降邊緣所觸發(fā)，亦即數據DQW:7]的周期等于時脈信號DQS的二分之一周期。然而，DDRSDRAM在被讀取時，為了滿足建立時間與保持時間的需求，其控制器會將時脈信號DQS延遲一段其四分之一周期的延遲時間，以產生延遲時脈信號DLY_DQS。如此，延遲時脈信號DLY_DQS的上升/下降邊緣剛好落在DRAM 的數據DQW:7]的周期的中間，且控制器根據延遲時脈信號DLY_DQS所輸出的數據即可以是DDRSDRAM的數據。另外，要說明的是，圖3雖然數據DQW:7]具有8筆位元信號DQ
-DQ [7]為例， 但在目前DDR SDRAM中，數據可能為32位元的數據DQW:31]。本發(fā)明的實施例的控制器對于數據的位元數目并沒有任何的限制，但為了方便說明，本發(fā)明使用8位元的數據DQW:7] 為例。接著，請參照圖4，圖4是本發(fā)明的實施例所提供的控制器的方塊圖。讀取控制器 40用于高速讀寫接口內，所述高速讀寫接口可以是DDR SDRAM，但本發(fā)明并非限定于此。高速讀寫接口具有儲存單元與所述讀取控制器40，儲存單元會根據時脈信號DQS輸出其所儲存的數據DQ
。然而，儲存單元所輸出的每一個位元信號DQ
DQ[7]可能因為不同的延遲，而導致自儲存單元所讀取到的數據DQW:7]會有問題。因此，讀取控制器40會對時脈信號DQS進行延遲，并將接收到的位元信號DQ
DQ[7]儲存，以在延遲時脈信號的上升/下降邊緣處輸出位元信號DQW] DQ[7]，藉此保障數據DQW:7]的正確性。讀取控制器40包括第一至第三暫存裝置41 43、第一與第二異或門44、45與延遲時間設定裝置46。第一至第三暫存裝置41 43用以接收數據DQW:7]與時脈信號DQS， 并儲存數據DQ
o第一至第三暫存裝置41 43分別對時脈信號延遲一段第一至第三延遲時間tl t3，以產生第一至第三延遲時脈信號DLY_DQS1 DLY_DQS3，并分別根據第一至第三延遲時脈信號DLY_DQS1 DLY_DQS3的上升/下降邊緣將其所儲存的數據DQW:7] 輸出為第一至第三數據DQl
DQ3
。第一異或門44對第一數據DQl
與第二數據DQ2
進行異或邏輯運算， 以產生延遲增加信號DLY_INCREASE。第二異或門45對第二數據DQ2
與第三數據 DQl
進行異或邏輯運算，以產生延遲減少信號DLY_DECREASE。延遲時間設定裝置 46用以接收參考延遲時間DLY_REF、延遲增加信號DLY_INCREASE與延遲減少信號DLY_ DECREASE，并據此以產生第一至第三延遲時間tl t3。要說明的是，第一延遲時間tl小于第二延遲時間t2，第二延遲時間t2小于第三延遲時間t3。數據DQ W 7]是由高速讀寫接口的儲存單元所輸出，且第二數據DQ2
被當作高速讀寫接口所輸出的讀取數據。換言之，如果第二延遲時脈信號DLY_DQS2為正確的時脈延遲信號，則第二數據DQ2
理想上是正確的讀取數據。在本發(fā)明的實施例中，上述第一延遲時間tl可以為第二延遲時間t2減去預定延遲時間delta (亦即tl = t2-delta)，第三延遲時間t3可以為第二延遲時間t2加上預定延遲時間delta (亦即t3 = t2+delta)。預定延遲時間delta與制程有關。當制程為90納米制程時，預定延遲時間delta可以為觸發(fā)器最小的建立時間。在本發(fā)明的實施例中，上述參考延遲時間DLY_REF可以等于時脈信號DQS的四分之一周期，且時脈信號DQS的四分之一周期可以通過高速讀寫接口的數字鎖定回路而獲得。除此之外，上述第二延遲時間t2的初始值可以為參考延遲時間DLY_REF。若假設一開始的第二延遲時間t2能夠使第二暫存裝置42輸出正確的第二數據 DQ2
,則延遲增加信號DLY_INCREASE與延遲減少信號DLY_DECREASE的組合有下列四種情況。當延遲增加信號DLY_INCREASE為使能(enabled)且延遲減少信號DLY_DECREASE 為禁能(disabled)時，表示第二延遲時間t2可能不夠，此時，為了滿足數據DQW:7]的建立時間的要求，延遲時間設定裝置46會增加第二延遲時間t2。當延遲增加信號DLY_ INCREASE為禁能且延遲減少信號DLY_DECREASE為使能時，表示第二延遲時間t2可能過多， 此時，為了滿足數據DQW:7]的保持時間的要求，延遲時間設定裝置46會減少第二延遲時間t2。當延遲增加信號DLY_INCREASE為禁能且延遲減少信號DLY_DECREASE為禁能時，表示限度(margin)足夠，此時，延遲時間設定裝置46維持目前的第二延遲時間t2。當延遲增加信號DLY_INCREASE為使能且延遲減少信號DLY_DECREASE為使能時，表示限度不足，此時，延遲時間設定裝置46維持目前的第二延遲時間t2。
要說明的是，本發(fā)明的預定延遲時間delta很小，因此，理論上并不會有延遲增加信號DLY_INCREASE為使能且延遲減少信號DLY_DECREASE為使能的情況發(fā)生。在此實施例中，延遲時間設定裝置46可以通過一個邏輯架構單元來時實施。在起始階段，延遲時間設定裝置46設定裝置直接接收數字鎖定回路或者是制程監(jiān)控裝置 (process monitor)的數據，并依據此數據產生第二延遲時間t2，第一延遲時間tl則是在第二延遲時間t2的基礎上減去一個差異時間值delta，第三延遲時間t3則是在第二延遲時間t2的基礎上加上一個差異時間值delta。此后，延遲時間設定裝置46就會根據延遲增加信號DLY_INCREASE和延遲減少信號DLY_DECREASE的數值，作相應的增加或減少第二延遲時間t2的動作。請繼續(xù)參照圖4，以下將介紹圖4中的第一至第三暫存裝置41 43的其中一種實施方式，但下述實施例并非用以限定本發(fā)明。第一至第三暫存裝置41 43分別包括第一至第三可變延遲電路DLY_CHAim DLY_CHAIN3，以及分別包括至少一第一至第三觸發(fā)器DFFl
DFF3
。因圖4的例子是以8位元的數據DQ
為例，因此圖4有8 個第一觸發(fā)器DFFl
DFFl [7]、8個第二觸發(fā)器DFF2
DFF2 [7]與8個第三觸發(fā)器 DFF3
DFF3[7]。第一至第三觸發(fā)器DFFl
DFF3
的數量與數據DQ W:7] 的位元數目有關。第一至第三可變延遲電路DLY_CHAim DLY_CHAIN3分別對時脈信號 DQS延遲第一至第三延遲時間tl t3，以產生第一至第三延遲時脈信號DLY_DQS1 DLY_ DQS3，且第一至第三觸發(fā)器DFFl
DFF3
儲存數據DQW:7]，并分別根據第一至第三延遲時脈信號DLY_DQS1 DLY_DQS3的上升/下降邊緣將其所儲存的數據DQW:7]輸出為第一至第三數據DQl
~ DQ3
。請參照圖5，圖5是本發(fā)明的另一實施例所提供的控制器的方塊圖。讀取控制器 60與讀取控制器40的不同處在于，讀取控制器60比讀取控制器40多出了第四與第五暫存裝置64、65。要說明的是，本發(fā)明的暫存裝置的數目并沒有限制為3個或5個，本發(fā)明暫存裝置的數目可以根據需要而有不同的選擇，但不管如何，暫存裝置的數目大于3。讀取控制器60包括第一至第五暫存裝置61 65、第一至第四異或門66 69與延遲時間設定裝置70。第一至第五暫存裝置61 65用以接收數據DQW:7]與時脈信號 DQS,并儲存數據DQ W:7]。第一至第五暫存裝置61 65分別對時脈信號延遲一段第一至第五延遲時間tl t5，以產生第一至第五延遲時脈信號DLY_DQS1 DLY_DQS5，并分別根據第一至第五延遲時脈信號DLY_DQS1 DLY_DQS5的上升/下降邊緣將其所儲存的數據 DQ
輸出為第一至第五數據DQl
~DQ5
o第一異或門66對第一數據DQ1
與第二數據DQ2
進行異或邏輯運算， 以產生第一延遲增加信號DLY_INCREASE1。第二異或門67對第二數據DQ2
與第三數據DQ1
進行異或邏輯運算，以產生第一延遲減少信號DLY_DECREASE1。第三異或門68 對第四數據DQ4
與第二數據DQ2
進行異或邏輯運算，以產生第二延遲增加信號 DLY_INCREASE2。第四異或門69對第二數據DQ2
與第五數據DQ5
進行異或邏輯運算，以產生第二延遲減少信號DLY_DECREASE2。延遲時間設定裝置70用以接收參考延遲時間DLY_REF、第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE1，并據此以產生第一至第五延遲時間tl t5。要說明的是，第一延遲時間tl小于第二延遲時間t2，第二延遲時間t2小于第三延遲時間t3，第四延遲時間t4小于第一延遲時間tl，第五延遲時間t5大于第三延遲時間 t3。數據DQ W 7]是由高速讀寫接口的儲存單元所輸出，且第二數據DQ2
被當作高速讀寫接口所輸出的讀取數據。換言之，如果第二延遲時脈信號DLY_DQS2為正確的時脈延遲信號，則第二數據DQ2
理想上是正確的讀取數據。在本發(fā)明的實施例中，上述第一延遲時間tl可以為第二延遲時間t2減去第一預定延遲時間deltal (亦即tl = t2-deltal)，第三延遲時間t3可以為第二延遲時間t2加上第一預定延遲時間deltal (亦即t3 = t2+deltal)，第四延遲時間t4可以為第二延遲時間t2減去第二預定延遲時間delta2 (亦即t4 = t2-delta2)，且第五延遲時間t5可以為第二延遲時間t2加上第二預定延遲時間delta2 (亦即t5 = t2+delta2)。第一與第二預定延遲時間deltal、delta2相關于制程，且第一預定延遲時間deltal小于第二預定延遲時間 delta2。在本發(fā)明的實施例中，上述參考延遲時間DLY_REF可以等于時脈信號DQS的四分之一周期，且時脈信號DQS的四分之一周期可以通過高速讀寫接口的數字鎖定回路而獲得。除此之外，上述第二延遲時間t2的初始值可以為參考延遲時間DLY_REF。第一至第五暫存裝置61 65分別包括第一至第五可變延遲電路DLY_CHAim 01^_0^1陽，以及分別包括至少一第一至第五觸發(fā)器0 1
DFF5
。第一至第五可變延遲電路DLY_CHAim DLY_CHAIN5分別對時脈信號DQS延遲第一至第五延遲時間tl t5，以產生第一至第五延遲時脈信號DLY_DQS1 DLY_DQS5，且第一至第五觸發(fā)器DFFl
DFF5
儲存數據DQW: 7]，并分別根據第一至第五延遲時脈信號DLY_ DQSl DLY_DQS5的上升/下降邊緣將其所儲存的數據DQW:7]輸出為第一至第五數據 DQl
DQ5
。若假設一開始的第二延遲時間t2能夠使第二暫存裝置62輸出正確的第二數據 DQW:7]，則第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2的組合有下列16種情況。當第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2為禁能且第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2為禁能時，表示限度足夠，此時，延遲時間設定裝置70維持目前的第二延遲時間t2。當第一與第二延遲增加信號DLY_INCREASE1、 DLY_INCREASE2為禁能且第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2為使能時，表示第二延遲時間t2明顯地太多，此時，延遲時間設定裝置70將第二延遲時間t2減去第二差值td2(亦即t2 = t2-td2)。當第一與第二延遲增加信號DLY_INCREASE1、DLY_ INCREASE2為使能且第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2為禁能時， 表示第二延遲時間t2明顯地不夠，此時，延遲時間設定裝置70將第二延遲時間t2增加第二差值td2 (亦即t2 = t2+td2)。當第一延遲增加信號DLY_INCREASE1為使能且第二延遲增加信號DLY_INCREASE2、第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2為禁能時，表示第二延遲時間t2些微地不夠，此時，延遲時間設定裝置70將第二延遲時間t2增加第一差值tdl (亦即t2 = t2+tdl)，其中第一差值tdl小于第二差值td2。當第二延遲減少信號DLY_DECREASE2、第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2為禁能且第一延遲減少信號DLY_DECREASE1為使能時，表示第二延遲時間t2些微地過多，此時，延遲時間設定裝置70將第二延遲時間t2減少第一差值tdl (亦即t2 = t2+tdl)。
另外，當上述之外的其他情況發(fā)生時，表示限度不足，此時，延遲時間設定裝置70 維持目前的第二延遲時間t2。因為，第一與第二預定延遲時間deltal、delta2很小，因此， 上述表示限度不足的情況理論上并不會發(fā)生。請參照圖6，圖6是本發(fā)明的實施例所提供的DDR SDRAM的儲存單元所接收的寫出數據與DDR SDRAM的時脈信號的理想波形圖。從圖6來看，當要將寫出數據W_DQ
寫入DDR SDRAM的儲存單元時，必須讓時脈信號W_DQS的上升/下降邊緣發(fā)生于寫出數據 DQ
的建立時間結束后，且時脈信號W_DQS的維持為高/低位準的期間必須大于寫出數據1_00
的保持時間。一般來說，多半會讓輸入的時脈信號DQS延遲一段其周期的四分之一的延遲時間，以產生時脈信號W_DQS，此時，時脈信號1_0(^的上升/下降邊緣發(fā)生于寫出數據W_DQ
周期的中間點。然而，要寫入至儲存單元的每一個位元信號1_00
DQ[7]可能因為不同的延遲，而導致寫入至儲存單元的寫出數據1_00
會有問題。據此，本發(fā)明提供一種用于高速讀寫接口內的控制器，此控制器可以通過反饋的方式調整輸入至高速讀寫接口的儲存單元的時脈信號，以指示高速讀寫接口的儲存單元將寫出數據寫入。請參照圖7，圖7是本發(fā)明的實施例所提供的控制器的方塊圖。寫出控制器80用于高速讀寫接口內，所述高速讀寫接口可以是DDR SDRAM，但本發(fā)明并非限定于此。高速讀寫接口具有儲存單元與所述寫出控制器80，儲存單元會根據時脈信號DQS的上升/下降邊緣將寫出數據W_DQ
寫入。寫出控制器80包括第一至第三暫存裝置81 83、第一與第二異或門84、85、延遲時間設定裝置86與第二可變延遲電路DLY_CHAIN2。第一至第三暫存裝置81 83用以接收來自于高速讀寫接口的儲存單元輸出的數據DQ W: 7]與時脈信號DQS。第一暫存裝置81 對數據DQ
延遲一段第一延遲時間11，以產生第一延遲數據DLY_DQ1
,并儲存第一延遲數據DLY_DQ1
,第一暫存裝置81還會根據時脈信號DQS將其所儲存的第一延遲數據DLY_DQ1
輸出為第一數據DQl
o第二暫存裝置82儲存數據DQ W 7]，并根據時脈信號DQS將其所儲存的數據DQW:7]輸出為第二數據DQ2
。第三暫存裝置 83儲存數據DQ ，并對時脈信號DQS延遲一段第三延遲時間t3，以產生第三延遲時脈信號DLY_DQS3，第三暫存裝置83還會根據第三延遲時脈信號DLY_DQS3將其所儲存的數據 DQ
輸出為第三數據DQ3
o第一異或門84對第一數據DQl
與第二數據DQ2
進行異或邏輯運算， 以產生延遲增加信號DLY_INCREASE。第二異或門85對第二數據DQ2
與第三數據 DQ3
進行異或邏輯運算，以產生延遲減少信號DLY_DECREASE。延遲時間設定裝置 86用以接收參考延遲時間DLY_REF、延遲增加信號DLY_INCREASE與延遲減少信號DLY_ DECREASE,并據此以產生第一至第三延遲時間tl t3。第二可變延遲電路DLY_CHAIN2用以接收輸出時脈信號EX_DQS，并對輸出時脈信號EX_DQS延遲一段第二延遲時間t2，以產生第二延遲時脈信號DLY_DQS2。高速讀寫接口的儲存單元接收第二延遲時脈信號DLY_DQS2，且這個第二延遲時脈信號DLY_DQS實質上為時脈信號DQS。高速讀寫接口的儲存單元接收寫出數據W_DQ
， 并根據時脈信號DQS將寫出數據W_DQ
寫入，而且寫出數據W_DQ
實質上為數據 DQ
。
在本發(fā)明的實施例中，上述第一延遲時間tl可以為保持時間，第三延遲時間t3可以為建立時間。延遲時間設定裝置86是一個邏輯架構單元。在起始階段，延遲時間設定裝置86直接接收數字鎖定回路或者是制程監(jiān)控裝置的數據，并依據此數據產生第二延遲時間t2。第一延遲時間tl則為一個預定的時間差異值，且可以是保持時間；第三延遲時間t3 是另一個一個預定的時間差異值，且可以是建立時間。此后，遲時間設定裝置86就會根據延遲增加信號DLY_INCREASE和延遲減少信號DLY_DECREASE的數值，作相應的增加或減少第二延遲時間t2的動作，然而，第一與第三延遲間tl、t3則保持不變。在本發(fā)明的實施例中，在某些情況下，參考延遲時間DLY_REF可以等于時脈信號 DQS的四分之一周期，且時脈信號DQS的四分之一周期可以通過高速讀寫接口的數字鎖定回路而獲得。為了最佳化高速讀寫接口進行寫出數據時的建立時間與保持時間，一般來說， 若高速讀寫接口具有數字鎖定回路，則可以使用數字鎖定回路來計算建立時間與保持時間的初始值。倘若，高速讀寫接口不具有數字鎖定回路，則可以將建立時間與保持時間的初始值定義為其電路布局的最小建立時間與最小保持時間(與制程有關)，或者可以將建立時間與保持時間的初始值定義為通過制程監(jiān)控裝置所觀測的高速讀寫接口的最小建立時間與最小保持時間。另外，要說明的是，在某一些情況下建立時間實質上等同于保持時間。通過設定上述第二延遲時間t2的初始值可以為參考延遲時間DLY_REF，并通過寫出控制器80 不斷更新第第二延遲時間t2，如此根據第二延遲時間t2所產生的第二延遲時脈信號DLY_ DQS2將可以作為高速讀寫接口的時脈信號DQS，以滿足建立時間與保持時間的需求。若假設一開始的第二延遲時間t2能夠使高速讀寫接口寫入正確的寫出數據 DQ
,則延遲增加信號DLY_INCREASE與延遲減少信號DLY_DECREASE的組合有下列四種情況。當延遲增加信號DLY_INCREASE為使能(enabled)且延遲減少信號DLY_DECREASE 為禁能(disabled)時，表示第二延遲時間t2可能不夠，此時，為了滿足數據DQW:7]的建立時間的要求，延遲時間設定裝置86會對第二延遲時間t2加上一個單位的延遲時間。當延遲增加信號DLY_INCREASE為禁能且延遲減少信號DLY_DECREASE為使能時，表示第二延遲時間t2可能過多，此時，為了滿足數據DQW:7]的保持時間的要求，延遲時間設定裝置86 會對第二延遲時間t2減去一個單位的延遲時間。當延遲增加信號DLY_INCREASE為禁能且延遲減少信號DLY_DECREASE為禁能時，表示限度(margin)足夠，此時，延遲時間設定裝置 86維持目前的第一至第三延遲時間tl t3。當延遲增加信號DLY_INCREASE為使能且延遲減少信號DLY_DECREASE為使能時，表示限度不足，此時，延遲時間設定裝置86維持目前的第一至第三延遲時間tl t3。要說明的是，理論上并不會有延遲增加信號DLY_INCREASE 為使能且延遲減少信號DLY_DECREASE為使能的情況發(fā)生。請繼續(xù)參照圖7，以下將介紹圖7中的第一至第三暫存裝置81 83的其中一種實施方式，但下述實施例并非用以限定本發(fā)明。第一與第三暫存裝置81、83分別包括第一與第三可變延遲電路DLY_CHAIN1、DLY_CHAIN3,以及分別包括至少一第一與第三觸發(fā)器 DFF1
、DFF3
。第二暫存裝置82包括至少一第二觸發(fā)器DFF2
。因圖7的例子是以8位元的數據DQW 7]為例，因此圖7有8個第一觸發(fā)器DFFl
DFFl [7]、8個第二觸發(fā)器DFF2
DFF2[7]與8個第三觸發(fā)器DFF3
DFF3[7]。第一至第三觸發(fā)器 DFFl
DFF3
的數量與數據DQ
的位元數目有關。第一可變延遲電路DLY_CHAINl分別對數據DQW:7]延遲第一延遲時間tl，以產生第一延遲數據DLY_DQU07]， 第三可變延遲電路對時脈信號DQS延遲一段第三延遲時間t3，以產生第三延遲時脈信號 DLY_DQS3。第二與第三觸發(fā)器DFFl
、DFF3
儲存數據DQW:7]，并分別根據時脈信號DQS與第三延遲時脈信號DLY_DQS3的上升/下降邊緣將其所儲存的數據DQW:7]輸出為第二與第三數據002
、003^):7]。第一觸發(fā)器DFFl
儲存第一延遲數據DLY_ DQl
,并根據時脈信號DQS的上升/下降邊緣將其所儲存的數據DLY_DQ1
輸出為第一數據 DQl
。請參照圖8，圖8是本發(fā)明的另一實施例所提供的控制器的方塊圖。寫出控制器 90與寫出控制器80的不同處在于，寫出控制器90比寫出控制器80多出了第四與第五暫存裝置914、915。要說明的是，本發(fā)明的暫存裝置的數目并沒有限制為3個或5個，本發(fā)明暫存裝置的數目可以根據需要而有不同的選擇，但不管如何，暫存裝置的數目大于3。寫出控制器90包括第一至第五暫存裝置911 915、第一至第四異或門94 97、 延遲時間設定裝置98與第二可變延遲電路DLY_CHAIN2。第二、第三與第五暫存裝置912、 913、915用以接收來自于高速讀寫接口的儲存單元的數據DQW 7]與時脈信號DQS，并儲存數據DQW:7]。第一與第四暫存裝置則對數據DQW:7]分別延遲一段第一與第四延遲時間 tl、t4，以產生第一與第四延遲數據DLY_DQU0:7]、DLY_DQ4W:7]，并儲存第一與第四延遲數據DLY_DQU0:7]、DLY_DQ4
。第三與第五暫存裝置913、915分別對時脈信號DQS延遲一段第三與第五延遲時間t3、t5，以產生第三與第五延遲時脈信號DLY_DQS3、DLY_DQS5， 并分別根據第三與第五延遲時脈信號DLY_DQS3、DLY_DQS5將其所儲存的數據DQW:7]輸出為第三與第五數據DQ3
, DQ5
o第三暫存裝置83則根據時脈信號DQS將其所儲存的數據DQW:7]輸出為第三數據DQ3
。第一與第四暫存裝置則根據時脈信號DQS 將其所儲存的第一與第四延遲數據DLY_DQU0:7]、DLY_DQ4
輸出為第一與第四數據 DQ1
、DQ4
。第一異或門94對第一數據DQl
與第二數據DQ2
進行異或邏輯運算， 以產生第一延遲增加信號DLY_INCREASE1。第二異或門95對第二數據DQ2
與第三數據DQ3
進行異或邏輯運算，以產生第一延遲減少信號DLY_DECREASE1。第三異或門96 對第四數據DQ4
與第一數據DQl
進行異或邏輯運算，以產生第二延遲增加信號 DLY_INCREASE2。第四異或門97對第五數據DQ5
與第二數據DQ2
進行異或邏輯運算，以產生第二延遲減少信號DLY_DECREASE2。延遲時間設定裝置96用以接收參考延遲時間DLY_REF、第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2，并據此以產生第一至第五延遲時間tl t5。第二可變延遲電路DLY_CHAIN2用以接收輸出時脈信號EX_DQS，并對輸出時脈信號EX_DQS延遲一段第二延遲時間t2，以產生第二延遲時脈信號DLY_DQS2，第二延遲時脈信號DLY_DQS2 實質上為用以控制數據寫入至高速讀寫接口的儲存單元的時脈信號DQS。要說明的是，第四延遲時間t4大于第一延遲時間tl，第五延遲時間t5大于第三延遲時間t3。高速讀寫接口的儲存單元接收寫出數據W_DQ
，并根據時脈信號DQS將寫出數據W_DQ
寫入，數據DQ
實質上為寫出數據W_DQ
。在本發(fā)明的實施例中，上述第一延遲時間tl可以為去第一預定延遲時間deltal， 第三延遲時間t3可以為第二預定延遲時間delta2，第四延遲時間t4可以為第一延遲時間tl加上第三預定延遲時間delta3 (亦即t4 = tl+delta3)，第五延遲時間t5可以為第三延遲時間t3加上第四預定延遲時間delta4(亦即t5 = t3+delta4)。第一至第四預定延遲時間deltal delta4與制程有關。在本發(fā)明的實施例中，在某些情況下，參考延遲時間DLY_REF可以等于時脈信號 DQS的四分之一周期，且時脈信號DQS的四分之一周期可以通過高速讀寫接口的數字鎖定回路而獲得。預定延遲時間deltal delta4的值為微小值，例如為觸發(fā)器的建立時間或保持時間，其與制程相關，并且這些值可由延遲時間設定裝置86控制。圖8的第一至第五暫存裝置911 915的其中一種實施方式介紹如下，但本發(fā)明并不以此為限。第一至第三暫存裝置911 913與圖7的第一至第三暫存裝置81 83 相同，故不再贅述。第四與第四暫存裝置84、85分別包括第四與第五可變延遲電路DLY_ CHAIN4、DLY_CHAIN5,以及分別包括至少一第四與第四觸發(fā)器DFF4
、DFF5
。第四可變延遲電路DLY_CHAIN4分別對數據DQW:7]延遲第四延遲時間t4，以產生第四延遲數據DLY_DQ4 ，第五可變延遲電路對時脈信號DQS延遲一段第五延遲時間t5，以產生第五延遲時脈信號DLY_DQS5。第四觸發(fā)器DFF4
儲存第四延遲數據DLY_DQ4 ， 并根據時脈信號DQS的上升/下降邊緣將其所儲存的數據DLY_DQ4
輸出為第四數據 DQ4
。第五觸發(fā)器DFF5
儲存數據DQW:7]，并根據第五延遲時脈信號DLY_DQS5 的上升/下降邊緣將其所儲存的數據DQW:7]輸出為第五數據DQ5
。若假設一開始的第二延遲時間t2能夠使高速讀寫接口寫入正確的寫出數據 DQ
，則第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2、第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2的組合有下列16種情況。當第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2為禁能且第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2為禁能時，表示限度足夠，此時，延遲時間設定裝置98維持目前的第一至第五延遲時間tl t5。當第一與第二延遲增加信號 DLY_INCREASE1、DLY_INCREASE2 為禁能且第一與第二延遲減少信號 DLY_DECREASE1、DLY_ DECREASE2為使能時，表示第二延遲時間t2明顯地太多，此時，延遲時間設定裝置98將第二延遲時間t2減去第二差值td2。當第一與第二延遲增加信號DLY_INCREASE1、DLY_ INCREASE2為使能且第一與第二延遲減少信號DLY_DECREASE 1、DLY_DECREASE2為禁能時，表示第二延遲時間t2明顯地不夠，此時，延遲時間設定裝置98將第二延遲時間t2增加第二差值td2。當第一延遲增加信號DLY_INCREASE1為使能且第二延遲增加信號DLY_ INCREASE2、第一與第二延遲減少信號DLY_DECREASE1、DLY_DECREASE2為禁能時，表示第二延遲時間t2些微地不夠，此時，延遲時間設定裝置98將第二延遲時間t2增加第一差值tdl，其中第一差值tdl小于第二差值td2。當第二延遲減少信號DLY_DECREASE2、第一與第二延遲增加信號DLY_INCREASE1、DLY_INCREASE2為禁能且第一延遲減少信號DLY_ DECREASE 1為使能時，表示第二延遲時間t2些微地過多，此時，延遲時間設定裝置98將第二延遲時間t2減少第一差值tdl。另外，當上述之外的其他情況發(fā)生時，表示限度不足，此時，延遲時間設定裝置98 維持目前第一至第五延遲時間tl t5。理想上，上述表示限度不足的情況理論上并不會發(fā)生。綜上所述，本發(fā)明提供了用于高速讀寫接口的讀取的控制器，以及提供了用于高速讀寫接口的寫入的控制器，其中用于高速讀寫接口的讀取的控制器與用于高速讀寫接口的寫入的控制器可以實作于高速讀寫接口內，而使得高速讀寫接口通過這些控制器的控制，而能夠順利地輸出讀取數據與順利地將數據寫入其儲存單元內。與傳統(tǒng)的控制器相比較，本發(fā)明的控制器不需要通過數字鎖定回路與開環(huán)電路來調整，相反地，本發(fā)明的控制器使用回饋的方式來自動調整時脈信號的延遲時間，以完成鎖定與校驗功能，因此時脈信號可以實時地回饋至控制器，而不會浪費額外的時間。 另外，采用本發(fā)明的控制器的高速讀寫接口不會受到時脈信號的工作周期改變或顫動 (jitter)的影響，且不用受到數字鎖定回路的精度限制。本發(fā)明的控制器更可以使用自動配置路徑布局(Auto Place Route layout，簡稱為APR layout)，而不需要使用全客制化 (fully-custom)的設計方式。除此之外，采用本發(fā)明的控制器的高速讀寫接口的數據可以具有32個位元，本發(fā)明的控制器可以獨立地針對32個位元信號所對應的時脈信號進行調整，因此其位元信號之間的偏斜忍受能力較強。另外，傳統(tǒng)的高速讀寫接口需要內建測試與自動調整硬體模組來完成讀取/寫入控制的機制，然而，使用本發(fā)明的控制器的高速讀寫接口僅針對實際使用的數據進行時序的判斷。除此之外，目前多數的DDR SDRAM中的輸入輸出電路中都有回路包裹(loopback) 功能，因此使用本發(fā)明的控制的DDR SDRAM僅需要增加數字的判斷電路即可。雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，本領域技術人員在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾，故本發(fā)明的保護范圍當以權利要求所界定的為準。
權利要求
1.一種讀取控制器，用于高速讀寫接口，且該控制器包括第一至第三暫存裝置，用以接收數據與時脈信號，并儲存該數據，該第一至第三暫存裝置分別對該時脈信號延遲一段第一至第三延遲時間，以產生第一至第三延遲時脈信號，并分別根據該第一至第三延遲時脈信號將其所儲存的該數據輸出為第一至第三數據；第一異或門，對該第一數據與該第二數據進行異或邏輯運算，以產生第一延遲增加信號；第二異或門，對該第二數據與該第三數據進行異或邏輯運算，以產生第一延遲減少信號；以及延遲時間設定裝置，用以接收參考延遲時間、該第一延遲增加信號與該第一延遲減少信號，并據此以產生該第一至第三延遲時間；其中該第一延遲時間小于該第二延遲時間，該第二延遲時間小于該第三延遲時間，該數據由該高速讀寫接口的儲存單元所輸出，且該第二數據被當作該高速讀寫接口所輸出的讀取數據。
2.如權利要求1所述的讀取控制器，其特征在于，該第一延遲時間為該第二延遲時間減去第一預定延遲時間，該第三延遲時間為該第二延遲時間加上該第一預定延遲時間。
3.如權利要求2所述的讀取控制器，其特征在于，當該第一延遲增加信號為使能且該第一延遲減少信號為禁能時，該延遲時間設定裝置增加該第二延遲時間；當該第一延遲增加信號為禁能且該第一延遲減少信號為使能時，該延遲時間設定裝置減少該第二延遲時間；當該第一延遲增加信號為禁能且該第一延遲減少信號為禁能時，該延遲時間設定裝置維持目前的該第二延遲時間；當該第一延遲增加信號為使能且該第一延遲減少信號為使能時，該延遲時間設定裝置維持目前的該第二延遲時間。
4.如權利要求2所述的讀取控制器，其特征在于，該第一預定延遲時間與制程有關。
5.如權利要求1所述的讀取控制器，其特征在于，該參考延遲時間等于該時脈信號的四分之一周期。
6.如權利要求5所述的讀取控制器，其特征在于，該時脈信號的四分之一周期是通過該高速讀寫接口的數字鎖定回路而獲得。
7.如權利要求1所述的讀取控制器，其特征在于，該第二延遲時間的初始值為該參考延遲時間。
8.如權利要求1所述的讀取控制器，其特征在于，更包括第四與第五暫存裝置，用以接收該數據與該時脈信號，并儲存該數據，該第四與第五暫存裝置分別對該時脈信號延遲一段第四與第五延遲時間，以產生第四與第五延遲時脈信號，并分別根據該第四與第五延遲時脈信號輸出第四與第五數據；第三異或門，對該第四數據與該第二數據進行異或邏輯運算，以產生第二延遲增加信號；以及第四異或門，對該第五數據與該第二數據進行異或邏輯運算，以產生第二延遲減少信號；其中該延遲時間設定裝置根據該參考延遲時間、該第一與第二延遲增加信號、該第一與第二延遲減少信號產生該第一至第五延遲時間，該第四延遲時間小于該第一延遲時間， 該第五延遲時間大于該第三延遲時間。
9.如權利要求8所述的讀取控制器，其特征在于，該第一延遲時間為該第二延遲時間減去第一預定延遲時間，該第四延遲時間為該第二延遲時間減去第二預定延遲時間，該第三延遲時間為該第二延遲時間加上該第一預定延遲時間，該第五延遲時間為該第二延遲時間加上該第二預定延遲時間，該第一預定延遲時間小于該第二預定延遲時間。
10.如權利要求9所述的讀取控制器，其特征在于，當該第一與第二延遲增加信號為禁能且該第一與第二延遲減少信號為禁能時，該延遲時間設定裝置維持目前的該第二延遲時間；當該第一與第二延遲增加信號為禁能且該第一與第二延遲減少信號為使能時，該延遲時間設定裝置將該第二延遲時間減去第二差值；當該第一與第二延遲增加信號為使能且該第一與第二延遲減少信號為禁能時，該延遲時間設定裝置將該第二延遲時間增加該第二差值；當該第一延遲增加信號為使能且該第二延遲增加信號、該第一與第二延遲減少信號為禁能時，該延遲時間設定裝置將該第二延遲時間增加該第一差值；當該第二延遲減少信號、 該第一與第二延遲增加信號為禁能且該第一延遲減少信號為使能時，該延遲時間設定裝置將該第二延遲時間減少該第一差值；該第一差值小于該第二差值。
11.如權利要求1所述的讀取控制器，其特征在于，該第一至第三暫存裝置分別包括第一至第三可變延遲電路，以及分別包括至少一第一至第三觸發(fā)器，其中該第一至第三可變延遲電路分別對該時脈信號延遲該第一至第三延遲時間，以產生該第一至第三延遲時脈信號，且該第一至第三觸發(fā)器儲存該數據，并分別根據該第一至第三延遲時脈信號將其所儲存的該數據輸出為該第一至第三數據。
12.如權利要求4所述的讀取控制器，其特征在于，當制程為90納米制程時，該第一預定延遲時間介于10至20微微秒之間。
13.一種寫出控制器，用于高速讀寫接口內，該控制器包括第一至第三暫存裝置，用以接收來自于該高速讀寫接口的儲存單元的數據與時脈信號，其中該第二與第三暫存裝置儲存該數據，該第一暫存裝置對該數據延遲一段第一延遲時間，以產生與儲存第一延遲數據，該第三暫存裝置對該時脈信號延遲一段第三延遲時間， 以產生第三延遲時脈信號，該第一暫存裝置根據該時脈信號將其所儲存的該第一延遲數據輸出為第一數據，該第二與第三暫存裝置分別根據該時脈信號與第三延遲時脈信號將其所儲存的該數據輸出為第二與第三數據；第一異或門，對該第一數據與該第二數據進行異或邏輯運算，以產生第一延遲增加信號；第二異或門，對該第二數據與該第三數據進行異或邏輯運算，以產生第一延遲減少信號；延遲時間設定裝置，用以接收參考延遲時間、該第一延遲增加信號與該第一延遲減少信號，并據此以產生該第一至第三延遲時間；可變延遲電路，用以接收輸出時脈信號，并對該輸出時脈信號延遲一段第二延遲時間， 以產生該時脈信號；其中該高速讀寫接口的儲存單元根據該時脈信號將該數據寫入。
14.如權利要求13所述的寫出控制器，其特征在于，該第一延遲時間為保持時間，該第三延遲時間為建立時間。
15.如權利要求14所述的寫出控制器，其特征在于，當該第一延遲增加信號為使能且該第一延遲減少信號為禁能時，該延遲時間設定裝置對該第二延遲時間加上第一差值；當該第一延遲增加信號為禁能且該第一延遲減少信號為使能時，該延遲時間設定裝置對該第二延遲時間減去該第一差值；當該第一延遲增加信號為禁能且該第一延遲減少信號為禁能時，該延遲時間設定裝置維持目前的該第二延遲時間；當該第一延遲增加信號為使能且該第一延遲減少信號為使能時，該延遲時間設定裝置維持目前的該第二延遲時間。
16.如權利要求14所述的寫出控制器，其特征在于，該建立時間與保持時間與制程有關。
17.如權利要求13所述的寫出控制器，其特征在于，該參考延遲時間等于該時脈信號的四分之一周期。
18.如權利要求17所述的寫出控制器，其特征在于，該時脈信號的四分之一周期是通過該高速讀寫接口的數字鎖定回路而獲得。
19.如權利要求13所述的寫出控制器，其特征在于，該第二延遲時間的初始值為該參考延遲時間。
20.如權利要求13所述的寫出控制器，其特征在于，更包括第四與第五暫存裝置，用以接收該數據與該時脈信號，其中該第四暫存裝置用以對該數據延遲一段第四延遲時間，以產生與儲存第四延遲數據，該第五暫存裝置對該時脈信號延遲一段第五延遲時間，以產生第五延遲時脈信號，該第四暫存裝置根據該時脈信號將其儲存的該第四延遲數據輸出為第四數據，該第五暫存裝置根據該第五延遲時脈信號將其所儲存的該數據輸出為第五數據；第三異或門，對該第四數據與該第二數據進行異或邏輯運算，以產生第二延遲增加信號；以及第四異或門，對該第五數據與該第二數據進行異或邏輯運算，以產生第二延遲減少信號；其中該延遲時間設定裝置根據該參考延遲時間、該第一與第二延遲增加信號、該第一與第二延遲減少信號產生該第一至第五延遲時間，該第四延遲時間大于該第一延遲時間， 該第五延遲時間大于該第三延遲時間。
21.如權利要求20所述的寫出控制器，其特征在于，當該第一與第二延遲增加信號為禁能且該第一與第二延遲減少信號為禁能時，該延遲時間設定裝置維持目前的該第二延遲時間；當該第一與第二延遲增加信號為禁能且該第一與第二延遲減少信號為使能時，該延遲時間設定裝置將該第二延遲時間減去第二差值；當該第一與第二延遲增加信號為使能且該第一與第二延遲減少信號為禁能時，該延遲時間設定裝置將該第二延遲時間增加該第二差值；當該第一延遲增加信號為使能且該第二延遲增加信號、該第一與第二延遲減少信號為禁能時，該延遲時間設定裝置將該第二延遲時間增加該第一差值；當該第二延遲減少信號、該第一與第二延遲增加信號為禁能且該第一延遲減少信號為使能時，該延遲時間設定裝置將該第二延遲時間減少該第一差值；其中該第一差值小于該第二差值。
全文摘要
本發(fā)明公開了一種適用于高速讀寫接口的控制器，其通過實時回饋的方式控制高速讀寫接口內的時脈信號的延遲時間，以完成鎖定與校驗功能，并完全解決解決制程、電壓與溫度對高速讀寫接口所帶來的影響。
文檔編號G11C11/4063GK102376347SQ201010249809
公開日2012年3月14日 申請日期2010年8月4日 優(yōu)先權日2010年8月4日
發(fā)明者易冬柏 申請人:珠海揚智電子有限公司