專(zhuān)利名稱(chēng)：非易失性存儲(chǔ)器件及其驅(qū)動(dòng)方法和具有其的存儲(chǔ)器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器件及其驅(qū)動(dòng)方法、和具有該非易失性存儲(chǔ)器件的存儲(chǔ) 器系統(tǒng)。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器件是在設(shè)計(jì)諸如基于微處理器的應(yīng)用程序的數(shù)字邏輯電路以及用 于范圍從衛(wèi)星到消費(fèi)者電子裝置的產(chǎn)品的計(jì)算機(jī)中被廣泛使用的微電子器件。存儲(chǔ)器制造 技術(shù)的進(jìn)步包括通過(guò)對(duì)于高速和高集成密度進(jìn)行縮放(scaling)而獲得的技術(shù)發(fā)展和處 理改進(jìn)，已經(jīng)提高了數(shù)字邏輯系統(tǒng)的性能。半導(dǎo)體存儲(chǔ)器件通常分為易失性存儲(chǔ)器件和非易失性存儲(chǔ)器件。非易失性存儲(chǔ)器 甚至當(dāng)電源未連接時(shí)也能夠保存數(shù)據(jù)。非易失性存儲(chǔ)器件中存儲(chǔ)的數(shù)據(jù)可以是永久的(只 讀)或者是可重新編程的。非易失性存儲(chǔ)器件現(xiàn)在被廣泛用來(lái)在諸如計(jì)算機(jī)、航空電子設(shè) 備、通信和消費(fèi)者電子技術(shù)之類(lèi)的各種應(yīng)用中存儲(chǔ)可執(zhí)行程序或微代碼。非易失性存儲(chǔ)器件的一個(gè)示例是閃速存儲(chǔ)器件。最近，隨著對(duì)高集成度(小型化) 存儲(chǔ)器件的需求的增加，能夠在每個(gè)存儲(chǔ)單元中存儲(chǔ)多個(gè)位的多位存儲(chǔ)器件已經(jīng)成為標(biāo)準(zhǔn) 商業(yè)產(chǎn)品。

發(fā)明內(nèi)容
本發(fā)明的各個(gè)實(shí)施例提供了一種非易失性存儲(chǔ)器件(NVM)、包括該NVM的存儲(chǔ)器 系統(tǒng)和包括該NVM的裝置。所述NWM包括控制邏輯，其被配置成執(zhí)行一種將負(fù)電壓施加到 NVM的被選字線的公開(kāi)的方法。在所述NVM中，在第一時(shí)間期間(例如在ISPP循環(huán)的編程 期間內(nèi))第一高電壓電平(例如最大電源電壓)被施加到地址譯碼器的晶體管的溝道，并 且地電壓被施加到晶體管的阱。而且，在第二時(shí)間期間(例如在ISPP循環(huán)的檢驗(yàn)期間內(nèi)) 第二高電壓電平被施加到晶體管的溝道，并且在第二時(shí)間間隔內(nèi)第一負(fù)電壓被施加到晶體 管的阱。第一高電壓電平高于第二高電壓電平，并且在第二時(shí)間間隔內(nèi)在被選字線上施加 的電壓為負(fù)?？梢蕴岣吒鶕?jù)本發(fā)明示例性實(shí)施例制造或操作的非易失性存儲(chǔ)器件的可靠性。本發(fā)明的第一方面提供了一種將負(fù)電壓施加在非易失性存儲(chǔ)器件(NVM)的被選 字線上的方法，包括在第一時(shí)間間隔期間將處于第一被選高電平的電源電壓施加到NVM 的字線選擇電路的第一晶體管的溝道，并且在第一時(shí)間間隔期間將地電壓施加到字線選擇 電路的第一晶體管的阱；在第二時(shí)間間隔期間將處于第二被選高電平的電源電壓施加到字 線選擇電路的第一晶體管的溝道，并且在第二時(shí)間間隔內(nèi)將第一負(fù)電壓施加到字線選擇電
5路的第一晶體管的阱；其中施加在被選字線上的電壓在第二時(shí)間間隔內(nèi)并且不在第一時(shí)間 間隔內(nèi)為負(fù)。本發(fā)明的另一方面提供了一種非易失性存儲(chǔ)器件(NVM)中選擇字線的方法，包 括在第一時(shí)間間隔期間將處于第一高電平的電源電壓施加到被配置成選擇字線的NVM的 選擇電路的第一晶體管的溝道，并且在第一時(shí)間間隔期間將地電壓施加到第一晶體管的基 底；在第二時(shí)間間隔期間將處于第一較低高電平的電源電壓施加到第一晶體管的溝道，并 且在第二時(shí)間間隔內(nèi)將第一負(fù)電壓施加到第一晶體管的阱；和其中第一較低高電平低于最 大高電平，并且其中在第二時(shí)間間隔內(nèi)并且不在第一時(shí)間間隔內(nèi)施加在被選字線上的字線 電壓為負(fù)。本發(fā)明的另一方面提供了一種用于驅(qū)動(dòng)非易失性存儲(chǔ)器件的方法，包括生成電 源電壓并且將所述電源電壓施加到地址譯碼器中的存儲(chǔ)器塊選擇器的第一晶體管；通過(guò)所 述存儲(chǔ)器塊選擇器將接收的字線電壓傳遞到基于地址信息選擇的被選字線；和根據(jù)傳遞到 被選字線的所接收的字線電壓是否為負(fù)電壓來(lái)改變所述電源電壓。本發(fā)明的另一方面提供了一種非易失性存儲(chǔ)器件，包括電源電壓生成器，用于生 成電源電壓；和地址譯碼器，其包括接收電源電壓的第一晶體管，將所接收的字線電壓傳遞 到被選存儲(chǔ)器塊的多條字線，其中所述電源電壓根據(jù)負(fù)字線電壓是否被傳遞到至少一條字 線而改變。所述非易失性存儲(chǔ)器件可以還包括阱電壓生成器，用于生成要被施加到所述第 一晶體管的阱的阱電壓，其中所述阱電壓根據(jù)負(fù)字線電壓是否被傳遞到被選存儲(chǔ)器塊的至 少一條字線而改變。所述地址譯碼器包括多個(gè)存儲(chǔ)器塊選擇器，每個(gè)存儲(chǔ)器塊選擇器可以包括控制 存儲(chǔ)器塊選擇電路的塊字線，被配置成將所述字線電壓傳遞到被選存儲(chǔ)器塊的字線；上拉 電路，用于響應(yīng)于使能信號(hào)將所述電源電壓提供給所述塊字線；下拉電路，其響應(yīng)于使能信 號(hào)將所述塊字線與所述第一晶體管的阱電斷開(kāi)，并且響應(yīng)于使能信號(hào)的互補(bǔ)信號(hào)將所述塊 字線與所述第一晶體管的阱電連接。本發(fā)明的另一方面提供了一種包括非易失性存儲(chǔ)器件(NVM)的裝置，包括存儲(chǔ) 單元陣列，其具有多條字線；地址譯碼器電路，包括被配置成選擇存儲(chǔ)單元陣列的字線并且 將負(fù)字線電壓傳遞到被選字線的字線選擇電路；高電壓電路，被配置成選擇最大高電壓和 第一較低高電壓之一作為地址譯碼器中的選擇電路的電源電壓；負(fù)電壓電路，被配置成選 擇地電壓和第一負(fù)電壓其中之一作為地址譯碼器的選擇電路中的晶體管的阱電壓；和控制 邏輯單元，被配置成通過(guò)在編程操作、讀取操作、檢驗(yàn)讀取操作或擦除操作中基于負(fù)電壓是 否被字線選擇電路傳遞到被選字線，控制負(fù)電壓電路選擇阱電壓以及控制高電壓電路選擇 電源電壓來(lái)執(zhí)行所公開(kāi)的方法。所述裝置可以包括多個(gè)存儲(chǔ)器塊，其具有在多條字線和多條位線的交叉處形成 的多個(gè)存儲(chǔ)單元；地址譯碼器，用于響應(yīng)于輸入地址選擇所述存儲(chǔ)器塊之一，并且將字線電 壓傳遞到與輸入地址對(duì)應(yīng)的被選存儲(chǔ)器塊中的被選字線；輸入/輸出緩沖器，用于臨時(shí)存 儲(chǔ)在編程操作中要在存儲(chǔ)單元陣列中編程的數(shù)據(jù)，或者臨時(shí)存儲(chǔ)在讀取操作中從存儲(chǔ)單元 陣列讀出的數(shù)據(jù)；電壓生成器，用于生成字線電壓、電源電壓和阱電壓；和控制邏輯單元， 用于控制所述電壓生成器根據(jù)阱電壓的電平來(lái)調(diào)節(jié)電源電壓的電平。所述控制邏輯單元控 制所述電壓生成器根據(jù)負(fù)電壓是否被傳遞到被選存儲(chǔ)器塊的字線來(lái)改變阱電壓的電平。所述裝置可以還包括存儲(chǔ)器控制器，其包括實(shí)現(xiàn)從以下中選擇的標(biāo)準(zhǔn)化接口協(xié)議的主機(jī)接口 電路通用串行總線(USB)、多媒體卡(MMC)、外圍設(shè)備互連(PCI)、高速PCI (PCI-E)、高級(jí) 技術(shù)附件(ΑΤΑ、并行ΑΤΑ、ρΑΤΑ)、串行ATA (SATA)、外部SATA (eSATA)、小型計(jì)算機(jī)系統(tǒng)接口 (SCSI)、增強(qiáng)小型磁盤(pán)接口(ESDI)和集成驅(qū)動(dòng)器電子電路(IDE)。所述裝置可以是計(jì)算系統(tǒng)，其進(jìn)一步包括與系統(tǒng)總線連接的中央處理單元 (CPU)；與系統(tǒng)總線連接的數(shù)據(jù)存儲(chǔ)器件并且包括非易失性存儲(chǔ)器件(NVM)和存儲(chǔ)器控制 器。所述計(jì)算系統(tǒng)可以是個(gè)人計(jì)算機(jī)、網(wǎng)絡(luò)文件服務(wù)器、便攜式電話、個(gè)人數(shù)字助理(PDA)、 數(shù)碼相機(jī)、可攜式攝像機(jī)、便攜式音頻播放器或者便攜式媒體播放器。下面將參考附圖來(lái)更詳細(xì)地描述本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明能夠以不同 的形式體現(xiàn)，并且不應(yīng)當(dāng)被曲解為限于此處闡述的實(shí)施例。相反，這些實(shí)施例被提供以使得 本公開(kāi)透徹和完整，并且將向本領(lǐng)域技術(shù)人員全面地表達(dá)本發(fā)明的范圍。


附圖被包含來(lái)進(jìn)一步理解本發(fā)明，并且被合并于此并構(gòu)成本說(shuō)明書(shū)的一部分。附 示了本發(fā)明的示例性實(shí)施例，并且與本說(shuō)明一起用于解釋本發(fā)明的原理。附圖中圖1是根據(jù)本發(fā)明的第一示例性實(shí)施例的非易失性存儲(chǔ)器件的方塊圖；圖2是圖1的非易失性存儲(chǔ)器件100的第一編程方法的閾值電壓分布的曲線圖；圖3是圖示根據(jù)圖2的閾值電壓分布的編程操作中第一阱電壓/高電源電壓控制 方法的時(shí)間-電壓曲線圖；圖4是圖1的非易失性存儲(chǔ)器件100的第一編程方法的流程圖；圖5是圖示根據(jù)圖2的閾值電壓分布的編程操作中第二阱電壓/高電源電壓控制 方法的時(shí)間-電壓曲線圖；圖6是圖1的非易失性存儲(chǔ)器件100的第二編程方法的流程圖；圖7是圖1的非易失性存儲(chǔ)器件100的第二編程方法的閾值電壓分布的曲線圖；圖8是圖示根據(jù)圖7的閾值電壓分布的編程操作中第二阱電壓/高電源電壓控制 方法的時(shí)間-電壓曲線圖；圖9是圖1的非易失性存儲(chǔ)器件100的第三編程方法的閾值電壓分布的曲線圖；圖10是圖示根據(jù)圖9的閾值電壓分布的編程操作中第一示例性阱電壓/高電源 電壓控制方法的時(shí)間_電壓曲線圖；圖11是圖示根據(jù)圖9的閾值電壓分布的編程操作中第二示例性阱電壓/高電源 電壓控制方法的時(shí)間_電壓曲線圖；圖12是圖示根據(jù)圖9的閾值電壓分布的編程操作中第三示例性阱電壓/高電源 電壓控制方法的時(shí)間_電壓曲線圖；圖13是圖1的非易失性存儲(chǔ)器件100的讀取操作的閾值電壓分布的曲線圖；圖14是根據(jù)本發(fā)明示例性實(shí)施例的3位(8狀態(tài))MLC非易失性存儲(chǔ)器件的編程 方法的閾值電壓分布的曲線圖；圖15是根據(jù)本發(fā)明示例性實(shí)施例的4位MLC非易失性存儲(chǔ)器件的編程方法的閾 值電壓分布的曲線圖；圖16是圖1的非易失性存儲(chǔ)器件100中的地址譯碼器120的電路圖17是圖示圖1的非易失性存儲(chǔ)器件100的編程操作中的電壓控制方法的時(shí) 間-電壓曲線圖；圖18是根據(jù)本發(fā)明的第二示例性實(shí)施例的非易失性存儲(chǔ)器件200的方塊圖；圖19是根據(jù)本發(fā)明的第三示例性實(shí)施例的非易失性存儲(chǔ)器件300的方塊圖；圖20是根據(jù)本發(fā)明的示例性實(shí)施例的存儲(chǔ)系統(tǒng)10的方塊圖；圖21是根據(jù)本發(fā)明的示例性實(shí)施例的具有非易失性存儲(chǔ)器件的存儲(chǔ)卡20的方塊 圖；圖22是根據(jù)本發(fā)明的示例性實(shí)施例的具有非易失性存儲(chǔ)器件的moviNAND器件的 方塊圖；圖23是根據(jù)本發(fā)明的示例性實(shí)施例的包括存儲(chǔ)器件的SSD的方塊圖；圖24是使用圖23的SSD 40的計(jì)算系統(tǒng)的方塊圖；圖25是使用圖23的SSD 40的服務(wù)器系統(tǒng)的方塊圖；和圖26是根據(jù)本發(fā)明的示例性實(shí)施例的電子設(shè)備的方塊圖。
具體實(shí)施例方式圖1是根據(jù)本發(fā)明的第一示例性實(shí)施例的非易失性存儲(chǔ)器件的方塊圖。參考圖1，非易失性存儲(chǔ)器件100包括存儲(chǔ)單元陣列110、地址譯碼器120、輸入/ 輸出(I/O)電路130、電壓生成器140和控制邏輯單元150?？刂七壿媶卧?50根據(jù)是否向 字線施加負(fù)電壓來(lái)改變/調(diào)節(jié)/確定/控制/選擇高電源電壓VPP和/或阱電壓VWLL。阱 電壓VWLL被提供給地址譯碼器120中的晶體管的阱。阱電壓VWLL優(yōu)選地被提供給地址譯 碼器120中的至少一個(gè)晶體管的阱，例如，如圖16所示連接到驅(qū)動(dòng)器晶體管NHDO的阱，以 及連接到輸出晶體管851、852、...85!11+2。高電源電壓VPP被提供給如連接到圖16中的驅(qū) 動(dòng)器晶體管NHDl和輸出晶體管BS1、BS2、. . . BSm+2所示的地址譯碼器120中的至少一個(gè)驅(qū) 動(dòng)器晶體管。圖1所示的示例性非易失性存儲(chǔ)器件100是NAND閃速存儲(chǔ)器件，然而，本發(fā)明概 念不限于該NAND閃速存儲(chǔ)器件。非易失性存儲(chǔ)器件100的示例包括NOR閃存存儲(chǔ)器、耐抗 隨機(jī)存取存儲(chǔ)器(PRAM)、磁致耐抗隨機(jī)存取存儲(chǔ)器(MRAM)、鐵電隨機(jī)存取存儲(chǔ)器(FRAM)和 自旋傳遞力矩隨機(jī)存取存儲(chǔ)器(STT-RAM)。而且，非易失性存儲(chǔ)器件可被配置成具有三維陣 列結(jié)構(gòu)。存儲(chǔ)單元陣列110包括布置在多條字線WLO WLm-I與多條位線BLO BLn-I的 交叉處的多個(gè)存儲(chǔ)單元。此處，“III”和“η”是自然數(shù)。存儲(chǔ)單元陣列110包括多個(gè)存儲(chǔ)器 塊。作為一個(gè)示例性實(shí)施例，圖1中圖示了一個(gè)存儲(chǔ)器塊。每個(gè)存儲(chǔ)器塊包括多個(gè)頁(yè)。每 一頁(yè)包括與相應(yīng)字線連接的多個(gè)存儲(chǔ)單元。非易失性存儲(chǔ)器件100基于逐塊地執(zhí)行擦除操 作，并且基于逐頁(yè)地執(zhí)行寫(xiě)入或讀取操作。每個(gè)存儲(chǔ)單元存儲(chǔ)1位數(shù)據(jù)或兩位或更多位的數(shù)據(jù)。能夠存儲(chǔ)1位數(shù)據(jù)的存儲(chǔ)單 元稱(chēng)作單級(jí)單元(SLC)。能夠存儲(chǔ)兩位或更多位的數(shù)據(jù)的存儲(chǔ)單元稱(chēng)作多級(jí)單元(MLC)。 SLC具有根據(jù)兩個(gè)閾值電壓定義的一個(gè)擦除狀態(tài)和一個(gè)編程狀態(tài)。MLC具有根據(jù)多個(gè)閾值 電壓定義的一個(gè)擦除狀態(tài)和多個(gè)編程狀態(tài)。存儲(chǔ)單元陣列110被配置成具有單元串列結(jié)構(gòu)。每個(gè)單元串列包括與串列選擇線SSL連接的串列選擇晶體管SST、分別與多條字線WLO WLm-I連接的多個(gè)存儲(chǔ)單元MCO MCm-1、和與地選擇線GSL連接的地選擇晶體管GST。此處，串列選擇晶體管SST連接在位線 與串列通道(被串列中的所有存儲(chǔ)器晶體管串聯(lián)共享的半導(dǎo)體通道)之間，并且地選擇晶 體管GST連接在串列通道與公共源極線CSL之間。地址譯碼器120通過(guò)選擇線SSL和GSL以及字線WLO WLm-I連接到存儲(chǔ)單元陣 列110。在編程或讀取操作中，地址譯碼器120接收地址ADDR并且根據(jù)所接收的地址ADDR 選擇存儲(chǔ)器塊之一。而且，地址譯碼器120根據(jù)所接收的地址ADDR選擇被選存儲(chǔ)器塊的字 線(頁(yè))。將被編程或讀取的存儲(chǔ)單元連接到被選字線。而且，地址譯碼器120向被選字線、未選字線以及選擇線SSL和GSL施加用于每個(gè) 編程或讀取操作的偏壓(例如編程電壓、通過(guò)(pass)電壓、串列選擇電壓和地選擇電壓)。 此處，偏壓是在控制邏輯單元150的控制下通過(guò)電壓生成器140生成的。I/O電路130通過(guò)位線BLO BLn-I連接到存儲(chǔ)單元陣列110。I/O電路130包括 多個(gè)頁(yè)緩沖器PBO PBn-I。頁(yè)緩沖器PBO PBn-I臨時(shí)存儲(chǔ)將要在與被選字線連接的存 儲(chǔ)單元中編程的數(shù)據(jù)，或者臨時(shí)存儲(chǔ)從與被選字線連接的存儲(chǔ)單元讀取的數(shù)據(jù)。在編程操作中，位線編程電壓(例如0V)被施加到與編程單元連接的位線，并且位 線編程禁止電壓(例如電源電壓)被提供給與禁止編程的單元連接的位線。位線編程禁止 電壓也稱(chēng)作位線預(yù)充電電壓。電壓生成器140在控制邏輯單元150的控制下生成用于驅(qū)動(dòng)非易失性存儲(chǔ)器件 100的電壓。電壓生成器140包括高電壓(HV)電平生成器142、低電壓(LV)電平生成器 144、負(fù)電壓(NV)電平生成器146和電壓選擇開(kāi)關(guān)(S/W)單元148。高電壓電平生成器142在控制邏輯單元150的控制下生成用于驅(qū)動(dòng)非易失性存儲(chǔ) 器件100的高電壓電平。此處，高電壓電平被用作編程電壓和通過(guò)電壓。低電壓電平生成器144在控制邏輯單元150的控制下生成用于驅(qū)動(dòng)非易失性存儲(chǔ) 器件100的低電壓電平。此處，低電壓電平被用作讀取電壓和讀取檢驗(yàn)電壓。負(fù)電壓電平生成器146在控制邏輯單元150的控制下生成用于驅(qū)動(dòng)非易失性存儲(chǔ) 器件100的負(fù)電壓電平。此處，負(fù)電壓電平被用作字線電壓VWL和阱電壓VWLL。此處，字線 電壓VWL將是編程電壓、通過(guò)電壓、讀取電壓、讀取檢驗(yàn)電壓或擦除電壓。負(fù)電壓電平生成器146根據(jù)負(fù)字線電壓VWL是否被施加到至少一條字線而使能 (enable)或禁能(disable)。因此，僅當(dāng)負(fù)字線電壓VWL被施加到至少一條字線時(shí)優(yōu)選地 使能負(fù)電壓電平生成器146 ；以及當(dāng)負(fù)字線電壓VWL未被施加到至少一條字線時(shí)禁能負(fù)電 壓電平生成器146。然而，本發(fā)明不限于此。因此，不管負(fù)字線電壓VWL是否被施加到字線， 都可以使能負(fù)電壓電平生成器146。在控制邏輯單元150的控制下，電壓選擇開(kāi)關(guān)單元148選擇高電壓電平生成器142 的高電壓電平、低電壓電平生成器144的低電壓電平和負(fù)電壓電平生成器146的負(fù)電壓電 平作為字線電壓VWL、作為高電源電壓VPP以及作為驅(qū)動(dòng)操作所必需的阱電壓VWLL，并且將 被選電壓提供給地址譯碼器120。電壓選擇開(kāi)關(guān)單元148選擇負(fù)電壓電平作為阱電壓VWLL (參考圖3)，同時(shí)選擇負(fù) 電壓電平作為字線電壓VWL。而且，電壓選擇開(kāi)關(guān)單元148在選擇負(fù)電壓電平作為字線電壓 VWL時(shí)選擇改變的(減小的)電平作為高電源電壓VPP。例如，如果(例如在...時(shí))負(fù)電平被選擇為字線電壓VWL則被用作高電源電壓VPP的改變的(減小的)電平VPPL低于當(dāng) 非負(fù)電平被選擇為字線電壓VWL時(shí)被用作高電源電壓VPP的額定高電源電壓VPPH(見(jiàn)圖5 或圖8)。當(dāng)負(fù)電壓電平未作為被選字線Sel. WL的字線電壓VWL被施加時(shí)，電壓選擇開(kāi)關(guān)單 元148可以選擇默認(rèn)電壓(例如地電壓)作為阱電壓VWLL。然而，在該示例性實(shí)施例中，當(dāng) (例如，如果，在...時(shí))負(fù)電壓電平被作為被選字線Sel. WL的字線電壓VWL施加時(shí)，電壓 選擇開(kāi)關(guān)單元148選擇負(fù)電壓電平作為阱電壓VWLL。字線電壓VWL的負(fù)電壓電平可以等于 或高于阱電壓VWLL的負(fù)電壓電平。當(dāng)負(fù)電壓電平生成器146使能時(shí)，負(fù)電壓電壓被提供給電壓選擇開(kāi)關(guān)單元148中 的晶體管的阱。因此，當(dāng)負(fù)字線電壓VWL被施加到至少一條字線(例如到被選字線Sel. WL) 時(shí)，負(fù)電壓被提供給電壓選擇開(kāi)關(guān)單元148中的晶體管的阱?？刂七壿媶卧?50控制非易失性存儲(chǔ)器件100的總體操作(例如，擦除、編程、讀 取和檢驗(yàn)_讀取操作)?？刂七壿媶卧?50可以根據(jù)從外部設(shè)備接收的控制信號(hào)CTRL來(lái)執(zhí) 行每個(gè)擦除/編程/讀取/檢驗(yàn)_讀取操作?？刂七壿媶卧?50控制地址譯碼器120、I/O電路130和電壓生成器140根據(jù)遞增 步長(zhǎng)脈沖編程(ISPP)方法來(lái)執(zhí)行編程操作。在編程操作、讀取操作、檢驗(yàn)_讀取操作或擦除操作中，控制邏輯單元150控制高 電壓電平生成器142根據(jù)負(fù)電壓是否被施加到至少一條字線來(lái)改變高電源電壓VPP。而且，在編程操作、讀取操作、檢驗(yàn)_讀取操作或擦除操作期間，控制邏輯單元150 控制負(fù)電壓電平生成器146根據(jù)負(fù)電壓是否被施加到至少一條字線來(lái)改變阱電壓VWLL。換 句話說(shuō)，控制邏輯單元150控制電壓生成器140根據(jù)阱電壓VWLL來(lái)改變高電源電壓VPP。對(duì)于在多個(gè)檢驗(yàn)_讀取操作中設(shè)置不同的阱電壓，控制邏輯電源150包括至少兩 種模式。例如，第一種模式被設(shè)置成利用(負(fù))第一電平生成阱電壓直到完成至少一個(gè)檢 驗(yàn)-讀取操作并且隨后利用(默認(rèn)、零、地)第二阱電壓生成阱電壓。第二種模式被設(shè)置成 僅在至少一個(gè)檢驗(yàn)-讀取操作中利用(負(fù))第一電平生成阱電壓并且隨后在其它期間中利 用第二電平生成(默認(rèn)、零、地)阱電壓。這兩種模式設(shè)置可以通過(guò)用戶或者通過(guò)控制邏輯 單元150來(lái)選擇。非易失性存儲(chǔ)器件100根據(jù)負(fù)電壓是否被施加到至少一條字線來(lái)改變高電源電 壓VPP或阱電壓VWLL。當(dāng)負(fù)電壓被施加到至少一條字線(例如到被選字線Sel. WL)時(shí)，非易失性存儲(chǔ)器 件100改變阱電壓VWLL，從而防止在設(shè)備(例如晶體管)處形成DC路徑。例如，地址譯碼 器塊120中的典型驅(qū)動(dòng)器晶體管傳統(tǒng)上包括P型摻雜阱和與字線連接的N型摻雜區(qū)域。因 此，當(dāng)負(fù)電壓被施加到字線時(shí)(S卩，當(dāng)負(fù)電壓被施加到N型摻雜區(qū)域時(shí))，負(fù)電壓通過(guò)N型 摻雜區(qū)域被施加到PN結(jié)處的P型摻雜阱，從而防止在P型摻雜阱與N型摻雜區(qū)域之間形成 DC電流路徑。而且，本發(fā)明的實(shí)施例可以防止由于阱電壓VWLL與高電源電壓VPP之間的電壓差 造成的非易失性存儲(chǔ)器件100中的器件(例如晶體管)的PN結(jié)擊穿。例如，與最大高電源 電壓VPP減去阱電壓VWLL相等的電壓被施加到施加有高電源電壓VPP的晶體管的阱與摻 雜區(qū)域之間的PN結(jié)。非易失性存儲(chǔ)器件100在控制邏輯單元150的控制下改變高電源電壓VPP和阱電壓VWLL，從而防止了被施加有高電源電壓VPP的器件的阱與摻雜區(qū)域之間形 成的PN結(jié)的擊穿。圖2是圖1的非易失性存儲(chǔ)器件100的第一編程方法的閾值電壓分布的曲線圖。參考圖2，每個(gè)存儲(chǔ)單元具有四種狀態(tài)E、P1、P2和P3，用于對(duì)兩位信息進(jìn)行編碼， 并且閾值電壓分布理想地使得非易失性存儲(chǔ)器件100能夠在每種狀態(tài)之間可靠地區(qū)分。此處，四種狀態(tài)是擦除狀態(tài)E、第一編程狀態(tài)P1、第二編程狀態(tài)P2和第三編程狀態(tài) P3。第一檢驗(yàn)電平VFl的檢驗(yàn)-讀取操作(下文中稱(chēng)作第一檢驗(yàn)讀取操作)被執(zhí)行來(lái)確定 存儲(chǔ)單元是否到達(dá)第一編程狀態(tài)Pl。此處，第一檢驗(yàn)電平VFl具有負(fù)電壓。第二檢驗(yàn)電平 VF2的檢驗(yàn)-讀取操作(下文中稱(chēng)作第二檢驗(yàn)讀取操作)被執(zhí)行來(lái)確定存儲(chǔ)單元是否到達(dá) 第二編程狀態(tài)P2。第三檢驗(yàn)電平VF3的檢驗(yàn)-讀取操作(下文中稱(chēng)作第三檢驗(yàn)讀取操作) 被執(zhí)行來(lái)確定存儲(chǔ)單元是否到達(dá)第三編程狀態(tài)P3。圖3是圖示根據(jù)圖2的四狀態(tài)閾值電壓分布的編程操作中第一阱電壓/高電源電 壓控制方法的時(shí)間電壓曲線圖。參考圖3，非易失性存儲(chǔ)器件100根據(jù)遞增步長(zhǎng)脈沖編程(ISPP)方法執(zhí)行編程操 作。在該ISPP方法中，施加到被選字線Sel. WL的編程電壓Vpgm隨著循環(huán)計(jì)數(shù)的增加而增 加。當(dāng)編程電壓Vpgm被施加到被選字線Sel. WL時(shí)，阱電壓VWLL是OV(默認(rèn)電壓、地 電壓)，并且高電源電壓VPP具有(最高)第一電平VPPH。之后，如果在第一檢驗(yàn)讀取操作 期間，阱電壓VWLL具有負(fù)電平NWV，則高電源電壓VPP具有(較低)第二電平VPPL。此處， 第二電平VPPL低于第一電平VPPH。之后，如果在第二檢驗(yàn)讀取操作期間，阱電壓VWLL為 0V，則高電源電壓VPP具有(最高)第一電平VPPH。之后，如果在第三檢驗(yàn)讀取操作期間， 阱電壓VWLL為0V，則高電源電壓VPP具有(最高)第一電平VPPH。如果在第一到第三檢驗(yàn)讀取操作中的至少一個(gè)中檢測(cè)到失敗，則在ISPP編程中 按照預(yù)定電平增加的編程電壓Vpgm被施加到被選字線Sel. WL。當(dāng)以第一編程狀態(tài)Pl為目標(biāo)的存儲(chǔ)單元在第一檢驗(yàn)讀取操作期間被全部編程 時(shí)，在下一編程循環(huán)的檢驗(yàn)讀取操作期間中，阱電壓為0V，并且高電源電壓VPP具有(最 高)第一電平VPPH。因此，具有負(fù)電平NWV的阱電壓VWLL和具有(較低)第二電平VPPL 的高電源電壓VPP僅在第一檢驗(yàn)讀取期間被提供，直到其中第一檢驗(yàn)讀取操作通過(guò)的ISPP 循環(huán)。頁(yè)緩沖器PBO PBn-l(參考圖1)中的每一個(gè)存儲(chǔ)在編程操作中存儲(chǔ)與第一編程 狀態(tài)Pl對(duì)應(yīng)的位值(例如“ 10”)，以便確定以第一編程狀態(tài)Pl為目標(biāo)的存儲(chǔ)單元是否被 全部編程。隨后，在第一檢驗(yàn)讀取操作中，僅存儲(chǔ)與第一編程狀態(tài)Pi對(duì)應(yīng)的位值的頁(yè)緩沖 器輸出通過(guò)位(數(shù)據(jù)“1”)或失敗位(數(shù)據(jù)“0”)。其它頁(yè)緩沖器不管編程成功與否，都在 第一檢驗(yàn)讀取操作中輸出通過(guò)位(數(shù)據(jù)“1”)。第一檢驗(yàn)讀取操作的通過(guò)或失敗根據(jù)從頁(yè) 緩沖器PBO PBn-I中的每一個(gè)輸出的失敗位來(lái)確定。如果在任意ISPP編程循環(huán)中第一檢驗(yàn)讀取操作通過(guò)，則在下一編程循環(huán)中不執(zhí) 行第一檢驗(yàn)讀取操作。由虛線表示的第一檢驗(yàn)讀取期間可被或不被包含在最后ISPP編程 循環(huán)中。以與第一檢驗(yàn)讀取操作相同的方式執(zhí)行第二和第三檢驗(yàn)讀取操作。
如上所述，在第一檢驗(yàn)讀取期間以外的期間中，阱電壓VWLL是0V。然而，在第一檢 驗(yàn)讀取期間以外的期間中，阱電壓VWLL不一定為0V。在第一檢驗(yàn)讀取期間以外的期間中， 阱電壓VWLL具有比負(fù)電平NWV更高的電平。根據(jù)本發(fā)明的示例性實(shí)施例的編程操作不限于上面的方法。在替換的示例性實(shí)施 例中，編程操作中的閾值電壓的狀態(tài)從擦除狀態(tài)E遞增地改變到第一編程狀態(tài)P1，從第一 編程狀態(tài)Pl遞增地改變到第二編程狀態(tài)P2，并且從第二編程狀態(tài)P2遞增地改變到第三編 程狀態(tài)P3。圖4是圖1的非易失性存儲(chǔ)器件100的第一編程方法的流程圖。參考圖1到圖4，非易失性存儲(chǔ)器件100的第一編程方法進(jìn)行如下。在編程操作中，隨機(jī)編程數(shù)據(jù)被加載到I/O電路130的每個(gè)頁(yè)緩沖器 ΡΒ0-ΡΒη-1(參考圖1) (SllO)。同時(shí)，電壓生成器140 (參考圖1)在控制邏輯單元150的 控制下生成用于編程操作的偏壓(例如，編程電壓Vgpm、通過(guò)電壓Vpass、高電源電壓VPP、 阱電壓VWLL和檢驗(yàn)讀取電壓)(參考圖1)。具體地，阱電壓VWLL具有默認(rèn)電壓電平(0v， 地)，并且要被提供給地址譯碼器120 (參考圖1)的高電源電壓VPP具有(較高)第一電平 VPPH0控制邏輯單元150執(zhí)行ISPP編程循環(huán)(i)。控制邏輯單元150根據(jù)加載到相應(yīng) 頁(yè)緩沖器PBO-PBn-I的數(shù)據(jù)在位線BLO BLn-I上施加電壓。之后，通過(guò)電壓被施加到未 選字線，并且編程電壓Vpgm被施加到被選字線Sel. WL (S 120)。編程電壓Vgpm的電平隨著 ISPP循環(huán)計(jì)數(shù)(i)中的每次增加而增加預(yù)定電壓增量。在編程電壓Vpgm的施加之前的預(yù)定時(shí)間，通過(guò)電壓Vpass可被施加到被選字線。 之后，執(zhí)行編程恢復(fù)操作。在編程恢復(fù)操作中，施加到串列選擇線SSL和字線WLO WLm-I 的偏壓放電，并且施加到位線BLO BLn-I的電壓放電。之后，控制邏輯單元150控制電壓生成器140 (參考圖1)生成被調(diào)節(jié)為地址譯碼 器120的晶體管的阱電壓VWLL的高電源電壓VPP。例如，當(dāng)阱電壓VWLL具有負(fù)電平NWV時(shí)， 控制邏輯單元150控制高電壓電平生成器142和電壓選擇開(kāi)關(guān)單元148選擇(較低)第二 電平VPPL作為高電源電壓VPP。高電源電壓VPP的控制可以與編程恢復(fù)操作的完成或者與 檢驗(yàn)讀取操作的開(kāi)始同步地執(zhí)行?？刂七壿媶卧?50通過(guò)施加第一檢驗(yàn)電平VFl電壓來(lái)執(zhí)行第一檢驗(yàn)讀取操作，以 便確定以第一編程狀態(tài)Pl為目標(biāo)的存儲(chǔ)單元是否被成功編程，隨后通過(guò)施加第二檢驗(yàn)電 平VF2電壓來(lái)執(zhí)行第二檢驗(yàn)讀取操作，以便確定以第二編程狀態(tài)P2為目標(biāo)的存儲(chǔ)單元是否 被成功編程，并且接著通過(guò)施加第三檢驗(yàn)電平VF3電壓來(lái)執(zhí)行第三檢驗(yàn)讀取操作，以便確 定以第三編程狀態(tài)P3為目標(biāo)的存儲(chǔ)單元是否被成功編程(S130)。第一檢驗(yàn)電平VFl電壓在第一檢驗(yàn)讀取操作中具有負(fù)值。這時(shí)，具有負(fù)電壓NWV 的阱電壓VWLL被提供給地址譯碼器120的晶體管的一個(gè)或多個(gè)阱(下文中“阱”)，并且具 有較低電平VPPL的高電源電壓VPP被提供給地址譯碼器120內(nèi)的塊字線BWL。在第一檢驗(yàn)讀取操作通過(guò)之后，具有OV(默認(rèn)、地)電平的阱電壓VWLL被提供給 地址譯碼器120的晶體管的阱，并且具有第一電平VPPH的高電源電壓VPP被提供給地址譯 碼器120內(nèi)的塊字線BWL。在第一檢驗(yàn)讀取操作完成之后執(zhí)行第二檢驗(yàn)讀取操作。在第二檢驗(yàn)讀取操作中，具有OV(默認(rèn)、地)電平的阱電壓VWLL被提供給地址譯碼器120的晶體管的阱，并且具有 (較高)第一電平VPPH的高電源電壓VPP被提供給地址譯碼器120內(nèi)的塊字線BWL。在第二檢驗(yàn)讀取操作完成之后執(zhí)行第三檢驗(yàn)讀取操作?？刂七壿媶卧?50確定第一到第三檢驗(yàn)讀取操作是否全部編程通過(guò)(S140)。如果 第一到第三檢驗(yàn)讀取操作中的一些在當(dāng)前ISPP編程循環(huán)中通過(guò)，則控制邏輯單元150從下 一 ISPP編程循環(huán)中排除已通過(guò)的檢驗(yàn)讀取操作。如果第一到第三檢驗(yàn)讀取操作全部是編程通過(guò)，則ISPP編程循環(huán)結(jié)束。另一方 面，如果第一到第三檢驗(yàn)讀取操作中的至少一個(gè)是編程失敗，則控制邏輯單元150確定 ISPP循環(huán)計(jì)數(shù)(i)是否為最大值(S150)。如果ISPP循環(huán)計(jì)數(shù)(i)為最大值，則編程操作 失敗。另一方面，如果ISPP循環(huán)計(jì)數(shù)(i)不為最大值，則ISPP循環(huán)計(jì)數(shù)(i)增加1，并且執(zhí) 行下一 ISPP編程循環(huán)(S160)。圖5是圖示根據(jù)圖2的四狀態(tài)閾值電壓分布的編程操作中第二阱電壓/高電源電 壓控制方法的時(shí)間電壓曲線圖。參考圖5，非易失性存儲(chǔ)器件100根據(jù)ISPP方法執(zhí)行編程操作。直到第一檢驗(yàn)電平VFl的第一檢驗(yàn)讀取操作通過(guò)，阱電壓VWLL在每個(gè)ISPP循環(huán) 中的第一檢驗(yàn)讀取期間具有負(fù)電平NWV，并且高電源電壓VPP被持續(xù)地維持在(較低)第二 電平VPPL。在第一檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL具有OV(默認(rèn))電平，并且高電源電 壓VPP具有(較高)第一電平VPPH。此處，第一電平VPPH高于第二電平VPPL。如上所述，在任意ISPP循環(huán)中第一檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL為0V。然 而，在第一檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL不必為0V。在任意ISPP循環(huán)中第一檢驗(yàn)讀 取操作通過(guò)之后，阱電壓VWLL可以具有比負(fù)電平NWV更高的電平。圖6是圖1的非易失性存儲(chǔ)器件100的第二編程方法的流程圖。參考圖1、2、5和6，非易失性存儲(chǔ)器件的編程方法進(jìn)行如下。在編程操作中，編程數(shù)據(jù)被加載到I/O電路130的每個(gè)頁(yè)緩沖器PBO-PBn-I (參考 圖1)。設(shè)置為負(fù)電壓NWV的阱電壓VWLL被施加到地址譯碼器120 (參考圖1)中的晶體管 的阱，并且高電源電壓VPP被設(shè)置為(較低)第二電平VPPL(S210)。控制邏輯單元150執(zhí)行ISPP編程循環(huán)(i)。控制邏輯單元150根據(jù)加載到頁(yè)緩沖 器PBO PBn-I的數(shù)據(jù)設(shè)置位線BLO BLn-I。之后，通過(guò)電壓被施加到未選字線，并且編 程電壓Vpgm被施加到被選字線Sel. WL(S220)。此處，編程電壓Vgpm的電平隨著ISPP循環(huán) 計(jì)數(shù)(i)中的每次增加而增加預(yù)定步長(zhǎng)值。在編程電壓Vpgm的施加之前的預(yù)定時(shí)間，通過(guò)電壓Vpass可被施加到被選字線。 之后，執(zhí)行編程恢復(fù)操作。在編程恢復(fù)操作中，施加到串列選擇線SSL和字線WLO WLm-I 的偏壓放電，并且施加到位線BLO BLn-I的電壓放電。之后，控制邏輯單元150確定在先前的ISPP編程循環(huán)中是否完成第一檢驗(yàn)讀取操 作(S230)。如果在先前的編程循環(huán)中未完成第一檢驗(yàn)讀取操作，則控制邏輯單元150通過(guò)施 加第一檢驗(yàn)電平VFl電壓來(lái)執(zhí)行第一檢驗(yàn)讀取操作，以便確定以第一編程狀態(tài)Pl為目標(biāo)的 存儲(chǔ)單元是否被成功編程(S240)。
另一方面，如果在先前的編程循環(huán)中完成第一檢驗(yàn)讀取操作，則在控制邏輯單元 150的控制下，要被提供給地址譯碼器120的阱電壓VWLL被設(shè)置為0V，并且高電源電壓VPP 被設(shè)置為第一電平VPPH。之后，控制邏輯單元150通過(guò)施加第二檢驗(yàn)電平VF2電壓來(lái)執(zhí)行第二檢驗(yàn)讀取操 作，以便確定以第二編程狀態(tài)P2為目標(biāo)的存儲(chǔ)單元是否被成功編程(S250)，并且接著通過(guò) 施加第三檢驗(yàn)電平VF3電壓來(lái)執(zhí)行第三檢驗(yàn)讀取操作，以便確定以第三編程狀態(tài)P3為目標(biāo) 的存儲(chǔ)單元是否被成功編程(S260)?？刂七壿媶卧?50確定第一到第三檢驗(yàn)讀取操作是否全部編程通過(guò)(S270)。如果 第一到第三檢驗(yàn)讀取操作中的一些在當(dāng)前ISPP編程循環(huán)中通過(guò)，則控制邏輯單元150從下 一編程循環(huán)中排除已通過(guò)的檢驗(yàn)操作。已通過(guò)的檢驗(yàn)操作期間可以或者可以不包含在編程 循環(huán)中。例如，在第一檢驗(yàn)讀取操作通過(guò)之后，由虛線表示的第一檢驗(yàn)讀取期間可以或可以 不包含在如圖5所示的編程循環(huán)中。如果第一到第三檢驗(yàn)讀取操作全部是編程通過(guò)，則ISPP編程循環(huán)結(jié)束。另一方 面，如果第一到第三檢驗(yàn)讀取操作中的至少一個(gè)是編程失敗，則控制邏輯單元150確定 ISPP循環(huán)計(jì)數(shù)(i)是否為最大值(S280)。如果循環(huán)計(jì)數(shù)(i)為最大值，則編程操作失敗。 另一方面，如果循環(huán)計(jì)數(shù)(i)不為最大值，則循環(huán)計(jì)數(shù)(i)增加1 (S290)，并且執(zhí)行下一編程 循環(huán)(S220)。本發(fā)明的實(shí)施例也可應(yīng)用于擦除的存儲(chǔ)單元。圖7是圖1的非易失性存儲(chǔ)器件100的第二編程方法的閾值電壓分布的曲線圖。參考圖7，當(dāng)編程操作進(jìn)行到第一到第三編程狀態(tài)Pl、P2和P3，通過(guò)施加擦除檢驗(yàn) 電壓VFO對(duì)擦除狀態(tài)E執(zhí)行檢驗(yàn)讀取操作。此處，擦除檢驗(yàn)電壓電平VFO具有負(fù)值。接著，通過(guò)施加第一檢驗(yàn)電壓VFl來(lái)執(zhí)行檢驗(yàn)讀取操作，以便確定存儲(chǔ)單元是否 到達(dá)第一編程狀態(tài)P1。接著，通過(guò)施加第二檢驗(yàn)電壓VF2來(lái)執(zhí)行檢驗(yàn)讀取操作，以便確定存 儲(chǔ)單元是否到達(dá)第二編程狀態(tài)P2。并且通過(guò)施加第三檢驗(yàn)電壓VF3來(lái)執(zhí)行檢驗(yàn)讀取操作， 以便確定以存儲(chǔ)單元是否到達(dá)第三編程狀態(tài)P3。圖8是圖示根據(jù)圖7的閾值電壓分布的編程操作中第二阱電壓/高電源電壓控制 方法的時(shí)間電壓曲線圖。參考圖8，非易失性存儲(chǔ)器件100根據(jù)ISPP方法執(zhí)行編程操作。當(dāng)編程電壓Vpgm是施加到被選字線Sel. WL時(shí)，阱電壓為0V，并且高電源電壓VPP 具有(較高)第一電平VPPH。之后，在施加負(fù)第一擦除檢驗(yàn)電壓VFO的同時(shí)的檢驗(yàn)讀取期 間，阱電壓VWLL具有負(fù)電平NWV，并且高電源電壓VPP具有(較低)第二電平VPPL。第二 電平VPPL低于第一電平VPPH。之后，在施加第一檢驗(yàn)電平VFl的同時(shí)的第一狀態(tài)Pl檢驗(yàn) 讀取操作期間、第二檢驗(yàn)電平VF2的第二狀態(tài)P2檢驗(yàn)讀取操作期間以及第三檢驗(yàn)電平VF3 的第三狀態(tài)P3檢驗(yàn)讀取操作期間，阱電壓VWLL是0V，并且高電源電壓VPP具有(較高)第 一電平VPPH。當(dāng)在三個(gè)檢驗(yàn)電平VFl、VF2和VF3的檢驗(yàn)讀取操作中的至少一個(gè)中檢測(cè)到失敗 時(shí)，編程電壓Vpgm增加預(yù)定步長(zhǎng)電平并且被重新施加到被選字線Sel. WL。另一方面，當(dāng)三 個(gè)檢驗(yàn)電平VF1、VF2和VF3的檢驗(yàn)讀取操作中的任一個(gè)中未檢測(cè)到失敗時(shí)，ISPP編程操作結(jié)束。
如上所述，在第一擦除檢驗(yàn)讀取期間以外的期間中，阱電壓VWLL為0V。然而，在第 一擦除檢驗(yàn)讀取期間以外的期間中，阱電壓VWLL不必為0V。在第一擦除檢驗(yàn)讀取期間以外 的期間中，阱電壓VWLL具有高于負(fù)電平NWV的電平。在圖2和圖7的每個(gè)閾值電壓分布中存在具有負(fù)值的一個(gè)檢驗(yàn)電平。然而，本發(fā)明 不限于此。本發(fā)明也可應(yīng)用于一種執(zhí)行包括多個(gè)負(fù)檢驗(yàn)電壓電平的編程檢驗(yàn)操作的方法。圖9是圖1的非易失性存儲(chǔ)器件100的第三編程方法的閾值電壓分布的曲線圖。參考圖9，在閾值分布曲線圖的負(fù)電壓區(qū)域中存在擦除狀態(tài)E、第一編程狀態(tài)Pl和 一部分第二編程狀態(tài)P2。在這種情況下，第一檢驗(yàn)電平VFl和第二檢驗(yàn)電平VF2兩者是負(fù) 電壓。圖10是圖示根據(jù)圖9的四狀態(tài)閾值電壓分布的編程操作中第一示例性阱電壓/ 高電源電壓控制方法的時(shí)間電壓曲線圖。參考圖10，直到第一檢驗(yàn)讀取VFl操作通過(guò)，在每個(gè)第一檢驗(yàn)讀取VFl操作期間， 在每個(gè)第一檢驗(yàn)讀取VFl期間內(nèi)阱電壓VWLL具有第一負(fù)電平NWVl，高電源電壓VPP具有 (最低)電平VPPLl。在第一和第二檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL具有電平0V，高電 源電壓VPP具有電平VPPH。直到第二檢驗(yàn)讀取操作通過(guò)，在每個(gè)第二檢驗(yàn)讀取VF2操作期間，在每個(gè)第二檢 驗(yàn)讀取期間內(nèi)阱電壓VWLL具有第二負(fù)電平NWV2，高電源電壓VPP具有(較低)電平VPPL2。 此處，第二負(fù)電平NWV2高于(不更負(fù))第一負(fù)電平NWV1，并且電平VPPL2高于電平VPPLl。 在第二檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL具有電平0V，高電源電壓VPP具有額定電平 VPPH0通過(guò)的檢驗(yàn)操作期間可以或者可以不包含在下一 ISPP編程循環(huán)中。例如，如圖10 所示，由虛線表示的第一檢驗(yàn)讀取期間可以或者可以不包含在第一操作通過(guò)之后的編程循 環(huán)中。而且，由虛線表示的第一和第二檢驗(yàn)讀取期間可以或者可以不包含在第一和第二檢 驗(yàn)讀取操作通過(guò)之后的編程循環(huán)中。如上所述，在第一和第二檢驗(yàn)讀取期間以外的期間中，阱電壓VWLL是0V。然而，在 第一和第二檢驗(yàn)讀取期間以外的期間中，阱電壓VWLL不必是0V。在第一和第二檢驗(yàn)讀取期 間以外的期間中，阱電壓VWLL可以具有比第二負(fù)電平NWV2更高(不更負(fù))的電平。圖11是圖示根據(jù)圖9的四狀態(tài)閾值電壓分布的編程操作中第二示例性阱電壓/ 高電源電壓控制方法的時(shí)間電壓曲線圖。參考圖11，直到第一檢驗(yàn)讀取VFl操作通過(guò)，高電源電壓VPP具有第一電平VPPl。 此處，在第一檢驗(yàn)讀取期間VFl內(nèi)，阱電壓VWLL具有第一負(fù)電平NWVl，并且在第二檢驗(yàn)讀取 期間VF2內(nèi)，阱電壓VWLL具有第二負(fù)電平NWV2。然后，在第一檢驗(yàn)讀取操作通過(guò)之后，高電 源電壓VPP具有(最低)第二電平VPP2，直到第二檢驗(yàn)讀取VF2操作通過(guò)。此處，在第二檢 驗(yàn)讀取期間VF2內(nèi)，阱電壓VWLL具有第二負(fù)電平NWV2。在第二檢驗(yàn)讀取操作通過(guò)之后(直到第三檢驗(yàn)讀取VH3操作通過(guò))，高電源電壓 VPP具有第三電平VPP3 (例如VPPH)。通過(guò)的檢驗(yàn)操作期間可以或者可以不包含在下一 ISPP編程循環(huán)中。例如，如圖11 所示，由虛線表示的第一檢驗(yàn)讀取期間可以或可以不包含在第一操作通過(guò)之后的ISPP編 程循環(huán)中。而且，由虛線表示的第一和第二檢驗(yàn)讀取期間可以或可以不包含在第一和第二
15檢驗(yàn)讀取操作通過(guò)之后的編程循環(huán)中。如上所述，在第一或第二檢驗(yàn)讀取期間以外的期間內(nèi)，阱電壓VWLL是0V。然而，在 第一或第二檢驗(yàn)讀取期間以外的期間內(nèi)，阱電壓VWLL不必是0V，并且在第二檢驗(yàn)讀取期間 以外的期間內(nèi)，阱電壓VWLL不必是0V。在第一或第二檢驗(yàn)讀取期間以外的期間內(nèi)，阱電壓 VWLL可以具有高于第二負(fù)電平NWV2的電平。圖12是圖示根據(jù)圖9的閾值電壓分布的編程操作中第三示例性阱電壓/高電源 電壓控制方法的時(shí)間電壓曲線圖。參考圖12，直到第一檢驗(yàn)讀取VFl操作通過(guò)，高電源電壓VPP具有(最低)第一電 平VPP1，并且阱電壓VWLL具有(最低)第一負(fù)電平NWVl。在第一檢驗(yàn)讀取操作通過(guò)之后， 高電源電壓VPP具有第二電平VPP2，并且阱電壓VWLL具有第二負(fù)電平NWV2，直到第二檢驗(yàn) 讀取操作通過(guò)。在第二檢驗(yàn)讀取操作通過(guò)之后，高電源電壓VPP具有第三電平VPP3(例如VPPH) (例如，直到第三檢驗(yàn)讀取操作通過(guò))。通過(guò)的檢驗(yàn)操作期間可以或者可以不包含在下一 ISPP編程循環(huán)中。例如，如圖12 所示，由虛線表示的第一檢驗(yàn)讀取期間可以或可以不包含在第一和第二檢驗(yàn)讀取操作過(guò)去 之后的ISPP編程循環(huán)中。而且，由虛線表示的第一和第二檢驗(yàn)讀取期間可以或可以不包含 在第一和第二檢驗(yàn)讀取操作通過(guò)之后的編程循環(huán)中。如上所述，在第一和第二檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL是0V。然而，在第一 和第二檢驗(yàn)讀取操作通過(guò)之后，阱電壓VWLL不必是0V。在第一和第二檢驗(yàn)讀取操作通過(guò)之 后，阱電壓VWLL可以具有高于第二負(fù)電平NWV2的電平。根據(jù)各個(gè)示例性實(shí)施例的非易失性存儲(chǔ)器件100可應(yīng)用于涉及將負(fù)電壓施加到 字線的任何操作(例如編程操作、讀取操作、擦除操作和檢驗(yàn)讀取操作)。例如，本發(fā)明的實(shí) 施例也可應(yīng)用于LSB (最低有效位)編程操作或MSB (最高有效位)編程操作。圖13是圖1的非易失性存儲(chǔ)器件100的讀取操作的四狀態(tài)閾值電壓分布的曲線 圖。參考圖13，第一讀取電平VRl具有負(fù)值。非易失性存儲(chǔ)器件100在第一讀取期間 改變阱電壓VWLL和高電源電壓VPP，同時(shí)被選字線Sel. WL處于負(fù)電壓電平VRl。本發(fā)明的實(shí)施例也可應(yīng)用于3位MLC非易失性存儲(chǔ)器件。圖14是根據(jù)本發(fā)明示例性實(shí)施例的3位MLC非易失性存儲(chǔ)器件的編程方法的閾 值電壓分布的曲線圖。參考圖14，在對(duì)第一到第三編程狀態(tài)PI、P2和P3的讀取操作或者檢驗(yàn)讀取操作 中，負(fù)電壓被施加到字線。此處，非易失性存儲(chǔ)器件100根據(jù)負(fù)電壓是否被施加到被選字線 Sel. WL來(lái)改變阱電壓VWLL和高電源電壓VPP。本發(fā)明的實(shí)施例也可應(yīng)用于4位(十六狀態(tài))MLC非易失性存儲(chǔ)器件。圖15是根據(jù)本發(fā)明示例性實(shí)施例的4位(十六狀態(tài))MLC非易失性存儲(chǔ)器件的編 程方法的閾值電壓分布的曲線圖。參考圖15，在對(duì)第一到第七編程狀態(tài)Pl P7的讀取操作或者檢驗(yàn)讀取操作中，負(fù) 電壓被施加到被選字線Sel. WL。此處，非易失性存儲(chǔ)器件100根據(jù)阱電壓VWLL改變高電源 電壓VPP。
16
圖16是圖1的非易失性存儲(chǔ)器件100中的地址譯碼器120的電路圖。參考圖16，地址譯碼器120包括上拉電路122、下拉電路124和存儲(chǔ)器塊選擇電路 126。然而，體現(xiàn)本發(fā)明的地址譯碼器不限于該電路結(jié)構(gòu)。上拉電路122連接在高電源電壓VPP與塊字線BWL之間。上拉電路122響應(yīng)于存 儲(chǔ)器塊使能信號(hào)EN將高電源電壓VPP提供給字線BWL。此處，存儲(chǔ)器塊使能信號(hào)EN是通過(guò) 組合放電信號(hào)和根據(jù)地址ADDR確定的塊選擇信號(hào)而生成的。上拉電路122包括耗盡型晶體管NHDl、(高壓)PMOS晶體管HVP和反相器INVl。 耗盡型晶體管NHDl具有與高電源電壓VPP連接的漏極和與塊字線BWL連接的柵極。耗盡型 晶體管NHDl和PMOS晶體管HVP串聯(lián)在高電源電壓VPP與字線BWL之間。因此，例如，PMOS 晶體管HVP具有與耗盡型晶體管NHDl的源極連接的源極、與塊字線BWL連接的漏極和輸入 了通過(guò)反向塊使能信號(hào)EN而獲得的信號(hào)的柵極。此處，塊使能信號(hào)EN的反向是通過(guò)反相 器INVl執(zhí)行的。PMOS晶體管可以是高電壓晶體管。上拉電路122響應(yīng)于高電平塊使能信號(hào)EN將高電源電壓VPP可切換地傳送到塊 字線BWL。將高電源電壓VPP提供給塊字線VWL執(zhí)行如下。當(dāng)高電平塊使能信號(hào)EN為有效高時(shí)，反相器INVl輸出有效低信號(hào)。PMOS晶體管 HVP響應(yīng)于從反相器INVl輸出的低信號(hào)而導(dǎo)通。此處，假設(shè)，塊字線BWL的初始電平為0V。 因此，耗盡型晶體管NHDl響應(yīng)于柵極電壓OV將耗盡型晶體管NHDl的閾值電壓(例如大約 2V)提供給塊字線BWL。結(jié)果，塊字線BWL的電壓增加，并且塊字線BWL的增加的電壓被反 饋回耗盡型晶體管NHDl的柵極。耗盡型晶體管NHDl響應(yīng)于反饋電壓而增加塊字線BWL的 電壓。耗盡型晶體管NHDl防止塊字線BWL的電壓突然增加。通過(guò)重復(fù)上面的反饋操作，塊 字線BWL的電壓增加到高電源電壓VPP。另一方面，當(dāng)接收低塊使能信號(hào)EN時(shí)，反相器INVl輸出高信號(hào)。PMOS晶體管HVP 響應(yīng)于從反相器INVl輸出的高信號(hào)而截止。下拉電路124在塊字線BWL與阱電壓VWLL之間可切換地連接。在高電源電壓VPP 被施加到塊字線BWL時(shí)，響應(yīng)于有效塊使能信號(hào)EN，下拉電路124從地址譯碼器120的阱中 電斷開(kāi)塊字線BWL。相反地，響應(yīng)于無(wú)效塊使能信號(hào)EN，下拉電路124將地址譯碼器120的 阱電連接到塊字線BWL。因此，下拉電路124響應(yīng)于無(wú)效塊使能信號(hào)EN將阱電壓VWLL提供 給塊字線BWL。下拉電路124包括耗盡型晶體管NHDO、PMOS晶體管PMl和PM2、NMOS晶體管 匪1-NM4以及反相器INV2。耗盡型晶體管NHDO連接在塊字線BWL與節(jié)點(diǎn)DN之間。耗盡型 晶體管NHDO和NMOS晶體管NM4 —起串聯(lián)在塊字線BWL與阱電壓VWLL之間。耗盡型晶體管NHDO防止塊字線BWL上的高電源電壓VPP在放電操作中被突然地 放電。耗盡型晶體管NHDO響應(yīng)于有效高塊使能信號(hào)EN從塊字線BWL中電斷開(kāi)阱電壓VWLL。 反相器INVl響應(yīng)于高塊使能信號(hào)EN而輸出低信號(hào)。PMOS晶體管PMl響應(yīng)于低反向塊使能 信號(hào)EN信號(hào)而導(dǎo)通。當(dāng)PMOS晶體管PMl導(dǎo)通時(shí)，電源電壓VDD被輸入到NMOS晶體管匪3 的柵極。因此，NMOS晶體管匪3導(dǎo)通。因此，電源電壓VDD被提供給節(jié)點(diǎn)DN。此處，當(dāng)節(jié)點(diǎn) DN的電壓進(jìn)一步增加到耗盡型晶體管NHDO的閾值電壓時(shí)，耗盡型晶體管NHDO截止。因此， 響應(yīng)于有效高塊使能信號(hào)EN，作為塊字線BWL與阱電壓VWLL之間的開(kāi)關(guān)，下拉電路電斷開(kāi)。NMOS晶體管匪1-NM2、耗盡型晶體管NHDO以及塊選擇電路126的塊選擇晶體管
17BSl-BSm+2共享一個(gè)阱，或者可以具有多個(gè)物理上分離地電連接的阱。此處，阱電壓VWLL被 提供給共享的阱或者所有分離的阱。貫穿本申請(qǐng)并且在權(quán)利要求書(shū)中，單數(shù)的術(shù)語(yǔ)“阱”包 括與相同阱電壓VWLL連接的多個(gè)“阱”，除非上下文中另外指示。下拉電路124響應(yīng)于低塊使能信號(hào)EN將阱電壓VWLL施加到塊字線BWL。將阱電 壓VWLL提供給塊字線BWL執(zhí)行如下。當(dāng)接收無(wú)效低塊使能信號(hào)EN時(shí)，反相器INVl輸出高信號(hào)。反相器INV2從反相器 INVl接收高信號(hào)，以便輸出低信號(hào)。PMOS晶體管PM2響應(yīng)于從反相器INV2輸出的低信號(hào) 而導(dǎo)通，并且電源電壓VDD由導(dǎo)通的PMOS晶體管PM2提供給NMOS通過(guò)NM4的柵極。因此， NMOS晶體管NM4導(dǎo)通，并且由此阱電壓VWLL被施加到節(jié)點(diǎn)DN。當(dāng)塊字線BWL的電壓為OV時(shí)，節(jié)點(diǎn)DN上的阱電壓VWLL通過(guò)耗盡型晶體管NHDO 被施加到塊字線BWL。這時(shí)，塊字線BWL的電壓是阱電壓VWLL。阱電壓VWLL可以低于0V。 另一方面，當(dāng)塊字線BWL的電壓是高電壓電壓VPP時(shí)，耗盡型晶體管NHDO對(duì)塊字線BWL的 高電壓電壓VPP放電。結(jié)果，塊字線BWL的電壓變?yōu)橼咫妷篤WLL。響應(yīng)于提供給塊字線BWL的高電源電壓VPP，塊選擇電路126將選擇線GS、 SO-Sm-I和SS分別連接到地選擇線GSL、字線WLO-WLm-I和被選存儲(chǔ)器塊的串列選擇線 SSL。盡管圖16中未示出，但是多個(gè)存儲(chǔ)器塊共享選擇線GS、SO Sm-I和SS，并且地 址譯碼器120多路復(fù)用多個(gè)存儲(chǔ)器塊的這些選擇線。在編程/讀取/擦除操作中，通過(guò)字 線電壓生成器142(參考圖1)生成的字線電壓(例如編程電壓、通過(guò)電壓、讀取電壓和檢驗(yàn) 讀取電壓)被選擇性地發(fā)送到選擇線GS、SO-Sm-I和SS。塊選擇電路126包括多個(gè)塊選擇晶體管BSl-BSm+2。塊選擇晶體管BSl_BSm+2的 所有柵極連接到塊字線BWL。而且，每個(gè)塊選擇電路126的塊選擇晶體管BSl-BSm+2可以共 享一個(gè)阱。每個(gè)塊選擇電路126的塊選擇晶體管BSl-BSm+2可以與NMOS晶體管匪1-NM2、 耗盡型晶體管NHDO和塊選擇晶體管BSl-BSm+2共享一個(gè)阱。在該示例性實(shí)施例中，阱電壓 VWLL被提供給如圖16所示的共享阱。根據(jù)本發(fā)明的任何實(shí)施例制造的非易失性存儲(chǔ)器件100可以防止耗盡型晶體管 NHDO的PN結(jié)擊穿。與高電壓電壓VPP減去阱電壓VWLL相等的電壓被施加到塊字線BWL 與耗盡型晶體管NHDO的阱之間的耗盡型晶體管NHDO的PN結(jié)。同時(shí)，與高電壓電壓VPP 減去阱電壓VWLL相等的同一電壓差也可被施加在使能的塊選擇電路126的塊選擇晶體管 BSl-BSm+2的PN結(jié)兩端。因此，在控制邏輯單元150 (參考圖1)的控制下，高電源電壓VPP 和阱電壓VWLL被調(diào)節(jié)使得它們的差不超過(guò)PN結(jié)擊穿電壓(例如30V)，從而防止塊字線BWL 與耗盡型晶體管NHD的阱之間形成的PN結(jié)擊穿。如上所述，非易失性存儲(chǔ)器件100根據(jù)負(fù)電壓是否被施加到被選字線Sel. WL來(lái)調(diào) 節(jié)高電源電壓VPP和阱電壓VWLL，從而防止地址譯碼器120中包括的至少一個(gè)晶體管的PN 結(jié)擊穿。結(jié)果，提高了非易失性存儲(chǔ)器件100的可靠性。圖17是圖示圖1的非易失性存儲(chǔ)器件100的編程操作中的電壓控制方法的時(shí)間 電壓曲線圖。參考圖1、圖16和圖17，編程操作中的電壓控制方法執(zhí)行如下。 首先，在由輸入地址ADDR選擇的存儲(chǔ)器塊的情況下，被施加的使能信號(hào)EN具有高電平。在第一 ISPP編程循環(huán)(0)的編程執(zhí)行期間中，控制邏輯單元150控制負(fù)電壓(NV) 生成器146 (參考圖1)來(lái)生成具有OV電平的阱電壓VWLL，并且控制高電壓生成器144來(lái)生 成具有(最高)第一電平VPPH的高電源電壓VPP。此處，地址譯碼器120 (參考圖1)響應(yīng) 于有效高使能信號(hào)EN，將具有第一電平VPPH的高電壓提供給被選的塊字線BWL。之后，在第一 ISPP編程循環(huán)(0)的檢驗(yàn)讀取期間中，控制邏輯單元150控制負(fù)電 壓(NV)生成器146來(lái)生成具有負(fù)電平NWV的阱電壓VWLL，并且控制高電壓生成器144來(lái) 生成具有(較低)第二電平VPPL的高電源電壓VPP。此處，第二電平VPPL低于第一電平 VPPH0而且，第二電平VPPL與負(fù)電平NWV之間的差不大于耗盡型NHDO (參考圖16)的結(jié)擊 穿電壓(例如30V)。在這點(diǎn)上，地址譯碼器120響應(yīng)于有效高使能信號(hào)EN，將具有較低第二電平VPPL 的高電壓提供給被選的塊字線Sel. BWL。同時(shí)，在未被輸入地址ADDR選擇存儲(chǔ)器塊的情況下，接收到的使能信號(hào)EN具有無(wú) 效的低電平。在第一編程循環(huán)(0)的編程執(zhí)行期間中，響應(yīng)于無(wú)效/低使能信號(hào)EN，具有 OV電平的阱電壓VWLL被提供給未被選的字線Unsel. BWLs。之后，在第一編程循環(huán)(0)的 檢驗(yàn)讀取期間中，響應(yīng)于無(wú)效/低使能信號(hào)EN，具有負(fù)電平NWV的阱電壓VWLL被提供給未 被選的字線Unsel. BWL。第一 ISPP編程循環(huán)(0)中的上述操作被類(lèi)似地應(yīng)用于下一 ISPP編程循環(huán)(1， 2，· · ·)。如上所述，當(dāng)在檢驗(yàn)讀取期間施加具有負(fù)電平的阱電壓時(shí)，非易失性存儲(chǔ)器件100 減小高電源電壓VPP的電平。在圖1的非易失性存儲(chǔ)器件100中，電壓選擇開(kāi)關(guān)單元148被提供在地址譯碼器 120的外部。然而，本發(fā)明不限于此。電壓選擇開(kāi)關(guān)單元可被提供在地址譯碼器220內(nèi)，如 圖18所示。圖18是根據(jù)本發(fā)明的第二示例性實(shí)施例的非易失性存儲(chǔ)器件200的方塊圖，其中 電壓選擇開(kāi)關(guān)148被包含在地址譯碼器220內(nèi)而不是電壓生成器140內(nèi)。除此之外，圖18 的非易失性存儲(chǔ)器件200與圖1的非易失性存儲(chǔ)器件100相似或相同，因此省略多余的描 述圖19是根據(jù)本發(fā)明的第三示例性實(shí)施例的非易失性存儲(chǔ)器件300的方塊圖。參考圖19，非易失性存儲(chǔ)器件300包括存儲(chǔ)單元陣列110、地址譯碼器120、1/0電 路130、電壓生成器340和控制邏輯單元350。圖19的存儲(chǔ)單元陣列110、地址譯碼器120和I/O電路130被配置成與圖1的存 儲(chǔ)單元陣列110、地址譯碼器120和I/O電路130相同。電壓生成器340包括高電壓生成器342、低電壓生成器344和負(fù)電壓生成器346。 高電壓生成器342在控制邏輯單元350的控制下生成編程/讀取/擦除操作所必需的高電 源電壓VPP和高電壓。低電壓生成器344在控制邏輯單元350的控制下生成編程/讀取/ 擦除操作所必需的低電壓。負(fù)電壓生成器346在控制邏輯單元350的控制下生成編程/讀 取/擦除操作所必需的負(fù)電壓。此處，負(fù)電壓可被施加為被施加到被選字線Sel. WL的負(fù)字 線電壓和被施加到地址譯碼器120的阱的阱電壓。本發(fā)明的高電源電壓VPP根據(jù)負(fù)電壓是否被施加到被選字線Sel. WL而通過(guò)高電壓生成器342改變。而且，高電源電壓VPP根據(jù)負(fù)電壓是否被施加到地址譯碼器320的阱 而通過(guò)高電壓生成器342改變。圖20是根據(jù)本發(fā)明的示例性實(shí)施例的存儲(chǔ)系統(tǒng)的方塊圖。參考圖20，存儲(chǔ)系統(tǒng)10包括非易失性存儲(chǔ)器12和存儲(chǔ)器控制器14。非易失性存儲(chǔ)器件12可被配置為圖1的非易失性存儲(chǔ)器件100、圖18的非易失 性存儲(chǔ)器件200或者圖19的非易失性存儲(chǔ)器件300。在非易失性存儲(chǔ)器件12中，阱電壓 VffLL和高電源電壓VPP根據(jù)負(fù)電壓是否被施加到被選字線Sel. WL而改變。存儲(chǔ)器控制器44按外部設(shè)備(例如未示出的主機(jī))的請(qǐng)求控制非易失性存儲(chǔ)器 件12。例如，存儲(chǔ)器控制器14被配置來(lái)控制非易失性存儲(chǔ)器件12的每個(gè)編程、讀取和擦除 操作。存儲(chǔ)器控制器14提供非易失性存儲(chǔ)器件12與主機(jī)之間的接口。存儲(chǔ)器控制器14 包括中央處理單元(CPU)14_1、緩沖器14_2、糾錯(cuò)電路(ECC) 14_3、只讀存儲(chǔ)器(ROM) 14_4、 主機(jī)接口 14_5，和存儲(chǔ)器接口 14_6。CPU 14_1控制存儲(chǔ)器控制器14的總體操作。中央處理器(14_1)被配置來(lái)執(zhí)行 用于控制非易失性存儲(chǔ)器件12的固件代碼。ROM 14_4存儲(chǔ)包括用于操作存儲(chǔ)器控制器14 的可執(zhí)行固件代碼的數(shù)據(jù)。緩沖器142被用作CPU 14_1的工作存儲(chǔ)器。按主機(jī)的寫(xiě)入請(qǐng)求，將從主機(jī)接收的 數(shù)據(jù)臨時(shí)存儲(chǔ)在緩沖器14_2中。而且，按主機(jī)的讀取請(qǐng)求，將從非易失性存儲(chǔ)器件12讀取 的數(shù)據(jù)臨時(shí)存儲(chǔ)在緩沖器14_2中。按主機(jī)的寫(xiě)入請(qǐng)求，糾錯(cuò)電路(ECC) 14_3使用糾錯(cuò)碼來(lái)解碼緩沖器14_2中存儲(chǔ)的 數(shù)據(jù)。此處，解碼的數(shù)據(jù)和糾錯(cuò)碼值被存儲(chǔ)在非易失性存儲(chǔ)器件12中。按主機(jī)的讀取請(qǐng) 求，ECC 14_3使用糾錯(cuò)碼值來(lái)恢復(fù)從非易失性存儲(chǔ)器件12讀取的數(shù)據(jù)。此處，糾錯(cuò)碼值被 包含在存儲(chǔ)器件12的輸入/輸出(I/O)電路130中緩沖的數(shù)據(jù)中。主機(jī)接口 14_5包括用于主機(jī)與存儲(chǔ)器控制器14之間的數(shù)據(jù)交換的協(xié)議。例如， 存儲(chǔ)器控制器14可被配置成通過(guò)如下各種標(biāo)準(zhǔn)化接口協(xié)議之一與外部設(shè)備(主機(jī))通信 通用串行總線(USB)、多媒體卡(MMC)、外圍設(shè)備互連(PCI)、高速PCI (PCI-E)、高級(jí)技術(shù)附 件(ΑΤΑ、并行ΑΤΑ、pATA)、串行ATA(SATA)、外部SATA(eSATA)、小型計(jì)算機(jī)系統(tǒng)接口(SCSI)、 增強(qiáng)小型磁盤(pán)接口(ESDI)和集成驅(qū)動(dòng)器電子電路(IDE)存儲(chǔ)器接口 14_6被配置成非易失性存儲(chǔ)器件12與存儲(chǔ)器控制器14之間的接口。圖21是具有根據(jù)本發(fā)明的示例性實(shí)施例制造或操作的非易失性存儲(chǔ)器件的存儲(chǔ) 卡20的方塊圖。參考圖21，存儲(chǔ)卡20包括NAND閃速存儲(chǔ)器件12和控制該NAND閃速存儲(chǔ)器件12 的存儲(chǔ)器控制器14。NAND閃速存儲(chǔ)器件12可被配置為圖1的非易失性存儲(chǔ)器件100、圖18的非易失 性存儲(chǔ)器件200或者圖19的非易失性存儲(chǔ)器件300。NAND閃速存儲(chǔ)器件12根據(jù)負(fù)電壓是 否被施加到被選字線Sel. WL來(lái)改變阱電壓VWLL和高電源電壓VPP。存儲(chǔ)器控制器14連接在主機(jī)與NAND閃速存儲(chǔ)器件12之間。存儲(chǔ)器控制器14被 配置成響應(yīng)于主機(jī)的請(qǐng)求來(lái)訪問(wèn)NAND閃速存儲(chǔ)器件12。存儲(chǔ)器控制器包括隨機(jī)存取存儲(chǔ)器(RAM)、處理單元、主機(jī)接口和NAND閃速接口。
20存儲(chǔ)器控制器的處理單元被配置成執(zhí)行用于控制NAND閃速存儲(chǔ)器件的固件代碼。主機(jī)接 口被配置成通過(guò)用于主機(jī)與存儲(chǔ)器控制器之間的數(shù)據(jù)交換的標(biāo)準(zhǔn)卡(例如MMC)協(xié)議來(lái)與 主機(jī)連接。存儲(chǔ)卡20可被實(shí)現(xiàn)為多媒體卡(MMC)、安全數(shù)字(SD)、迷你SD卡、微SD卡、存儲(chǔ) 棒、智能媒體卡(SmartMedia)和致密閃速(TransFlash)卡。圖22是圖示包括根據(jù)本發(fā)明的實(shí)施例制造或操作的非易失性存儲(chǔ)器件的 moviNAND器件的方塊圖。參考圖22，moviNAND 30包括NAND閃速存儲(chǔ)器件32和閃速存儲(chǔ)器控制器34。NAND閃速存儲(chǔ)器件32可以使用在一個(gè)封裝(例如細(xì)微間隙球柵陣列(FBGA))中 堆疊的不同半導(dǎo)體芯片上形成的單獨(dú)制造的NAND閃速存儲(chǔ)器的堆疊來(lái)實(shí)現(xiàn)。在NAND閃速 存儲(chǔ)器件32內(nèi)堆疊的每個(gè)單位NAND閃速存儲(chǔ)器可被配置為圖1的非易失性存儲(chǔ)器件100、 圖18的非易失性存儲(chǔ)器件200或者圖19的非易失性存儲(chǔ)期間300。NAND閃速存儲(chǔ)器件32 根據(jù)負(fù)電壓是否被施加到被選字線Sel. WL來(lái)改變阱電壓VWLL和高電源電壓VPP。NAND閃速存儲(chǔ)器件32中的每個(gè)單位NAND閃速存儲(chǔ)器可以包括多級(jí)單元或單級(jí)存 儲(chǔ)單元?？刂破?4包括控制器核心處理器34_2、主機(jī)接口 34_4和NAND接口 34_6。NAND 接口 34_6被配置成在NAND閃速存儲(chǔ)器件32和控制器34之間的接口。主機(jī)接口 34_4被 配置成在控制器34和主機(jī)之間的接口。moviNAND器件30從主機(jī)接收電源電壓Vcc和Vccq。電源電壓Vcc (大約3V)被 提供給NAND閃速存儲(chǔ)器件32和NAND接口 34_6，同時(shí)電源電壓Vccq (大約1. 8V/3V)被提 供給控制器34。圖23是根據(jù)本發(fā)明的示例性實(shí)施例的固態(tài)驅(qū)動(dòng)器(SSD)的方塊圖。參考圖23，SSD 40包括多個(gè)(42)閃速存儲(chǔ)器件12和SSD控制器44。每個(gè)閃速存儲(chǔ)器件12可以使用圖1的非易失性存儲(chǔ)器件100、圖18的非易失性存 儲(chǔ)器件200或者圖19的非易失性存儲(chǔ)期間300來(lái)配置。每個(gè)閃速存儲(chǔ)器件12根據(jù)負(fù)電壓 是否被施加到被選字線Sel. WL來(lái)改變阱電壓VWLL和高電源電壓VPP。SSD控制器44包括中央處理器(CPU 44_2)、接口 44_4、高速緩沖存儲(chǔ)器44_6和閃 速接口 44_8。在CPU 44_2的控制下，接口 44_4通過(guò)標(biāo)準(zhǔn)協(xié)議(例如ΑΤΑ)與主機(jī)交換數(shù)據(jù)。 接口 44_4可以是串行高級(jí)技術(shù)附件(SATA)接口、并行高級(jí)技術(shù)附件(PATA)接口和外部 SATA (eSATA)接口 之一。在CPU 44_2的控制下，將通過(guò)接口 44_4從主機(jī)接收的/發(fā)送到主機(jī)的數(shù)據(jù)可以 不通過(guò)CPU而通過(guò)高速緩沖存儲(chǔ)器44_6來(lái)傳送。高速緩沖存儲(chǔ)器44_6臨時(shí)存儲(chǔ)在主機(jī)與閃速存儲(chǔ)器件12之間交換的數(shù)據(jù)。高速 緩沖存儲(chǔ)器44_6也被用來(lái)存儲(chǔ)將被CPU 44_2執(zhí)行的可執(zhí)行代碼。高速緩沖存儲(chǔ)器44_6 可被認(rèn)為是緩沖存儲(chǔ)器，并且可以使用SRAM來(lái)配置。閃速接口 44_8被配置成連接SSD控制器44和被用作數(shù)據(jù)存儲(chǔ)器件的閃速存儲(chǔ)器 件12。閃速接口 44_8可被配置成支持NAND閃速存儲(chǔ)器、One-NAND閃速存儲(chǔ)器、多級(jí)閃速 存儲(chǔ)器或單級(jí)閃速存儲(chǔ)器，其中高電源電壓VPP根據(jù)負(fù)電壓是否被施加到被選字線Sel. WL而改變。圖24是根據(jù)本發(fā)明的示例性實(shí)施例的計(jì)算系統(tǒng)的方塊圖。參考圖24，計(jì)算系統(tǒng)50包括中央處理單元(CPU) 51、ROM 52、RAM53、輸入/輸出 (I/O)設(shè)備54和固態(tài)驅(qū)動(dòng)器(SSD) 55。CPU 5UR0M 52和RAM 53連接到系統(tǒng)總線。ROM 52存儲(chǔ)用于操作計(jì)算系統(tǒng)50的 數(shù)據(jù)和可執(zhí)行代碼。此處，可執(zhí)行代碼可以包括開(kāi)始命令序列或基本I/O系統(tǒng)(BIOS)序列。 RAM 53臨時(shí)存儲(chǔ)由CPU 51的操作生成的可執(zhí)行代碼和任意數(shù)據(jù)。I/O設(shè)備54通過(guò)I/O設(shè)備接口連接到系統(tǒng)總線。I/O設(shè)備54的示例包括鍵盤(pán)、指 針設(shè)備(鼠標(biāo))、監(jiān)控器和調(diào)制解調(diào)器。固態(tài)驅(qū)動(dòng)器SSD 40是可讀的存儲(chǔ)設(shè)備，并且可被配置成與圖23的SSD40相同。圖25是使用圖23的SSD 40的服務(wù)器系統(tǒng)60的方塊圖。參考圖25，服務(wù)器系統(tǒng)60包括服務(wù)器62和存儲(chǔ)數(shù)據(jù)的SSD 40。SSD 40可被配置 成與圖23的SSD 40相同。服務(wù)器62包括應(yīng)用通信模塊62_1、數(shù)據(jù)處理模塊62_2、升級(jí)模塊62_3、調(diào)度中心 62_4，本地資源模塊62_5和維修信息模塊62_6。應(yīng)用通信模塊62_1被配置成與通過(guò)網(wǎng)絡(luò)連接到服務(wù)器62的計(jì)算系統(tǒng)通信，或者 提供服務(wù)器62與SSD 40之間的通信。應(yīng)用通信模塊62_1將通過(guò)用戶接口提供的信息或 數(shù)據(jù)發(fā)送到數(shù)據(jù)處理模塊62_2。數(shù)據(jù)處理模塊62_2鏈接到本地資源模塊62_5。此處，本地資源模塊62_5基于輸 入到服務(wù)器62的信息或數(shù)據(jù)將維修店/經(jīng)銷(xiāo)商/技術(shù)信息的列表提供給用戶。升級(jí)模塊62_3與數(shù)據(jù)處理模塊62_2連接?；趶腟SD 40接收的信息或數(shù)據(jù)，升 級(jí)模塊62_3對(duì)電子設(shè)備的固件、重置碼、診斷系統(tǒng)或其它信息進(jìn)行升級(jí)。調(diào)度中心62_4基于輸入到服務(wù)器62的信息或數(shù)據(jù)允許對(duì)用戶的實(shí)施選項(xiàng)。維修信息模塊62_6與數(shù)據(jù)處理模塊62_2連接。維修信息模塊62_6被用來(lái)向用 戶提供維修相關(guān)的信息(例如音頻、視頻或文本文件)。數(shù)據(jù)處理模塊62_2基于從SSD 40 接收的信息對(duì)相關(guān)信息打包。打包的信息被發(fā)送到SSD 40或者被顯示給用戶。圖26是根據(jù)本發(fā)明的示例性實(shí)施例的電子設(shè)備的方塊圖。參考圖26，電子設(shè)備70包括處理器71、R0M 72,RAM 73、閃速接口(I/F)74和SSD 40。ROM 72存儲(chǔ)可執(zhí)行的代碼、數(shù)據(jù)、各種命令序列，諸如開(kāi)始命令序列或者基本I/O 系統(tǒng)(BIOS)序列。處理器71訪問(wèn)RAM 73以便執(zhí)行固件代碼或者其它可執(zhí)行代碼。而且， 處理器71訪問(wèn)ROM 72以便執(zhí)行各種命令序列，例如開(kāi)始命令序列和基本1/0系統(tǒng)(BIOS) 序列。閃速接口(I/F) 74被配置成連接電子設(shè)備70和SSD 40。SSD 40可從電子設(shè)備70中拆卸。SSD 40可被配置成與圖23的SSD 40相同。電子設(shè)備70的示例包括便攜式電話、個(gè)人數(shù)字助理(PDA)、數(shù)碼相機(jī)、可攜式攝像 機(jī)、便攜式音頻播放器(例如MP3)和便攜式媒體播放器(PMP)。根據(jù)本發(fā)明實(shí)施例制造或操作的存儲(chǔ)器系統(tǒng)或存儲(chǔ)器件可被安裝在各種類(lèi)型的 封裝中。根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器系統(tǒng)或存儲(chǔ)器件的封裝的示例可以包括層疊封裝 (PoP)、球柵陣列(BGA)、芯片尺寸封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、晶片中華夫封裝(Diein Waffle Pack)、晶圓中管芯形式(Die in Wafer Form)、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料四方扁平封裝(MQFP)J^S 四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封 裝(TSOP)、系統(tǒng)級(jí)封裝(SIP)、多芯片封裝(MCP)、晶圓級(jí)制作封裝(WFP)、晶圓級(jí)堆疊封裝 (WSP)。如上所述，可以提高根據(jù)本發(fā)明的示例性實(shí)施例制造或操作的非易失性存儲(chǔ)器件 的可靠性。上面公開(kāi)的主題將被認(rèn)為是說(shuō)明性的而不是限制性的，并且所附權(quán)利要求意圖涵 蓋落入本發(fā)明的真實(shí)精神和范疇之內(nèi)的所有所述修故、改變、改進(jìn)和其它實(shí)施例。因此，為 了達(dá)到法律允許的最大程度，本發(fā)明的范疇將由所附權(quán)利要求及其等價(jià)物的最廣泛可允許 解釋來(lái)確定，并且不應(yīng)當(dāng)局限于或受限于前面的詳細(xì)描述。
權(quán)利要求
1.一種非易失性存儲(chǔ)器件，包括電源電壓生成器，用于生成電源電壓；和地址譯碼器，包括接收所述電源電壓的第一晶體管，用于將接收到的字線電壓傳遞到 被選存儲(chǔ)器塊的多條字線，其中所述電源電壓根據(jù)負(fù)字線電壓是否被傳遞到至少一條字線 而改變。
2.如權(quán)利要求1所述的非易失性存儲(chǔ)器件，還包括阱電壓生成器，用于生成要被施加 到所述第一晶體管的阱的阱電壓，其中所述阱電壓根據(jù)負(fù)字線電壓是否被傳遞到被選存儲(chǔ) 器塊的至少一條字線而改變。
3.如權(quán)利要求2所述的非易失性存儲(chǔ)器件，其中在負(fù)字線電壓被傳遞到被選存儲(chǔ)器塊 的至少一條字線的同時(shí)，所述阱電壓具有負(fù)電平。
4.如權(quán)利要求2所述的非易失性存儲(chǔ)器件，其中所述地址譯碼器包括多個(gè)存儲(chǔ)器塊選 擇器，每個(gè)存儲(chǔ)器塊選擇器包括塊字線，控制存儲(chǔ)器塊選擇電路以配置成將所述字線電壓傳遞到被選存儲(chǔ)器塊的字線；上拉電路，用于響應(yīng)于使能信號(hào)將所述電源電壓提供給所述塊字線； 下拉電路，其響應(yīng)于使能信號(hào)將所述塊字線與所述第一晶體管的阱電斷開(kāi)，并且響應(yīng) 于使能信號(hào)的互補(bǔ)信號(hào)將所述塊字線與所述第一晶體管的阱電連接。
5.如權(quán)利要求2所述的非易失性存儲(chǔ)器件，還包括控制邏輯單元，用于控制所述電源 電壓生成器和阱電壓生成器在編程操作、讀取操作、檢驗(yàn)讀取操作或擦除操作內(nèi)根據(jù)負(fù)電 壓是否被傳遞到被選存儲(chǔ)器塊的至少一條字線而改變電源電壓和阱電壓。
6.如權(quán)利要求1所述的非易失性存儲(chǔ)器件，其中在對(duì)于至少一個(gè)編程狀態(tài)的編程檢驗(yàn) 操作中，所述負(fù)字線電壓被傳遞到被選字線。
7.如權(quán)利要求6所述的非易失性存儲(chǔ)器件，其中在用于檢驗(yàn)已擦除的存儲(chǔ)單元的編程 檢驗(yàn)操作中，所述負(fù)字線電壓被傳遞到被選字線。
8.如權(quán)利要求1所述的非易失性存儲(chǔ)器件，其中在對(duì)于至少一個(gè)編程狀態(tài)的讀取操作 中，所述負(fù)字線電壓被傳遞到被選字線。
9.一種用于驅(qū)動(dòng)非易失性存儲(chǔ)器件的方法，包括生成電源電壓并且將所述電源電壓施加到地址譯碼器中的存儲(chǔ)器塊選擇器的第一晶 體管；通過(guò)所述存儲(chǔ)器塊選擇器將接收的字線電壓傳遞到基于地址信息選擇的被選字線；和 根據(jù)傳遞到被選字線的接收的字線電壓是否為負(fù)電壓來(lái)改變所述電源電壓。
10.如權(quán)利要求9所述的方法，還包括 將阱電壓施加到所述第一晶體管的阱；和根據(jù)傳遞到被選字線的接收的字線電壓是否為負(fù)電壓來(lái)改變所述阱電壓。
11.如權(quán)利要求10所述的方法，其中，在遞增步長(zhǎng)脈沖編程(ISPP)編程循環(huán)操作的編 程執(zhí)行期間內(nèi)，所述電源電壓具有第一電平，以及所述阱電壓具有第三電平；和在所述ISPP編程循環(huán)操作的檢驗(yàn)讀取期間內(nèi)，所述電源電壓具有低于第一電平的第 二電平，并且所述阱電壓具有低于第三電平的第四電平。
12.如權(quán)利要求10所述的方法，其中所述非易失性存儲(chǔ)器件中的每個(gè)存儲(chǔ)單元可編程為擦除狀態(tài)和多個(gè)編程狀態(tài)，并且其中在至少一個(gè)編程狀態(tài)上以負(fù)檢驗(yàn)電平執(zhí)行檢驗(yàn)讀取 操作；以及在每個(gè)ISPP編程循環(huán)中，在當(dāng)不以負(fù)檢驗(yàn)電平執(zhí)行檢驗(yàn)讀取操作時(shí)的期間內(nèi)， 所述電源電壓和阱電壓分別具有第一電平和第三電平，并且當(dāng)在以負(fù)檢驗(yàn)電平執(zhí)行檢驗(yàn)讀 取操作時(shí)的期間內(nèi)，所述電源電壓和阱電壓分別具有低于第一電平的第二電平和低于第三 電平的第四電平。
13.如權(quán)利要求12所述的方法，其中在以負(fù)檢驗(yàn)電平的檢驗(yàn)讀取操作通過(guò)之后，從下 一 ISPP編程循環(huán)中排除在負(fù)檢驗(yàn)電平的檢驗(yàn)讀取操作。
14.如權(quán)利要求10所述的方法，其中所述非易失性存儲(chǔ)器件被編程為擦除狀態(tài)和多個(gè) 編程狀態(tài)，并且在至少一個(gè)編程狀態(tài)上以負(fù)檢驗(yàn)電平執(zhí)行檢驗(yàn)讀取操作；以及在每個(gè)ISPP 編程循環(huán)中，所述電源電壓和阱電壓分別具有第一電平和第三電平，直到負(fù)檢驗(yàn)電平的檢 驗(yàn)讀取操作通過(guò)，并且在負(fù)檢驗(yàn)電平的檢驗(yàn)讀取操作通過(guò)之后，所述電源電壓和阱電壓分 別具有高于第一電平的第二電平和高于第三電平的第四電平。
15.如權(quán)利要求14所述的方法，其中在負(fù)檢驗(yàn)電平的檢驗(yàn)讀取操作通過(guò)之后，從下一 ISPP編程循環(huán)中排除在負(fù)檢驗(yàn)電平的檢驗(yàn)讀取操作。
16.如權(quán)利要求10所述的方法，其中與在被選字線處提供的校驗(yàn)電壓的不同電平直接 相關(guān)地，所述電源電壓以不同的電平改變，并且所述阱電壓以不同的電平改變，其中至少一 個(gè)不同電平的檢驗(yàn)電壓為負(fù)。
17.如權(quán)利要求16所述的方法，其中所述電源電壓在貫穿具有不止一個(gè)負(fù)檢驗(yàn)電壓的 編程和檢驗(yàn)期間被設(shè)置在第一電平，在貫穿具有一個(gè)負(fù)檢驗(yàn)電壓的編程和檢驗(yàn)期間被設(shè)置 在第二電平，并且在貫穿不具有負(fù)檢驗(yàn)電壓的編程和檢驗(yàn)期間被設(shè)置在第三電平，所述第 一電平低于第二電平，并且第二電平低于第三電平。
18.如權(quán)利要求16所述的方法，其中所述電源電壓和阱電壓在貫穿具有不止一個(gè)負(fù)檢 驗(yàn)電壓的編程和檢驗(yàn)期間被設(shè)置在各自的第一電平，在貫穿具有一個(gè)負(fù)檢驗(yàn)電壓的編程和 檢驗(yàn)期間被設(shè)置在各自的第二電平，并且在貫穿不具有負(fù)檢驗(yàn)電壓的編程和檢驗(yàn)期間被設(shè) 置在各自的第三電平，所述第一電平低于第二電平，第二電平低于第三電平，其中阱電壓的 不同電平為負(fù)或地。
19.一種裝置，包括多個(gè)存儲(chǔ)器塊，其具有在多條字線和多條位線的交叉處形成的多個(gè)存儲(chǔ)單元；地址譯碼器，用于響應(yīng)于輸入地址選擇所述存儲(chǔ)器塊之一，并且將字線電壓傳遞到與 輸入地址對(duì)應(yīng)的被選存儲(chǔ)器塊中的被選字線；輸入/輸出緩沖器，用于臨時(shí)存儲(chǔ)在編程操作中要在存儲(chǔ)單元陣列中編程的數(shù)據(jù)，或 者臨時(shí)存儲(chǔ)在讀取操作中從存儲(chǔ)單元陣列讀出的數(shù)據(jù)；電壓生成器，用于生成字線電壓、電源電壓和阱電壓；和控制邏輯單元，用于控制所述電壓生成器根據(jù)阱電壓的電平來(lái)調(diào)節(jié)電源電壓的電平。
20.如權(quán)利要求19所述的裝置，其中所述控制邏輯單元控制所述電壓生成器根據(jù)負(fù)電 壓是否被傳遞到被選存儲(chǔ)器塊的字線來(lái)改變阱電壓的電平。
21.如權(quán)利要求19所述的裝置，其中所述電壓生成器包括生成負(fù)電壓的負(fù)電壓生成器。
22.如權(quán)利要求19所述的裝置，還包括存儲(chǔ)器控制器，用于控制非易失性存儲(chǔ)器件，其中所述非易失性存儲(chǔ)器件被控制來(lái)根 據(jù)負(fù)電壓是否通過(guò)地址譯碼器被傳遞到被選字線，調(diào)節(jié)施加到地址譯碼器的第一晶體管的 阱的阱電壓的電平或者調(diào)節(jié)提供給第一晶體管的電源電壓的電平。
23.如權(quán)利要求22所述的裝置，其中所述存儲(chǔ)器控制器包括實(shí)現(xiàn)從以下中選擇的標(biāo)準(zhǔn) 化接口協(xié)議的主機(jī)接口電路通用串行總線(USB)、多媒體卡(MMC)、外圍設(shè)備互連(PCI)、 高速PCI (PCI-E)、高級(jí)技術(shù)附件(ΑΤΑ、并行 ATA、pATA)、串行ATA(SATA)、外部 SATA(eSATA)、 小型計(jì)算機(jī)系統(tǒng)接口(SCSI)、增強(qiáng)小型磁盤(pán)接口(ESDI)和集成驅(qū)動(dòng)器電子電路(IDE)。
全文摘要
一種非易失性存儲(chǔ)器件(NVM)、存儲(chǔ)器系統(tǒng)和裝置包括被配置成執(zhí)行一種在NVM的被選字線上施加負(fù)電壓的方法的控制邏輯。在第一時(shí)間期間，第一高電壓電平被施加到地址譯碼器的晶體管的溝道，并且地電壓被施加到晶體管的阱。而且，在第二時(shí)間期間，第二高電壓電平被施加到晶體管的溝道，并且在第二時(shí)間間隔內(nèi)，第一負(fù)電壓被施加到晶體管的阱。第一高電壓電平高于第二高電壓電平，并且施加在被選字線上的電壓在第二時(shí)間間隔內(nèi)為負(fù)。
文檔編號(hào)G11C16/34GK102005248SQ201010269850
公開(kāi)日2011年4月6日 申請(qǐng)日期2010年8月31日 優(yōu)先權(quán)日2009年8月31日
發(fā)明者金武星 申請(qǐng)人:三星電子株式會(huì)社