專利名稱：用fpga實(shí)現(xiàn)快速sram讀寫控制的裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)控制裝置及方法，具體涉及一種用于靜態(tài)隨機(jī)存取存儲(chǔ)器 SRAM的數(shù)據(jù)控制裝置及方法。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory, SRAM)是隨機(jī)存取存儲(chǔ)器的一種。所謂的“靜態(tài)”，是指這種存儲(chǔ)器只要保持通電，里面儲(chǔ)存的數(shù)據(jù)就可以恒常保持。 相對(duì)之下，動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM)里面所儲(chǔ)存的數(shù)據(jù)就需要周期性地更新。然而，當(dāng)電力供應(yīng)停止時(shí)，其內(nèi)儲(chǔ)存的數(shù)據(jù)還是會(huì)消失，這與在斷電后還能儲(chǔ)存資料的ROM或快閃存儲(chǔ)器仍然是不同的。在同樣的運(yùn)作頻率下，由于靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM對(duì)稱的電路結(jié)構(gòu)設(shè)計(jì)，使得每個(gè)記憶單元內(nèi)所儲(chǔ)存的數(shù)值都能以比DRAM快的速率被讀取。除此之外，由于靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM通常都被設(shè)計(jì)成一次就讀取所有的資料位元(Bit)，比起高低位址的資料交互讀取的DRAM，在讀取效率上也快上很多。因此雖然，靜態(tài)隨機(jī)存取存儲(chǔ)器 SRAM的生產(chǎn)成本比較高，但在需要高速讀寫資料的地方，如電腦上的快取(Cache)，還是會(huì)使用靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM。目前，靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM可以運(yùn)行在極高的速率下，達(dá)到8ns —次讀寫操作，但是在嵌入式的設(shè)計(jì)中，由于處理器的速率低，使得SRAM的性能不能完全發(fā)揮出來(lái)，是硬件資源的一種極大的浪費(fèi)。因此如何在處理器主頻不變的情況下，提高對(duì)SRAM的訪問(wèn)速度，需要一個(gè)可行的解決方案。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)?，F(xiàn)場(chǎng)可編程門陣列FPGA采用了邏輯單元陣列LCA(LogIC Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB (Configurable Logic BLOCk)、輸出輸入模塊I0B(Input0utput Block)和內(nèi)部連線(Interconnect)三個(gè)部分。現(xiàn)場(chǎng)可編程門陣列FPGA的基本特點(diǎn)主要有1)采用現(xiàn)場(chǎng)可編程門陣列FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2)現(xiàn)場(chǎng)可編程門陣列FPGA可做其它全定制或半定制ASIC 電路的中試樣片。3)現(xiàn)場(chǎng)可編程門陣列FPGA內(nèi)部有豐富的觸發(fā)器和1/0引腳。4)現(xiàn)場(chǎng)可編程門陣列FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5)現(xiàn)場(chǎng)可編程門陣列FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f(shuō)， 現(xiàn)場(chǎng)可編程門陣列FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的裝置， 它有效提高處理器對(duì)SRAM的訪問(wèn)速度，從而提高系統(tǒng)的性能。為了解決以上技術(shù)問(wèn)題，本發(fā)明提供了一種用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的裝
3置；包括現(xiàn)場(chǎng)可編程門陣列FPGA，處理器對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制端連接現(xiàn)場(chǎng)可編程門陣列FPGA ；現(xiàn)場(chǎng)可編程門陣列FPGA連接靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM ；由現(xiàn)場(chǎng)可編程門陣列FPGA對(duì)處理器發(fā)來(lái)的讀寫控制信號(hào)做時(shí)序和邏輯控制，控制靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫。本發(fā)明的有益效果在于可以有效提高處理器對(duì)SRAM的訪問(wèn)速度，從而提高系統(tǒng)的性能。本發(fā)明還包括一種用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的方法，包括以下步驟步驟一、現(xiàn)場(chǎng)可編程門陣列FPGA將處理器的寫信號(hào)/WE和讀信號(hào)/OE分別作一個(gè)相位的延時(shí)；步驟二、然后現(xiàn)場(chǎng)可編程門陣列FPGA將原信號(hào)和相位延時(shí)后的信號(hào)進(jìn)行邏輯與運(yùn)算，得到一個(gè)新的寫信號(hào)/WEl和讀信號(hào)/OEl信號(hào)；步驟三、將現(xiàn)場(chǎng)可編程門陣列FPGA將新的寫信號(hào)/WEl和讀信號(hào)/OEl信號(hào)發(fā)送給靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM，作為讀寫信號(hào)。其有益效果在于現(xiàn)場(chǎng)可編程門陣列FPGA可以將信號(hào)有電平處理的比較短，用該信號(hào)控制SRAM的讀寫信號(hào)，從而提高了處理器對(duì)SRAM的訪問(wèn)控制，而且還可以根據(jù)需要的不同對(duì)相位做不同的延時(shí)和邏輯運(yùn)算，能得到不同速率的提高。本發(fā)明還提供了一種用FPGA實(shí)現(xiàn)外部SRAM片內(nèi)數(shù)據(jù)的DMA控制的方法，包括以下步驟步驟一、處理器需要發(fā)出直接內(nèi)存訪問(wèn)DMA控制的傳輸指令；步驟二、現(xiàn)場(chǎng)可編程門陣列FPGA先對(duì)處理器發(fā)來(lái)的指令進(jìn)行解析，以確定是否是要實(shí)現(xiàn)SRAM片內(nèi)DMA傳輸；步驟三、如果結(jié)果為是，現(xiàn)場(chǎng)可編程門陣列FPGA將靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的數(shù)據(jù)從起始地址開(kāi)始，通過(guò)計(jì)數(shù)器實(shí)現(xiàn)移動(dòng)指定長(zhǎng)度的數(shù)據(jù)到目的地址處，結(jié)束后給處理器一個(gè)結(jié)束信號(hào)片內(nèi)數(shù)據(jù)傳輸結(jié)束。其有益效果在于整個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM片內(nèi)數(shù)據(jù)移動(dòng)過(guò)程均由現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)，無(wú)需處理器參與，有效的提高了處理的效率。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。圖1是本發(fā)明實(shí)施例所述的用FPGA實(shí)現(xiàn)快速SRAM讀寫控制裝置的示意圖；圖2是本發(fā)明實(shí)施例所述的用FPGA實(shí)現(xiàn)快速SRAM讀寫控制方法的流程圖；圖3是本發(fā)明實(shí)施例所述的處理器發(fā)出給靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制信號(hào)的示意圖；圖4是本發(fā)明實(shí)施例所述的用FPGA實(shí)現(xiàn)外部SRAM片內(nèi)數(shù)據(jù)的DMA控制方法的流程圖；圖5是本發(fā)明實(shí)施例所述的用FPGA實(shí)現(xiàn)外部SRAM片內(nèi)數(shù)據(jù)的DMA控制方法的示意圖。
具體實(shí)施例方式
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如圖1所示，本發(fā)明實(shí)施例所述的用現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)快速SRAM讀寫控制的裝置；包括現(xiàn)場(chǎng)可編程門陣列FPGA，處理器對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制端連接現(xiàn)場(chǎng)可編程門陣列FPGA ；現(xiàn)場(chǎng)可編程門陣列FPGA連接靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM ；由現(xiàn)場(chǎng)可編程門陣列FPGA對(duì)處理器發(fā)來(lái)的讀寫控制信號(hào)做時(shí)序和邏輯控制，控制靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫。本發(fā)明的硬件結(jié)構(gòu)將處理器對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制信號(hào)先引入至現(xiàn)場(chǎng)可編程門陣列FPGA中，再?gòu)默F(xiàn)場(chǎng)可編程門陣列FPGA弓丨入到靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM對(duì)應(yīng)的引腳上，由現(xiàn)場(chǎng)可編程門陣列FPGA對(duì)處理器發(fā)來(lái)的讀寫控制信號(hào)做相應(yīng)的時(shí)序和邏輯設(shè)計(jì)，利用該設(shè)計(jì)來(lái)控制靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫，以提高靜態(tài)隨機(jī)存取存儲(chǔ)器 SRAM的訪問(wèn)速率。本發(fā)明所述的裝置有兩種使用方法如圖2所示，本發(fā)明實(shí)施例所述的第一種用現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)快速靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM讀寫控制的方法包括步驟一、現(xiàn)場(chǎng)可編程門陣列FPGA將處理器的寫信號(hào)/WE和讀信號(hào)/OE分別作一個(gè)相位的延時(shí)；步驟二、然后現(xiàn)場(chǎng)可編程門陣列FPGA將原信號(hào)和相位延時(shí)后的信號(hào)進(jìn)行邏輯與運(yùn)算，得到一個(gè)新的寫信號(hào)/WEl和讀信號(hào)/OEl信號(hào)；步驟三、將現(xiàn)場(chǎng)可編程門陣列FPGA將新的寫信號(hào)/WEl和讀信號(hào)/OEl信號(hào)發(fā)送給靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM，作為讀寫信號(hào)。如圖3所示，處理器發(fā)出給靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制信號(hào)是寫信號(hào)/WE和讀信號(hào)/0E，現(xiàn)場(chǎng)可編程門陣列FPGA將該信號(hào)做相位延時(shí)處理后的信號(hào)為寫信號(hào)/WE’和讀信號(hào)/0E，，然后現(xiàn)場(chǎng)可編程門陣列FPGA將寫信號(hào)/WE和/WE，，讀信號(hào)/OE和/0E，做邏輯運(yùn)算，得到新的寫信號(hào)/WEl和讀信號(hào)/OEl兩個(gè)信號(hào)，該信號(hào)比原來(lái)的信號(hào)有效電平短了很多，從而可以提供靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的訪問(wèn)速度，用該信號(hào)去控制靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫，因此可以提高處理器對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫速率。如圖4所示，本發(fā)明實(shí)施例所述的第二種方法包括以下步驟用現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)外部SRAM片內(nèi)數(shù)據(jù)的DMA控制的方法。其中，直接內(nèi)存訪問(wèn)DMA允許外圍設(shè)備和主內(nèi)存之間直接傳輸它們的I/O數(shù)據(jù)，而不需要處理器的參與。使用這種機(jī)制可以大大提高與設(shè)備數(shù)據(jù)傳輸?shù)耐掏铝?。包括以下步驟步驟一、處理器需要發(fā)出直接內(nèi)存訪問(wèn)DMA控制的傳輸指令；所述的傳輸指令包括靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM起始地址、靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM目的地址、片內(nèi)數(shù)據(jù)移動(dòng)的長(zhǎng)度、啟動(dòng)直接內(nèi)存訪問(wèn)DMA的4條指令。步驟二、現(xiàn)場(chǎng)可編程門陣列FPGA先對(duì)處理器發(fā)來(lái)的指令進(jìn)行解析，以確定是否是要實(shí)現(xiàn)SRAM片內(nèi)DMA傳輸；如果處理器發(fā)來(lái)的不是直接內(nèi)存訪問(wèn)DMA命令，則現(xiàn)場(chǎng)可編程門陣列FPGA按普通的讀寫命令對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM操作。步驟三、如果是直接內(nèi)存訪問(wèn)DMA命令，則現(xiàn)場(chǎng)可編程門陣列FPGA將靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的數(shù)據(jù)從起始地址開(kāi)始，由一個(gè)計(jì)數(shù)器實(shí)現(xiàn)移動(dòng)指定長(zhǎng)度的數(shù)據(jù)到目的地址處，整個(gè)片內(nèi)數(shù)據(jù)移動(dòng)過(guò)程均由現(xiàn)場(chǎng)可編程門陣列FPGA實(shí)現(xiàn)，無(wú)需處理器參與，結(jié)束后給處理器發(fā)一個(gè)結(jié)束信號(hào)，以便處理器可以做相關(guān)處理事務(wù)。
5
如圖5所示，在現(xiàn)場(chǎng)可編程門陣列FPGA設(shè)計(jì)時(shí)，首先，處理器需要發(fā)出直接內(nèi)存訪問(wèn)DMA控制的靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM起始地址、靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM目的地址、片內(nèi)數(shù)據(jù)移動(dòng)的長(zhǎng)度、啟動(dòng)直接內(nèi)存訪問(wèn)DMA傳輸4條指令，現(xiàn)場(chǎng)可編程門陣列FPGA先對(duì)處理器發(fā)來(lái)的指令進(jìn)行解析，以確定是否是要實(shí)現(xiàn)SRAM片內(nèi)DMA傳輸，如果是現(xiàn)場(chǎng)可編程門陣列FPGA將靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的數(shù)據(jù)從起始地址開(kāi)始，通過(guò)計(jì)數(shù)器實(shí)現(xiàn)移動(dòng)指定長(zhǎng)度的數(shù)據(jù)到目的地址處，結(jié)束后給處理器一個(gè)結(jié)束信號(hào)，告訴其片內(nèi)數(shù)據(jù)傳輸結(jié)束，以便處理器做相關(guān)處理事務(wù)，整個(gè)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM片內(nèi)數(shù)據(jù)移動(dòng)過(guò)程均有FPGA實(shí)現(xiàn)， 無(wú)需處理器參與，有效的提高了處理的效率。本發(fā)明并不限于上文討論的實(shí)施方式。以上對(duì)具體實(shí)施方式
的描述旨在于為了描述和說(shuō)明本發(fā)明涉及的技術(shù)方案?；诒景l(fā)明啟示的顯而易見(jiàn)的變換或替代也應(yīng)當(dāng)被認(rèn)為落入本發(fā)明的保護(hù)范圍。以上的具體實(shí)施方式
用來(lái)揭示本發(fā)明的最佳實(shí)施方法，以使得本領(lǐng)域的普通技術(shù)人員能夠應(yīng)用本發(fā)明的多種實(shí)施方式以及多種替代方式來(lái)達(dá)到本發(fā)明的目的。
權(quán)利要求
1.一種用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的裝置；其特征在于，包括現(xiàn)場(chǎng)可編程門陣列FPGA，處理器對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制端連接現(xiàn)場(chǎng)可編程門陣列FPGA ；現(xiàn)場(chǎng)可編程門陣列FPGA連接靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM ；由現(xiàn)場(chǎng)可編程門陣列FPGA對(duì)處理器發(fā)來(lái)的讀寫控制信號(hào)做時(shí)序和邏輯控制，控制靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫。
2.如權(quán)利要求1所述的用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的方法，其特征在于，包括以下步驟步驟一、現(xiàn)場(chǎng)可編程門陣列FPGA將處理器的寫信號(hào)/WE和讀信號(hào)/OE分別作一個(gè)相位的延時(shí)；步驟二、然后現(xiàn)場(chǎng)可編程門陣列FPGA將原信號(hào)和相位延時(shí)后的信號(hào)進(jìn)行邏輯與運(yùn)算， 得到一個(gè)新的寫信號(hào)/WEl和讀信號(hào)/OEl信號(hào)；步驟三、將現(xiàn)場(chǎng)可編程門陣列FPGA將新的寫信號(hào)/WEl和讀信號(hào)/OEl信號(hào)發(fā)送給靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM，作為讀寫信號(hào)。
3.如權(quán)利要求1所述的用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的方法，其特征在于，包括以下步驟步驟一、處理器需要發(fā)出直接內(nèi)存訪問(wèn)DMA控制的傳輸指令；步驟二、現(xiàn)場(chǎng)可編程門陣列FPGA先對(duì)處理器發(fā)來(lái)的指令進(jìn)行解析，以確定是否是要實(shí)現(xiàn)SRAM片內(nèi)DMA傳輸；步驟三、如果結(jié)果為是，現(xiàn)場(chǎng)可編程門陣列FPGA將靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的數(shù)據(jù)從起始地址開(kāi)始，通過(guò)計(jì)數(shù)器實(shí)現(xiàn)移動(dòng)指定長(zhǎng)度的數(shù)據(jù)到目的地址處，結(jié)束后給處理器一個(gè)結(jié)束信號(hào)片內(nèi)數(shù)據(jù)傳輸結(jié)束。
4.如權(quán)利要求3所述的用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的方法，其特征在于，所述步驟一中，所述的傳輸指令包括靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM起始地址、靜態(tài)隨機(jī)存取存儲(chǔ)器 SRAM目的地址、片內(nèi)數(shù)據(jù)移動(dòng)的長(zhǎng)度、啟動(dòng)直接內(nèi)存訪問(wèn)DMA的4條指令。
5.如權(quán)利要求3所述的用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的方法，其特征在于，所述步驟二中，如果處理器發(fā)來(lái)的不是直接內(nèi)存訪問(wèn)DMA命令，則現(xiàn)場(chǎng)可編程門陣列FPGA按普通的讀寫命令對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM操作。
全文摘要
本發(fā)明公開(kāi)了一種用FPGA實(shí)現(xiàn)快速SRAM讀寫控制的裝置及方法；包括現(xiàn)場(chǎng)可編程門陣列FPGA，處理器對(duì)靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的控制端連接現(xiàn)場(chǎng)可編程門陣列FPGA；現(xiàn)場(chǎng)可編程門陣列FPGA連接靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM；由現(xiàn)場(chǎng)可編程門陣列FPGA對(duì)處理器發(fā)來(lái)的讀寫控制信號(hào)做時(shí)序和邏輯控制，控制靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的讀寫。本發(fā)明可以有效提高處理器對(duì)SRAM的訪問(wèn)速度，從而提高系統(tǒng)的性能。
文檔編號(hào)G11C11/413GK102403033SQ20101027557
公開(kāi)日2012年4月4日 申請(qǐng)日期2010年9月8日 優(yōu)先權(quán)日2010年9月8日
發(fā)明者周智, 袁斯華 申請(qǐng)人:盛樂(lè)信息技術(shù)(上海)有限公司