專利名稱：電可編程可擦除非易失存儲(chǔ)點(diǎn)的編程方法及相應(yīng)存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器，更具體地說(shuō)，涉及電可擦除可編程非易失性存儲(chǔ)器(EEPROM)。
背景技術(shù)：
在EEPROM中，存儲(chǔ)在存儲(chǔ)點(diǎn)中的比特的邏輯值可以由浮置柵晶體管的閾值電壓 來(lái)表示，該浮置柵晶體管的閾值電壓可以通過(guò)寫(xiě)入或擦除操作來(lái)修改。可以利用大約為10 至20伏且通常為16伏的高編程電壓Vpp，通過(guò)隧穿效應(yīng)(福勒_諾德海姆效應(yīng))向晶體管 的柵極注入電荷或從晶體管的柵極移走電荷，來(lái)對(duì)浮置柵晶體管執(zhí)行寫(xiě)入或擦除。通常對(duì)EEPROM編程所需的該16伏的高電壓不能降低，因而對(duì)產(chǎn)品的處理和可靠 性設(shè)置了相當(dāng)多的限制。這是因?yàn)槠桨嬗∷⒌目s小，即蝕刻分辨率的增大，趨向于使工作電 壓降低。這種高編程電壓可能會(huì)變成更加難以解決的問(wèn)題，尤其是在涉及晶體管的源/漏 結(jié)的穿通和漏電以及柵氧化物的擊穿時(shí)更是如此。晶體管的擊穿和過(guò)早老化的這些風(fēng)險(xiǎn)可 能對(duì)產(chǎn)品的可靠性具有直接影響。

發(fā)明內(nèi)容
發(fā)明了一種作為“分裂電壓”方法已知的方法。更具體地說(shuō)，用于對(duì)存儲(chǔ)板進(jìn)行編 程的高電壓Vpp可以分裂在正電壓Vpp+和負(fù)電壓Vpp-之間，使得差(Vpp+-Vpp-)可以等 于VPP。利用這種方法，可以選擇約12伏的電壓Vpp+和約-4伏的電壓Vpp-。這種方法減少了對(duì)晶體管的電壓容量的限制。然而，由于負(fù)電壓為幾伏，要使用 “三井”技術(shù)，因此這種方法可能具有使存儲(chǔ)板生產(chǎn)工藝更加復(fù)雜的缺陷。此外，由于提供了 負(fù)開(kāi)關(guān)電壓，因此控制設(shè)計(jì)可能相對(duì)更為復(fù)雜，并且對(duì)存儲(chǔ)板的面積也具有負(fù)面影響。這可 能是因?yàn)樨?fù)電壓切換在涉及控制柵選擇晶體管的存儲(chǔ)板的面積(使用P型金屬氧化物半導(dǎo) 體(PMOS)晶體管)方面成本相對(duì)較高，并且可能不適用于低粒度的EEPR0M。在一種形式的應(yīng)用和實(shí)施例中，描述了一種用于對(duì)電可編程可擦除非易失性存儲(chǔ) 點(diǎn)進(jìn)行編程的方法和對(duì)應(yīng)的存儲(chǔ)設(shè)備，這種存儲(chǔ)設(shè)備與用于生產(chǎn)這種類型的存儲(chǔ)器的傳統(tǒng) 方法相兼容。換句話說(shuō)，這種存儲(chǔ)設(shè)備涉及的例如對(duì)生產(chǎn)工藝的改進(jìn)很少，并且可以與字節(jié) 粒度相兼容。該方法可減少對(duì)晶體管的電壓容量的生產(chǎn)限制，并且通過(guò)降低氧化物擊穿的 風(fēng)險(xiǎn)而大大提高了可靠性。根據(jù)一方面，描述一種用于對(duì)電可編程可擦除非易失性存儲(chǔ)點(diǎn)進(jìn)行編程的方法， 該存儲(chǔ)點(diǎn)具有連接到位線和地線的至少一個(gè)浮置柵晶體管，并且能夠利用編程電壓被編 程。根據(jù)這方面的總體特征，在所述存儲(chǔ)點(diǎn)的擦除階段，第一負(fù)電壓可以施加于位線和地 線。該第一電壓的絕對(duì)值小于PN 二極管的閾值，同時(shí)第二正電壓可以施加于所述浮置柵晶 體管的控制柵。后一電壓可以小于所述編程電壓。所述第二電壓與所述第一電壓之差可以 等于所述編程電壓，并且在所述存儲(chǔ)點(diǎn)的寫(xiě)入階段，所述第一負(fù)電壓可以施加于所述浮置 柵晶體管的控制柵，并且所述第二電壓可以施加于所述位線。這是因?yàn)榫幊屉妷褐邢鄬?duì)較小的變化就足以在柵極氧化物擊穿上對(duì)存儲(chǔ)點(diǎn)的可靠性具有顯著(出乎意料)的影響。另外，通過(guò)利用低于PN 二極管閾值的負(fù)電壓，例如約 500毫伏的負(fù)電壓，可以保持與例如利用“單井”技術(shù)的傳統(tǒng)EEPROM存儲(chǔ)點(diǎn)生產(chǎn)工藝的兼容 性的同時(shí)，實(shí)現(xiàn)這種對(duì)存儲(chǔ)點(diǎn)可靠性的顯著影響。由于這種低的負(fù)電壓可以避免PN結(jié)的雪 崩，因此可以與這種技術(shù)相兼容。另外，存儲(chǔ)點(diǎn)可能在擦除階段使位線和地線短路。同時(shí)向位線和地線施加負(fù)電壓 (代替?zhèn)鹘y(tǒng)的施加地電壓(話句話說(shuō)，地線上的0伏))可以降低負(fù)電壓與0伏之間短路的幾率。以上提及的負(fù)電壓和正電壓是相對(duì)于晶體管的襯底電勢(shì)來(lái)定義的。在一個(gè)實(shí)施例中，其中浮置柵晶體管是通過(guò)“單井”技術(shù)制成的N溝道MOS晶體管， 可以施加約-0.5伏的第一負(fù)電壓，同時(shí)施加約15. 5伏的第二正電壓。利用這些值，得到的 編程電壓可以是16伏。因此，這種示例中，在擦除階段期間，可以將-0.5伏發(fā)送到位線和地線，而在寫(xiě)入 階段期間，可以將-0. 5伏發(fā)送到浮置柵晶體管的控制柵。根據(jù)另一方面，存儲(chǔ)設(shè)備可以包括具有至少一個(gè)電可編程可擦除非易失性存儲(chǔ)點(diǎn) 的存儲(chǔ)板以及用于利用編程電壓對(duì)存儲(chǔ)點(diǎn)進(jìn)行編程的編程裝置或編程模塊，所述存儲(chǔ)點(diǎn)具 有連接到位線和地線的至少一個(gè)浮置柵晶體管。根據(jù)該方面的總體特征，所述編程裝置或模塊可以包括第一裝置或部件或模塊， 被配置為產(chǎn)生絕對(duì)值小于PN 二極管的閾值的第一負(fù)電壓。所述編程裝置或模塊還可以包 括第二裝置或部件或模塊，被配置為產(chǎn)生小于所述編程電壓的第二正電壓。所述第二電壓 與所述第一電壓之差可以等于所述編程電壓。所述編程裝置或模塊還可以包括控制裝置或模塊，被配置為在擦除所述存儲(chǔ)點(diǎn) 時(shí)，將所述第一負(fù)電壓施加于所述位線和所述地線，并將所述第二正電壓施加于所述浮置 柵晶體管的控制柵。所述控制模塊可以在對(duì)所述存儲(chǔ)點(diǎn)進(jìn)行寫(xiě)入時(shí)，將所述第一負(fù)電壓施 加于所述控制柵，并將所述第二電壓施加于所述位線。所述第一裝置或部件或模塊可以包 括負(fù)電荷泵電路。在一個(gè)實(shí)施例中，所述負(fù)電荷泵電路可以具有用于接收控制電壓的輸入端、用于 輸送所述第一負(fù)電壓的輸出端、連接到所述輸入端的第一電容器以及連接在所述第一電容 器與地之間的第一二極管。第二電容器可以連接在所述輸出端與地之間。電荷傳輸二極管 可以連接在兩個(gè)電容器之間，并且第二二極管可以連接在傳輸二極管與地之間。在一個(gè)實(shí)施例中，所述控制裝置或模塊可以包括開(kāi)關(guān)，具有連接到所述第一裝置 或部件或模塊的輸出端的輸入端、第一輸出端、第二輸出端、第三輸出端以及控制電路，所 述控制電路被配置為接收表示編程的編程邏輯信號(hào)以及具有表示擦除操作的第一邏輯值 和表示寫(xiě)入操作的第二邏輯值的寫(xiě)入/擦除邏輯信號(hào)。所述控制電路還被配置為在給出所 述編程邏輯信號(hào)的第一邏輯值和所述寫(xiě)入/擦除信號(hào)的第二邏輯值時(shí)，將所述第一輸出端 連接到所述輸入端，并將所述第三輸出端連接到地。所述控制電路還被配置為在給出所述 編程邏輯信號(hào)的第一邏輯值和所述寫(xiě)入/擦除信號(hào)的第一邏輯值時(shí)，將所述第一輸出端連 接到地，并將第三輸出端連接 到輸入端。所述控制模塊還可以包括接通/關(guān)斷開(kāi)關(guān)，其連接在所述開(kāi)關(guān)的第二輸出端與所 述地線之間。所述接通/關(guān)斷開(kāi)關(guān)可由所述寫(xiě)入/擦除信號(hào)控制，使得它可以在寫(xiě)入/擦除信號(hào)具有其第一邏輯值(即用于擦除的值)時(shí)導(dǎo)通。所述控制模塊還可以包括第一電平 變換器，可由所述寫(xiě)入/擦除邏輯信號(hào)控制，并可以具有連接到所述開(kāi)關(guān)的第一輸出端的 輸入端和連接到所述控制柵的輸出端。第二電平變換器可由所述寫(xiě)入/擦除邏輯信號(hào)的補(bǔ) 碼控制，并可以具有連接到所述開(kāi)關(guān)的第三輸出端的輸入端和連接到所述位線的輸出端。因此，當(dāng)存儲(chǔ)板被擦除時(shí)，電荷泵的輸出端電壓被發(fā)送到存儲(chǔ)板中的地線，并且可 以代替0伏的傳統(tǒng)電勢(shì)。類似地，在寫(xiě)入期間，電荷泵的輸出端電壓可以被發(fā)送到電平變換 器的輸入端，用于浮置柵晶體管的控制柵，并且可以代替?zhèn)鹘y(tǒng)的0伏電勢(shì)。在一個(gè)實(shí)施例中，存儲(chǔ)板可以是具有多個(gè)存儲(chǔ)點(diǎn)的矩陣存儲(chǔ)板，并且編程裝置或 編程模塊可以包括連接在所述第一電平變換器的輸出端與所述存儲(chǔ)點(diǎn)的控制柵之間的第 一鎖存器塊，以及連接在所述第二電平變換器的輸出端與連接到所述存儲(chǔ)點(diǎn)的位線之間的 第二鎖存器塊。所述存儲(chǔ)板可以為EEPROM存儲(chǔ)板或閃存型存儲(chǔ)器，并且可以包括單井NMOS 晶體管。


通過(guò)對(duì)完全非限制性實(shí)施例和附圖的詳細(xì)描述，本發(fā)明的其它優(yōu)點(diǎn)和特征將變得 清晰，附圖中圖1是根據(jù)本發(fā)明的EEPROM存儲(chǔ)點(diǎn)的示例性實(shí)施例的示意圖；圖2是利用“單井”技術(shù)形成的存儲(chǔ)點(diǎn)的示意圖；圖3是根據(jù)本發(fā)明的存儲(chǔ)設(shè)備的實(shí)施例的示意圖；圖4是圖3的存儲(chǔ)設(shè)備的開(kāi)關(guān)單元的示意圖；圖5是圖4的開(kāi)關(guān)單元在寫(xiě)入階段的示意圖；圖6是圖4的開(kāi)關(guān)單元在擦除階段的示意圖；圖7是圖3的存儲(chǔ)設(shè)備的電平變換器的示意圖；圖8是圖7的電平變換器在擦除階段的示意圖；圖9是圖7的電平變換器在寫(xiě)入階段的示意圖；圖10是圖3的存儲(chǔ)設(shè)備的另一電平變換器的示意圖；圖11是圖10的電平變換器在擦除階段的示意圖；圖12是圖10的電平變換器在寫(xiě)入階段的示意圖；以及圖13是圖3的存儲(chǔ)設(shè)備的負(fù)電荷泵電路的示意圖。
具體實(shí)施例方式圖1中示出存儲(chǔ)點(diǎn)的架構(gòu)的示例。在該圖中，存儲(chǔ)點(diǎn)PTM具有存儲(chǔ)單元CEL，該存 儲(chǔ)單元CEL包括具有控制柵CG和浮置柵GF的晶體管TGF。單元CEL通過(guò)位線選擇晶體管 TSBL連接到位線BL。該單元還包括連接在柵控制線CGT與浮置柵晶體管TGF的控制柵CG之間的控制 柵選擇晶體管TSCG。晶體管TSCG和TSBL的柵極連接到以傳統(tǒng)方式垂直于位線BL延伸的 字線WL。晶體管TGF的源極連接到地線BGND。 因此，圖1的架構(gòu)為每個(gè)比特提供一個(gè)單元存儲(chǔ)器?？梢詫?duì)該存儲(chǔ)點(diǎn)進(jìn)行編程，即 寫(xiě)入或擦除，或者讀取該存儲(chǔ)點(diǎn)。
通常，在EEPROM中存儲(chǔ)形成字節(jié)的χ比特(通常為8比特)的字。因此，通常一 個(gè)字節(jié)的存儲(chǔ)區(qū)域具有八個(gè)存儲(chǔ)點(diǎn)和一個(gè)柵控制選擇晶體管TSCG(因?yàn)榘藗€(gè)存儲(chǔ)點(diǎn)的八 個(gè)存儲(chǔ)單元的控制柵通常都連在一起，并且根據(jù)CGT線選擇)以及地線BGND。在某些情況 下，該地線BGND可以連接到負(fù)電壓，這將在下面具體描述。字節(jié)的編程包括字的全局擦除周期以及隨后的選擇性寫(xiě)入周期。存儲(chǔ)點(diǎn)PTM利用 NMOS晶體管形成，在這種情況下，NMOS晶體管傳統(tǒng)上利用“單井”技術(shù)制成，圖2中示意性 地示出其示例。更具體地，如果使用P型襯底SB，則NMOS晶體管TN可以形成在襯底SB上，而PMOS 晶體管TP可以形成在N型井CS中。如果使用N型襯底SB，則會(huì)存在形成NMOS晶體管的單 個(gè)P型井，而PMOS晶體管可以形成在襯底中。該單井架構(gòu)與在井P (其本身由形成在P型 襯底中的N型井隔離)中形成NMOS晶體管的三井架構(gòu)不同。圖3示出根據(jù)實(shí)施例的存儲(chǔ)設(shè)備DM的架構(gòu)的示例的示意圖。在這種情況下，存儲(chǔ) 設(shè)備DM具有EEPROM型存儲(chǔ)板PM。該存儲(chǔ)板是傳統(tǒng)的矩陣存儲(chǔ)板，在該示例中，該存儲(chǔ)板具 有圖1所示類型的存儲(chǔ)點(diǎn)PTM的行和列。這種存儲(chǔ)設(shè)備的已知的傳統(tǒng)元件可以顯著地包括 行譯碼器RDEC以及連接到控制線CGT和位線BL的作為“鎖存器”為本領(lǐng)域技術(shù)人員所知 的存儲(chǔ)器。與控制柵選擇晶體管相關(guān)聯(lián)的鎖存器由MVCG表示，而與位線相關(guān)聯(lián)的鎖存器由 MVBL表示。這些鎖存器接收由分別與浮置柵晶體管的控制柵和位線相關(guān)聯(lián)的電平變換器 TRNCG和TRNBL的相應(yīng)輸出端子BS輸送的電壓CGV和BLV。還提供了傳統(tǒng)的列譯碼裝置或 列譯碼器(為了簡(jiǎn)化而在圖中被省略)，并將其連接到存儲(chǔ)板PM。除了這些元件之外，存儲(chǔ)設(shè)備DM還包括正電荷泵電路PCHP，正電荷泵電路PCHP可 具有已知的傳統(tǒng)結(jié)構(gòu)，其將相對(duì)較高的電壓HV輸送到斜坡發(fā)生器GENR，斜坡發(fā)生器GENR也 可以具有已知的傳統(tǒng)結(jié)構(gòu)。該斜坡發(fā)生器輸送相對(duì)較高的正電壓V2，通常約15. 5伏。該電壓V2被輸送到電 平變換器TRNCG、TRNBL、行譯碼器RDEC和鎖存器MVCG和MVBL。除了這些元件之外，存儲(chǔ)設(shè)備還具有負(fù)電荷泵電路PCHN，負(fù)電荷泵電路PCHN在編 程模式被控制信號(hào)PROGRAM激活時(shí)，輸送相對(duì)較低的負(fù)電壓V-，例如約-500毫伏。負(fù)電荷 泵電路PCHN的輸出端OUT連接到開(kāi)關(guān)COM的輸入端E1，開(kāi)關(guān)COM具有三個(gè)輸出端S1、S2和 S3,分別輸送電壓V-CG、V-MS和V-BL。開(kāi)關(guān)COM還具有兩個(gè)控制輸入端ECl和EC2，分別接收邏輯信號(hào)PROGRAM和由E/ W表示的寫(xiě)入/擦除邏輯信號(hào)。該邏輯信號(hào)E/W還被輸送到電平變換器TRNCG的控制輸入 端EC，并且在被反相器INVl反相之后被輸送到電平變換器TRNBL的控制輸入端EC。 開(kāi)關(guān)的第一輸出端Sl連接到電平變換器TRNCG的輸入端子BE，而開(kāi)關(guān)的第三輸出 端S3連接到電平變換器TRNBL的輸入端子BE。開(kāi)關(guān)的第二輸出端S2通過(guò)晶體管TNlO連 接到存儲(chǔ)板PM的存儲(chǔ)點(diǎn)PTM的內(nèi)部地線BGND，其中晶體管TNlO的柵極由在反相器INV2中 反相的邏輯信號(hào)W控制。邏輯信號(hào)W在“寫(xiě)入”模式下為“1”，并且在“擦除”模式下為“0”。 信號(hào)PROGRAM還通過(guò)反相器INV20控制連接在內(nèi)部地線BGND與地之間的晶體管TNl 1。最后，由PROGRAM信號(hào)控制的開(kāi)關(guān)INT可以在編程模式下將鎖存器MVCG連接到電 平變換器TRNCG的輸出端BS，或者在讀取模式下將鎖存器MVCG連接到例如輸送1伏電壓的基準(zhǔn)電壓源Ref的輸出端。
圖4示出開(kāi)關(guān)單元COM的非限制性實(shí)施例。更具體地說(shuō)，NMOS晶體管TN4的源極 形成開(kāi)關(guān)COM的輸入端E1，并且該晶體管TN4的漏極形成第一輸入端Sl。晶體管TN4的漏 極連接到另一 NMOS晶體管TN5的漏極，另一晶體管TN5的源極連接到地。晶體管TN4的柵極連接到由PLl表示的邏輯門(mén)ET的輸出端，并且晶體管TN5的柵 極通過(guò)反相器INV5也連接到邏輯門(mén)PLl的輸出端。另一 NMOS晶體管TN6的漏極形成開(kāi)關(guān) COM的第二輸出端S2，而其源極連接到輸入端El。晶體管TN6的源極連接到NMOS晶體管TN7的源極，NMOS晶體管TN7的漏極形成 第三輸出端S3。晶體管TN7的漏極連接到NMOS晶體管TN8的漏極，NMOS晶體管TN8的源 極連接到地。晶體管TN6的柵極通過(guò)反相器INVO連接到邏輯門(mén)PLl的輸出端，而晶體管TN7的 柵極連接到由PL2表示的另一邏輯門(mén)ET的輸出端。晶體管TN8的柵極通過(guò)反相器INV6也 連接到邏輯門(mén)PL2的輸出端。邏輯門(mén)PLl和PL2的兩個(gè)第一輸入端彼此相連，形成開(kāi)關(guān)COM的接收邏輯信號(hào) PROGRAM的第一控制輸入端EC1。邏輯門(mén)PL2的另一輸入端形成開(kāi)關(guān)COM的接收邏輯信號(hào) Ε/ff的第二控制輸入端EC2。邏輯門(mén)PLl的另一輸入端通過(guò)反相器INV4也連接到控制輸入 端 EC2。在寫(xiě)入階段，如圖5所示，邏輯信號(hào)E/W例如等于0，并且邏輯信號(hào)PROGRAM等于 1。因此邏輯門(mén)PLl的輸出等于1，這使得晶體管TN4導(dǎo)通，因而在第一輸出端Sl處供應(yīng)與 負(fù)電荷泵電路所輸送的電壓V-相等的電壓V-CG。晶體管TN6截止，使電壓V-MS浮置。相 反，邏輯門(mén)PL2的輸出等于0，這使晶體管TN7截止，并使晶體管TN8導(dǎo)通，因而在輸出端S3 處產(chǎn)生零電壓V-BL(輸出端S3連接到地)。另一方面，在擦除階段(寫(xiě)入零)，如圖6所示，邏輯信號(hào)E/W等于1，并且邏輯信 號(hào)PROGRAM仍然等于1。這時(shí)，晶體管TN4截止，晶體管TN5導(dǎo)通，從而將輸出端Sl連接到 地，并供應(yīng)零電壓V-CG。晶體管TN6導(dǎo)通，因此可以向輸出端S2輸送等于V-的電壓V_MS。由于在擦除階 段邏輯信號(hào)W(圖3)等于0，因此晶體管TNlO導(dǎo)通，并且存儲(chǔ)板的內(nèi)部地線BGND接收電壓 V-。晶體管TN7導(dǎo)通，使得由負(fù)電荷泵電路輸送的電壓V-能夠發(fā)送到輸出端S3。在該 配置中，晶體管TN8截止。圖7示出電平變換器TRNCG的實(shí)施例。該結(jié)構(gòu)可以是傳統(tǒng)結(jié)構(gòu)，且是非限制性的。 電平變換器TRNCG具有兩個(gè)交叉連接的PMOS晶體管TPl和TP2。更具體地說(shuō)，兩個(gè)PMOS晶 體管TPl和TP2的源極連接到正電源V2，這兩個(gè)晶體管之一的柵極連接到另一晶體管的漏 極，反之亦然。晶體管TP2的漏極形成電平變換器TRNCG的輸出端子BS。NMOS晶體管Tm連接在PMOS晶體管TPl與電平變換器的輸入端子之間。類似地， 晶體管TN2連接在輸出端子BS與輸入端子BE之間。兩個(gè)晶體管Tm和TN2的柵極經(jīng)由反 相器INV3互連。反相器INV3的輸入端形成電平變換器的控制輸入端EC，并且被配置為接 收邏輯信號(hào)E/W。在擦除模式或階段，也就是說(shuō)當(dāng)邏輯信號(hào)E/W等于1 (圖8)時(shí)，晶體管Tm導(dǎo)通。由于電壓V-CG為零，因此晶體 管TP2導(dǎo)通，使等于電壓V2的電壓CGV能夠輸送到輸出端子 BSo晶體管Tm和TN2也截止。在寫(xiě)入階段(圖9)，信號(hào)E/W為零，并且在電平變換器的輸入端子BE處可獲得的 電壓V-CG等于電壓V-。晶體管TN2導(dǎo)通，晶體管TPl同樣導(dǎo)通。如此一來(lái)，晶體管TP2截 止，并且等于電壓V-的電壓CGV被輸送。電平變換器TRNBL的結(jié)構(gòu)如圖10所示。這里，其結(jié)構(gòu)與電平變換器TRNCG的結(jié)構(gòu) 類似。唯一的區(qū)別是由于反相器INVl的存在，該電平變換器TRNBL的控制與電平變換器 TRNCG的控制是反相的。因此，如圖11所示，在擦除階段，輸送到電平變換器TRNBL的輸出端子BS的電壓 BLV等于電壓V-。相反，在寫(xiě)入階段(圖12)，輸送到輸出端子BS的電壓等于電壓V2。因此，在擦除階段期間，負(fù)電壓V-(例如500毫伏)被發(fā)送到位線，而在寫(xiě)入階段 期間，該負(fù)電壓被發(fā)送到存儲(chǔ)點(diǎn)的浮置柵晶體管的控制柵。在擦除階段期間，由電荷泵輸送 的負(fù)電壓也被發(fā)送到存儲(chǔ)板內(nèi)部的地線，從而替代傳統(tǒng)的OV電勢(shì)。因此，可以通過(guò)被擦除 的相關(guān)聯(lián)的存儲(chǔ)點(diǎn)來(lái)避免位線與地線之間短路。可以看出，在存儲(chǔ)板中、鎖存器中以及行和 列譯碼器等中，沒(méi)有其它改變。實(shí)際上被寫(xiě)入、擦除或讀取的存儲(chǔ)點(diǎn)傳統(tǒng)上通過(guò)行和列譯碼器來(lái)選擇。在讀取模 式(PROGRAM = 0)下，開(kāi)關(guān)INT被切換到基準(zhǔn)電壓源Ref，由于晶體管TNll (圖3)導(dǎo)通，因 此存儲(chǔ)板的內(nèi)部地線BGND以EEPROM中的傳統(tǒng)方式連接到地(0伏)。負(fù)電荷泵電路(圖13)包括用于接收控制電壓SIN的輸入端In，在這種情況下， 輸入端SIN是具有幾百kHz到幾十MHz頻率范圍的0-5伏的方波電壓。電荷泵由邏輯信號(hào) PROGRAM的值“ 1，，激活。該電荷泵包括連接到輸入端的第一電容器Cl、連接在第一電容器 與地之間的第一二極管MN2、連接在輸出端OUT與地之間的第二電容器C2、連接在兩個(gè)電容 器之間的電荷傳輸二極管MN4和連接在傳輸二極管與地之間的第二二極管MN3。晶體管麗1可以將第一電容器的端子處的電壓限制為約0. 9伏，因?yàn)殡娙萜鰿l的 端子處的電壓更高幾乎不會(huì)提供好處。連接在第一電容器Cl與二極管MN2之間的電阻器 Rl可以在第一電容器Cl的充電期間限制晶體管麗1中的電流，并且在電容器Cl放電到電 容器C2期間限制二極管麗3中的電流。二極管麗3可防止晶體管麗2、麗3和MN4的源極和漏極上的電壓下降到_0. 6伏， 而下降到-0.6伏可能會(huì)致使二極管直接連接到襯底，從而會(huì)產(chǎn)生故障風(fēng)險(xiǎn)。二極管MN2由 本征晶體管(即溝道中沒(méi)有摻雜的晶體管)形成，其具有約100到300毫伏的閾值。盡管已經(jīng)針對(duì)每比特有一個(gè)單元的存儲(chǔ)點(diǎn)描述了本發(fā)明，但是也可用于每邏輯比 特具有兩個(gè)單元的存儲(chǔ)點(diǎn)，這種每邏輯比特具有兩個(gè)單元的存儲(chǔ)點(diǎn)具有連接到兩條相應(yīng)位 線的兩個(gè)浮置柵晶體管，或者適用于一種具有分別通過(guò)兩個(gè)位線選擇晶體管連接到兩條位 線的兩個(gè)存儲(chǔ)單元的存儲(chǔ)點(diǎn)。存儲(chǔ)點(diǎn)的每個(gè)存儲(chǔ)單元的位線選擇晶體管與浮置柵晶體管之 間的公共端子可以連接到該存儲(chǔ)點(diǎn)的另一存儲(chǔ)單元的浮置柵晶體管的控制柵，如法國(guó)專利 申請(qǐng)No. 0957623 (已轉(zhuǎn)讓給本申請(qǐng)的受讓人)中所述。
權(quán)利要求
1.一種對(duì)電可編程可擦除非易失性存儲(chǔ)點(diǎn)進(jìn)行編程的方法，所述存儲(chǔ)點(diǎn)具有連接到位 線和地線(BGND)的至少一個(gè)浮置柵晶體管，并且能夠利用編程電壓(Vpp)被編程，其特征 在于，在所述存儲(chǔ)點(diǎn)的擦除階段，第一負(fù)電壓(V-)施加于位線(BL)和地線(BGND)，該第一 電壓(V-)的絕對(duì)值小于PN 二極管的閾值，同時(shí)小于所述編程電壓的第二正電壓(V2)施加 于浮置柵晶體管(TGF)的控制柵(CG)，所述第二電壓(V2)與所述第一電壓(V-)之差等于 所述編程電壓，并且在所述存儲(chǔ)點(diǎn)(PTM)的寫(xiě)入階段，所述第一負(fù)電壓(V-)施加于浮置柵 晶體管(TGF)的控制柵，并且所述第二電壓(V2)施加于位線。
2.根據(jù)權(quán)利要求1所述的方法，其中浮置柵晶體管(TGF)是通過(guò)單井技術(shù)制成的N溝 道MOS晶體管，并且在施加約15. 5伏的第二正電壓(V2)時(shí)，施加約-0.5伏的第一負(fù)電壓 (V-)。
3.一種存儲(chǔ)設(shè)備，包括具有至少一個(gè)電可編程可擦除非易失性存儲(chǔ)點(diǎn)(PTM)的存儲(chǔ)板 (PM)和被配置為利用編程電壓(Vpp)對(duì)所述存儲(chǔ)點(diǎn)進(jìn)行編程的存儲(chǔ)點(diǎn)編程裝置，所述存儲(chǔ) 點(diǎn)具有連接到位線(BL)和地線(BGND)的至少一個(gè)浮置柵晶體管(TGF)，其特征在于，所述 編程裝置包括第一裝置(PCHN)、第二裝置(PCHP，GENR)和控制裝置(COM、TRNCG、TRNBL、 TWO、TN11)，所述第一裝置(PCHN)被配置為產(chǎn)生絕對(duì)值小于PN 二極管的閾值的第一負(fù)電 壓(V-)，所述第二裝置(PCHP，GENR)被配置為產(chǎn)生小于所述編程電壓(Vpp)的第二正電壓 (V2)，所述第二電壓與所述第一電壓之差等于所述編程電壓，所述控制裝置(COM、TRNCG、 TRNBL、TN10、 il)被配置為在所述存儲(chǔ)點(diǎn)的擦除階段期間，將所述第一負(fù)電壓施加于位線 (BL)和地線(BGND)，并將所述第二正電壓(V2)施加于浮置柵晶體管(TGF)的控制柵(CG)， 并且在所述存儲(chǔ)點(diǎn)的寫(xiě)入階段期間，將所述第一負(fù)電壓(V-)施加于浮置柵晶體管的控制 柵(CG)，并將所述第二正電壓(V2)施加于位線。
4.根據(jù)權(quán)利要求3所述的設(shè)備，其中浮置柵晶體管(TGF)是通過(guò)單井技術(shù)在半導(dǎo)體襯 底中制成的N溝道MOS晶體管，所述第一負(fù)電壓約為-0. 5伏，而所述第二正電壓約為15. 5 伏。
5.根據(jù)權(quán)利要求3或4所述的設(shè)備，其中所述第一裝置(PCHN)包括負(fù)電荷泵電路。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述負(fù)電荷泵電路具有用于接收控制電壓的輸入 端、用于輸送所述第一負(fù)電壓的輸出端、連接到所述輸入端的第一電容器、連接在所述第一 電容器與地之間的第一二極管、連接在所述輸出端與地之間的第二電容器、連接在這兩個(gè) 電容器之間的電荷傳輸二極管以及連接在所述傳輸二極管與地之間的第二二極管。
7.根據(jù)權(quán)利要求3至6中任一項(xiàng)所述的設(shè)備，其中所述控制裝置包括開(kāi)關(guān)(COM)，具有第一輸出端(Si)、第二輸出端(S2)、第三輸出端(S3)、控制電路和連 接到所述第一裝置(PCHN)的輸出端的輸入端(El)，所述控制電路被配置為接收具有表示 編程操作的第一邏輯值(PROGRAM = 1)的編程邏輯信號(hào)(PROGRAM)以及具有表示擦除的第 一邏輯值(E/W = 1)和表示寫(xiě)入操作的第二邏輯值(E/W = 0)的寫(xiě)入/擦除邏輯信號(hào)(E/ W)，并且在給出所述編程邏輯信號(hào)的第一邏輯值(PROGRAM = 1)和所述寫(xiě)入/擦除信號(hào)的 第二邏輯值(E/W = 0)時(shí)，將所述第一輸出端(Si)連接到所述輸入端(El)，并將所述第三 輸出端(S； )連接到地，并且在給出所述編程邏輯信號(hào)的第一邏輯值(PROGRAM = 1)和所述 寫(xiě)入/擦除信號(hào)的第一邏輯值(E/W= 1)時(shí)，將所述第一輸出端(Si)連接到地，并將所述 第二輸出端(S》和所述第三輸出端(S； )連接到所述輸入端(El)，和接通/關(guān)斷開(kāi)關(guān)(TNlO)，連接在所述開(kāi)關(guān)的第二輸出端(S2)與所述地線(BGND)之 間，并且通過(guò)所述寫(xiě)入/擦除信號(hào)(E/W= 1)可控制，第一電平變換器(TRNCG)，通過(guò)所述寫(xiě)入/擦除邏輯信號(hào)(E/W)可控制，并具有連接 到所述開(kāi)關(guān)(COM)的第一輸出端(Si)的輸入端(BE)和連接到所述控制柵(CG)的輸出端 (BS)，第二電平變換器(TRNBL)，通過(guò)所述寫(xiě)入/擦除邏輯信號(hào)(E/W)的補(bǔ)碼可控制，并且 具有連接到所述開(kāi)關(guān)的第三輸出端(S； )的輸入端(BE)和連接到所述位線(BL)的輸出端 (BS)。
8.根據(jù)權(quán)利要求3至7中任一項(xiàng)所述的設(shè)備，其中所述存儲(chǔ)板(PM)是具有多個(gè)存儲(chǔ)點(diǎn) 的矩陣存儲(chǔ)板，并且所述編程裝置包括連接在所述第一電平變換器的輸出端與所述存儲(chǔ)點(diǎn) 的控制柵之間的第一鎖存器(MVCG)塊，以及連接在所述第二電平變換器的輸出端與連接 到所述存儲(chǔ)點(diǎn)的位線之間的第二鎖存器(MVBL)塊。
9.根據(jù)權(quán)利要求3至8中任一項(xiàng)所述的設(shè)備，其中所述存儲(chǔ)板為EEPROM或閃存型。
10.根據(jù)權(quán)利要求3至9中任一項(xiàng)所述的設(shè)備，其中所述設(shè)備的所有晶體管都為利用單 井技術(shù)制成的NMOS晶體管。
全文摘要
本發(fā)明提供一種電可編程可擦除非易失存儲(chǔ)點(diǎn)的編程方法及相應(yīng)存儲(chǔ)設(shè)備。電可編程可擦除非易失性存儲(chǔ)點(diǎn)可以具有連接到位線和地線的至少一個(gè)浮置柵晶體管，并且能夠利用編程電壓被編程。在所述存儲(chǔ)點(diǎn)的擦除階段，第一負(fù)電壓可以施加于位線和地線。所述第一電壓的絕對(duì)值可以小于PN二極管的閾值。小于所述編程電壓的第二正電壓可以施加于浮置柵晶體管的控制柵。所述第二電壓與所述第一電壓之差可以等于所述編程電壓，并且在寫(xiě)入階段，所述第一負(fù)電壓可以施加于浮置柵晶體管的控制柵，并且所述第二電壓可以施加于位線。
文檔編號(hào)G11C16/02GK102097126SQ20101059904
公開(kāi)日2011年6月15日 申請(qǐng)日期2010年12月10日 優(yōu)先權(quán)日2009年12月11日
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