專利名稱：具有負電壓寫入輔助電路的存儲器及其方法
技術領域：
本公開內容一般地涉及存儲器，并且更具體地，涉及具有負電壓寫入輔助電路的存儲器及其方法。
背景技術：
靜態(tài)隨機存取存儲器(SRAM) —般地使用于要求高速度的應用(例如數據處理系統(tǒng)內的存儲器)中。每個SRAM單元存儲一位數據并且被實現為一對交叉耦接的反相器。 SRAM單元只有在兩種可能的電壓電平中的一種下是穩(wěn)定的。單元的邏輯狀態(tài)由兩個反相器輸出中的無論哪一個為邏輯高電位來確定，并且能夠通過給合適的單元輸入施加足夠大及足夠久的電壓來進行狀態(tài)改變。SRAM單元的穩(wěn)定性是重要的問題。SRAM單元相對于可能引起單元非有意地改變邏輯狀態(tài)的瞬變、工藝變異、軟錯誤及電源波動必須是穩(wěn)定的。此外，SRAM單元在讀操作期間必須在不損害寫入單元的速度或能力的情況下提供良好的穩(wěn)定性。但是，良好的讀穩(wěn)定性能夠使寫入存儲單元變得困難。此外，工藝變異能夠導致陣列的某些單元比其它單元更加難以寫入。一種獲得良好的寫性能和良好的讀穩(wěn)定性這兩者的方式是降低存儲器陣列用于寫操作的電源電壓并且提高存儲器陣列用于讀操作的電源電壓。另外，寫性能還能夠通過在寫操作期間將邏輯低電位的位線電壓降低到低電位之下來提高。典型地，電容器自舉電路被用來使位線電壓增壓至負電壓。但是，自舉電路需要使用具有相對大的晶體管的寫驅動電路。此外，在位線和自舉電路之間的電容比難以為不同的電壓而修整。因此，所需要的是解決以上問題的存儲器以及操作該存儲器的方法。


本發(fā)明以實例的方式示出并且不受附圖所限制，在附圖中相同的參考符號指示相似的元件。附圖中的元件出于簡單和清晰起見來示出而不一定按比例畫出。圖1以框圖的形式示出了根據一種實施例的集成電路存儲器；圖2示出了圖1的存儲器在寫操作期間的各種信號的時序圖。
具體實施例方式一般地，本發(fā)明提供了具有使位線電壓在寫操作期間增壓至地電平之下的電路的集成電路存儲器。在一種實施例中，該電路包括電荷泵、復用電路和電容器。電荷泵生成負電壓并且在電容器上持續(xù)充電或保持預定的電壓電平。在寫操作期間，復用器接收非重疊的控制信號以促使位線被首先拉至地電位，或者某一其它預定的電壓電平，然后到負電壓， 例如，200毫伏(mV)。電容器被耦接以存儲負電荷以幫助使位線電壓增壓至地電位之下。在一種實施例中，存儲器是靜態(tài)隨機存取存儲器(SRAM)。此外，在一種實施例中，存儲器陣列首先針對在預定的電源電壓下相對更加難以寫入的存儲單元而被測試。那些單元的位置被存儲，并且只有那些單元在寫操作期間接收負的位線增壓。另外，電荷泵能夠為每個子陣列而實現并且能夠單獨地修整使得負增壓的電壓以子陣列為基礎來調整。一方面，本發(fā)明提供了一種將數據寫入存儲器中的方法，其中存儲器包括具有位線對的列的子陣列，方法包括選擇用于寫入的第一列；通過將邏輯高電位施加于第一列的第一位線并且將低于邏輯高電位的第一電位施加于第一列的第二位線來啟動寫入；提供低于第一電位的第二電位；以及去除第一電位并且將第二電位施加于第二位線。啟動寫入的步驟的特征還可以在于子陣列由不小于在邏輯高電位與第一電位之間的差異的電壓差所供電。啟動寫入的步驟的特征還可以在于第一電位是地電位。方法還可以包括使第一和第二位線返回至公共電壓的步驟。方法還可以包括在去除步驟之前啟用與第一列相交的字線；以及在返回步驟之前禁用該字線。方法還可以包括選擇用于寫入的第二列；將邏輯高電位施加于第二列的第一位線并且將第一電位施加于第二列的第二位線；以及在不使第二位線降低至第一電位之下的情況下使第二列的第一和第二位線返回至公共電壓。方法還可以包括針對用于寫入的弱位對第一和第二列進行測試；識別在第一列中用于寫入的弱位；以及找出在第二列中用于寫入的非弱位。下列步驟可以同時發(fā)生通過將邏輯高電位施加于第一列的第一位線并且將第一電位施加于第一列的第二位線來啟動寫入；和將邏輯高電位施加于第二列的第一位線且將第一電位施加于第二列的第二位線。通過將邏輯高電位施加于第一列的第一位線且將第一電位施加于第一列的第二位線來啟動寫入的步驟可以在將邏輯高電位施加于第二列的第一位線且將第一電位施加于第二列的第二位線的步驟之前發(fā)生。去除第一電位并且將第二電位施加于第二位線的步驟的特征還可以在于第二電位在其施加于第二位線期間變化至少10毫伏。另一方面，本發(fā)明提供了一種存儲器，包括含有列的子陣列，其中每個列都具有一對位線；用于將邏輯高電位保持于第一選擇位線對的第一選擇位線以及通過將負電源節(jié)點耦接于第二選擇位線來將邏輯低電位提供于第一選擇位線對的第二選擇位線的第一寫驅動器；用于提供處于負電壓的輸出的電荷泵；具有與電荷泵的輸出耦接的第一輸入、與低電源端子耦接的用于接收大于負電壓的低電壓的第二輸入、以及與負電源節(jié)點耦接的輸出的第一復用器。低電壓可以是地電位，并且電容器可以耦接于預定電位(例如地電位)的節(jié)點與電荷泵的輸出之間。作為選擇，電容器可以耦接于電荷泵的輸出與電位不同于地電位的節(jié)點之間。第一寫驅動器可以根據由第一寫驅動器所接收的數據輸入信號的邏輯狀態(tài)來將邏輯高電位提供于第一選擇位線?？刂破骺梢耘c第一復用器耦接，指揮(direct)第一復用器在寫入周期的起始部分期間將低電源端子耦接至第一寫驅動器以及指揮第一復用器在寫入周期的起始部分之后將電荷泵的輸出耦接至第一寫驅動器。在另一種實施例中， 控制器可以與第一復用器耦接，指揮第一復用器在寫入周期的起始部分期間將低電源端子耦接至負電源節(jié)點以及確定第一復用器在寫入周期的起始部分之后是否應當將電荷泵的輸出耦接至負電源節(jié)點或者第一復用器在整個寫入周期期間是否應當繼續(xù)將低電源端子耦接至負電源節(jié)點?？刂破鞯奶卣鬟€可以在于接收測試信息，所述測試信息指示子陣列中的哪一列將要以其與電荷泵的輸出耦接的位線之一來寫入。存儲器還可以包括用于將邏輯高電位保持于第二選擇位線對的第一選擇位線以及通過將第二負電源節(jié)點耦接至第二選擇位線對的第二選擇位線來將邏輯低電位提供于第二選擇位線對的第二選擇位線的第二寫驅動器；以及具有與電荷泵的輸出耦接的第一輸入、與低電源端子耦接的用于接收大于負電壓的低電壓的第二輸入、以及與第二負電源節(jié)點耦接的輸出的第二復用器。還有另一方面，本發(fā)明提供了一種方法，包括提供具有含有多個列的子陣列的存儲器，其中該多個列中的每一列具有一對位線；通過啟用與位單元耦接的字線并且將邏輯高電位施加于第一選擇列的第一位線以及將邏輯低電位施加于第一選擇列的第二位線來將數據寫入該多個列中的第一選擇列中的位單元，其中施加邏輯低電位的步驟包括在第一寫入周期的起始部分將電壓低于邏輯高電位的第一電位施加于第二位線；提供負電壓； 以及在第一寫入周期的隨后部分期間將負電壓施加于第二位線。方法還可以包括通過啟用與位單元耦接的字線并且將邏輯高電位施加于第二選擇列的第一位線以及將邏輯低電位施加于第二選擇列的第二位線來將數據寫入該多個列中的第二選擇列中的位單元，其中將邏輯低電位施加于第二選擇列的第二位線的步驟包括從第二寫入周期的開始到第二寫入周期的結束期間將第一電位施加于第二選擇列的第二位線；以及在將第一電位施加于第二選擇列的第二位線的步驟之后將公共電壓施加于第二選擇列的第一和第二位線。提供存儲器的步驟的特征還可以在于第一選擇列具有對寫入來說弱的位單元。使用電荷泵來生成相對恒定的負寫入輔助電壓來代替自舉電路消除了對很大的寫驅動器晶體管的需求。此外，電荷泵的輸出電壓比由自舉電路所提供的電壓更容易修整， 因為電荷泵輸出電平并不如此依賴于電容比。在此所描述的半導體襯底能夠是任意半導體材料或材料的組合，例如砷化鎵、硅鍺、絕緣體上硅(SOI)、硅、單晶硅等，以及以上材料的結合。這里在涉及將信號、狀態(tài)位或類似裝置譯成其邏輯真或邏輯假的狀態(tài)時分別使用詞語“確證(assert)”或“設置(set)”及“取否(negate) ”(或“取消確證(deassert) ”或 “清除(clear)”)。如果邏輯真狀態(tài)是邏輯電平1，則邏輯假狀態(tài)是邏輯電平0。以及如果邏輯真狀態(tài)是邏輯電平0，則邏輯假狀態(tài)是邏輯狀態(tài)1。在此所描述的每個信號可以被設計為正邏輯或負邏輯，其中負邏輯能夠由在信號名之上的橫線或者在信號名之后的字母“B”來指示。在負邏輯信號的情形中，信號是低電平有效的，其中邏輯真狀態(tài)對應于邏輯電平0。在正邏輯信號的情形中，信號是高電平有效的，其中邏輯真狀態(tài)對應于邏輯電平1。注意，在此所描述的任何信號都能夠被設計為負邏輯信號或正邏輯信號。因此，在可替代的實施例中，描述為正邏輯狀態(tài)的那些信號可以實現為負邏輯信號，以及描述為負邏輯信號的那些信號可以實現為正邏輯信號。圖1以框圖的形式示出了根據一種實施例的集成電路存儲器10。在一種優(yōu)選的實施例中，存儲器10是包括處理器、微控制器等的數據處理系統(tǒng)中的嵌入式SRAM。在另一種實施例中，存儲器10可以是不同類型的存儲器或者“獨立的”存儲器。集成電路存儲器10 包括存儲器陣列12、包含寫驅動器16、18和20的多個寫驅動器、包含復用電路22J4和沈的多個復用電路、電荷泵觀及控制電路30。存儲器陣列12包括多個存儲單元，例如以M+1 行和N+1列的方式組織的存儲單元14，其中M和N能夠是任何整數。存儲單元列包括位線對以及與該位線對連接的全部存儲單元。例如，位線對BL0/BLB0以及與位線對BL0/BLB0耦接的存儲單元(例如存儲單元14)構成一列。此外，位線對BL1/BLB1和BLN/BLBN與它們相應的存儲單元一起各自構成一列。類似地，存儲單元的行包括字線以及與該字線連接的全部存儲單元。例如，字線Wi)以及與其耦接的存儲單元構成一行。此外，字線WLl和WLM 以及與它們耦接的存儲單元各自構成一行。存儲單元14位于具有位線對BL0/BLB0的列與具有字線Wi)的行的相交處。寫驅動器16包括N溝道晶體管32和34以及NOR邏輯門36 和38。其它的寫驅動器，例如寫驅動器18和20是與寫驅動器16相同的。復用器電路22 包括N溝道晶體管40和42。其它的復用器電路，例如復用器電路M和26是與復用器電路 22相同的。陣列12的存儲單元的每個都是6晶體管SRAM單元。存儲器陣列12可以是一個多個存儲器陣列的存儲陣列。陣列12的存儲單元的每個都接收大約等于BDD或0. 9伏的電源電壓。在其它的實施例中，SRAM單元可以具有不同數量的晶體管以及接收不同的電源電壓。作為選擇，存儲單元可以是8晶體管寄存器堆單元而不是6晶體管SRAM單元。在寫驅動器16中，N溝道晶體管32具有與位線BLBO耦接的第一電流電極(漏極 /源極)、控制電極(柵極)、以及第二電流電極(漏極/源極)。N溝道晶體管34具有與位線BLO耦接的第一電流電極、控制電極、以及與晶體管32的第二電流電極耦接的第二電流電極。NOR邏輯門36具有用于接收記為“D10”的輸入數據信號的第一輸入、用于接收寫入列地址WCOLBO的第二輸入、以及與晶體管32的控制電極耦接的輸出。NOR邏輯門38具有用于接收記為“DIB0”的輸入數據信號的第一輸入、用于接收寫入列地址WCOLBO的第二輸入、以及與晶體管34的控制電極耦接的輸出。除了所收到的數據及地址信號不同之外，寫驅動器18和20與寫驅動器16是相同的。在復用器22中，N溝道晶體管40具有與晶體管32和34的第二電流電極耦接的第一電流電極、用于接收記為“SELVSS0”的選擇信號的控制電極、以及耦接為接收記為“VSS” 的電源電壓的第二電流電極。在一種實施例中，VSS與地耦接。在另一種實施例中，VSS可以被耦接以接收不同的電源電壓。N溝道晶體管42具有與晶體管32和34的第二電流電極耦接的第一電流電極、用于接收記為“SELNEG0”的選擇信號的控制電極、以及耦接為接收記為“VNEG”的負電壓的第二電流電極。除了復用器M的控制柵極接收記為“SELVSS1”和 “SELNEG1”的不同的解碼的選擇信號之外，復用器M與復用器22是相同的。此外，除了復用器沈的控制柵極接收記為“SELVSSN”和“SELNEGN”的選擇信號之外，復用器沈與復用器22是相同的?？刂齐娐?0具有用于接收記為“CLK”的時鐘信號的第一輸入、用于接收記為 "COL ADDR”的多個列地址信號的第二輸入、用于接收記為“WE”的寫入使能信號的第三輸入、用于接收記為“TEST INFO”的測試信息的第四輸入、用于提供所解碼的選擇信號的多個輸出，該多個輸出包括用于提供記為“SELVSS0”的選擇信號的第一輸出以及用于提供記為 “SELNEG0”的選擇信號的第二輸出。在寫操作期間，控制電路30指揮(direct)復用器首先將VSS耦接至具有弱單元的所選列，使VSS與所選列取消耦接，以及然后將VNEG耦接至所選列。控制電路30能夠在存儲器陣列12中的多個列當中共用。作為選擇，控制電路30可以針對存儲器陣列12中的每個列一列一列地實現。字線驅動器塊(沒有示出)與存儲器陣列12的全部字線(例如記為mi)、WLl和 WLM的字線)耦接，并且響應于行地址，提供字線電壓以選擇行。列地址選擇用于讀或寫操作的位線對。寫驅動器16、18和20與位線對耦接并且起著耦接位線對以接收例如記為 “DI0”和“DIB0”的輸入數據信號的作用。寫驅動器還接收例如記為“WC0LB0”、“WC0LB1”和 “WC0LBN”的寫入列選擇信號并且選擇將要接收輸入數據的那個位線對。注意，寫入列選擇信號是低電平有效信號。為了清晰和簡明起見，沒有示出列邏輯電路，例如列解碼器、預充電和均衡電路、位線負載、傳感放大器等。
電荷泵觀具有用于接收記為‘ Ν”的使能信號的第一輸入、用于接收記為“TRIM” 的一個或多個修整信號的第二輸入、用于接收信號TEST INFO的第三輸入、用于接收記為 “VDD”的電源電壓的第四輸入、以及用于提供記為“VNEG”的負電壓的輸出。電荷泵觀是用于將所收到的電壓增壓至不同的電壓的常規(guī)的電荷泵。在所示出的實施例中，電荷泵觀接收例如0.9伏的正電源電壓，并且提供例如-200毫伏(mV)的負輸出電壓。在操作期間，電荷泵觀提供相對恒定的負電壓以使電荷保持于電容器44上。在寫操作期間，負電壓被用來將選擇位線的電壓降低到地電位之下以幫助所選擇的存儲單元改變邏輯狀態(tài)。電荷泵能夠是將在其輸出保持負電壓的任意類型的電荷泵，多級或單級的。在所選擇的存儲單元(例如，存儲單元14)的寫操作期間，寫驅動器16將接收要存儲于存儲其陣列12中的預定位置內的輸入數據信號DI0/DIB0。在寫操作的開始時，存儲器陣列的位線對典型地被預充電并且與接近正電源電壓的公共電壓相等。為了開始寫操作，寫使能信號WE被確證為到控制30的邏輯高電位。行和列地址被提供以選擇存儲單元， 例如，存儲單元14?；パa的數據信號DI0/DIB0被提供給位線對BL0/BLB0以開始對單元14 的寫入。列選擇信號WCOLBO促使數據信號DI0/DIB0與所選擇的位線對耦接并且從而與所選擇的存儲單元耦接。在位線對上的互補電壓促使所選擇的存儲單元的存儲節(jié)點的邏輯狀態(tài)改變狀態(tài)，若需要。例如，在邏輯1被寫入位線對BL0/BLB0的情形中，數據信號DIO將是邏輯高電位以及數據信號DIBO將是邏輯低電位。寫驅動器16的邏輯低電位的數據信號 DIBO和邏輯低電位的信號WCOLBO將促使NOR邏輯狀態(tài)38輸出邏輯高電位，從而使得晶體管34導通。晶體管32將是實質上不導通的，允許位線BLBO保持于邏輯高電壓。選擇信號 SELVSS0將促使晶體管40導通，提供到VSS (地線)的通路以及促使位線BLO被拉低至大約 VSS。如果存儲單元14被預先確定而需要負位線電壓用于寫入輔助，那么在信號SELVSS0被確證之后的預定時間，信號SELNEG0將被確證，促使晶體管42變?yōu)閷āＰ盘朣ELVSS0在信號SELNEG0被確證之前將被取消確證或被取否。位線BLO將被拉至負電壓，使得存儲單元14的存儲節(jié)點更容易改變狀態(tài)以存儲新狀態(tài)(若需要)。信號SELVSS0和SELNEG0是非重疊的信號以防止負電壓VNEG在操作期間的任何時候與VSS耦接。在寫操作之后，字線被取消選擇并且位線對的兩個位線都返回至預充電電位。由于對使用于典型的SOC(片上系統(tǒng))上的大量存儲單元的高產出率要求，以及在所處理的晶片上的存儲單元的相對高的統(tǒng)計變化，某些存儲單元將是更弱的并且比其它存儲單元更加難以寫入。如果存儲單元(例如存儲單元14)由于例如工藝變異而更加難以寫入，則單元可能不能成功地寫入。低電源電壓將使該問題更糟。根據所示出的實施例，寫入存儲單元的能力通過使位線上的電壓被增壓至負電壓或者低于地電位來提高。但是，使用電荷泵來生成負電壓消耗了額外的功率。因此，所希望的是只有在需要的時候才使用負位線電壓。而且，如果需要負位線電壓，則優(yōu)選的是只有在位線已經達到接近于地電位之后才使用電荷泵來泄漏電荷。因而一開始就使在帶正電的位線BLO上的大部分電荷泄漏至VSS 電源端子，由此使隨后泄漏至NVEG端子的電荷最小化。因此，要實現最功率高效的寫操作， 重要的是在準確的時間使位線電壓增壓。在一種實施例中，位線電壓被拉到地電位并且然后被增壓至負電壓。在另一種實施例中，位線電壓可以在被增壓至負電壓之前被拉到不同電壓。如果確定需要負寫入輔助電壓，則在正常的操作期間啟用電荷泵觀。作為選擇，電荷泵觀可以總是啟用的。提供使能信號EN以允許電荷泵觀為了例如存儲器測試而禁用。在存儲器10的測試期間，可以使用信號TRIM來調整負輸出VNEG以提供不同的負輸出電壓。測試結果可以存儲于寄存器、非易失性存儲器等之內，并且可以用來確定是否啟用電荷泵觀，負輸出電壓應當為多大，以及哪些單元是弱的并且在寫操作期間需要輔助。存儲器陣列12可以首先在不啟用電荷泵觀的情況下測試。如果存儲器測試不通過，則可以啟用電荷泵觀并且可以用不同的VNEG值來測試存儲器陣列12。如果在存儲器陣列12中沒有找到弱位，那么電荷泵觀可以不用為了操作而啟用。TEST INFO輸入能夠被用來指定電荷泵 28在存儲器陣列12的功能操作期間的操作。圖2示出了圖1的存儲器在寫操作期間的各種信號的時序圖。假定，例如，存儲單元14正被寫入并且選擇位線BL0/BLB0的列地址被提供。在信號DI0/DIB0中的互補數據連同寫入列選擇信號一起被提供給寫驅動器16 (參見圖1)。注意，交叉影線指示在信號DIO/ DIBO中的數據在那個時間段內是無效的。復用器信號SELVSS0為邏輯高電位，促使晶體管 40導通。在所示出的實施例中，晶體管32或34之一根據信號DI0/DIB0中的數據的狀態(tài)而變得導通，將位線之一耦接至VSS或地線。在時間Tl，信號SELVSS0被取否，促使晶體管 40變成實質上不導通的。在時間T2，信號SELNEG0被確證為邏輯高電平，促使晶體管42變得導通。所選擇的邏輯低電位的位線被增壓至負電壓。在所示出的實施例中，VNEG被設置于-200mV。但是，能夠看出，在時間T2之后，由于位線與電容器44之間的電荷共用，VNEG 的電壓被增大，或者接近VSS。在所示出的實施例中，VNEG被增加20mV至-180mV。在另一種實施例中，電壓VNEG可以改變至少10毫伏。VNEG增加多少取決于與VNEG電連接的電容器44對總的位線電容的相對電容。注意，在另一種實施例中，所增壓的位線電壓可以是不同的。位線電壓響應于信號中的數據開始分離并且邏輯低電位的位線在時間T2被首先拉到大約VSS的電位。在時間T2，位線與VNEG耦接，促使位線在時間T2之后被拉至負電壓。 在寫操作快結束時，信號SELNEG0被取否，促使晶體管42實質上不導通。在時間T3，信號 SELVSS0被重新確證，促使晶體管40導通以為下一個寫操作做準備并且位線被預充電。注意，寫操作需要時鐘信號CLK的周期的大約一半。在另一種實施例中，寫操作可能需要不同的時長。此外，在所示出的實施例中，邏輯低電位的數據線被增壓至地電位之下。在其它的實施例中，所增壓的電位電平可以是不同的。因為實現本發(fā)明的裝置大部分包括本領域技術人員所知道的電子零件和電路，所以除了以上所說明的那些被認為是必要的細節(jié)之外將不解釋更多的電路細節(jié)，以便于理解和領會本發(fā)明的基礎概念并且不使混淆本發(fā)明的教導或者從本發(fā)明的教導分散注意力。雖然本發(fā)明已經針對具體的導電類型或電位極性進行了描述，但是本領域技術人員應當意識到，導電類型和電位極性可以是相反的。而且，在描述中和在權利要求中的詞語“前面”、“后面”、“頂部”、“頂部”、“上方”、
“下方”等(若存在)用于描述性的目的而并不一定用于描述不變的相對位置。應當理解， 這樣使用的詞語在適當的情況下是可互換的使得在此所描述的本發(fā)明的實施例，例如，能夠按照與在此所示出的或另外描述的那些取向不同的取向來操作。以上實施例中的一些，若適用，可以使用多種不同的信息處理系統(tǒng)來實現。例如， 雖然圖1及其討論描述了示例性的信息處理體系結構，但是這種示例性的體系結構僅僅被給出以在討論本發(fā)明的各個方面時提供有用的參考。當然，體系結構的描述已經出于討論的目的進行了簡化，并且它僅僅是根據本發(fā)明的可以使用的許多不同類型的適當的體系結構中的一種。本領域技術人員應當意識到，在邏輯塊之間的邊界只是說明性的并且可替代的實施例可以合并邏輯塊或電路元件或者將功能的交替分解強加于各種邏輯塊或電路元件之上。應當理解，在此所描繪的電路只是示例性的，并且實際上許多實現同樣功能的其它電路能夠被實現。在抽象但仍然明確的意義上，實現同樣功能的組成部分的任意布局是有效地“關聯的”使得所希望的功能得以實現。因此，在此結合以實現特定功能的任何兩個組成部分都能夠被看作是彼此“關聯的”使得所希望的功能得以實現，不管是電路還是中間組成部分。類似地，這樣關聯的任意兩個組成部分同樣能夠被看作是彼此“在操作上連接的”或者“在操作上耦接的”以實現所希望的功能。還例如，在一種實施例中，集成電路存儲器10的示出元件是位于單個集成電路上或者位于同樣器件內的電路。作為選擇，集成電路存儲器10可以包括任意數量的彼此互連的單獨集成電路或單獨器件。例如，電荷泵觀可以位于同一集成電路存儲器陣列12上或者位于與存儲器10的其它元件分離的單獨集成電路上。此外，電荷泵觀還可以由多存儲器陣列12所共用。此外，本領域技術人員應當認識到，在以上所描述的操作的功能之間的分界只是說明性的。多重操作的功能可以被結合成單一操作，和/或單一操作的功能可以被分配于附加的操作中。而且，可替代的實施例可以包括特定操作的多個實例，并且操作的順序在不同的其它實施例中可以被改變。雖然本發(fā)明在此參考具體的實施例來描述，但是在不脫離下面的權利要求書所述參數的本發(fā)明的范圍的情況下能夠進行各種修改和改變。因此，說明書和附圖應當被看作是說明性的而不是限制性的，并且所有此類修改都意欲包含于本發(fā)明的范圍之內。在此針對具體的實施例所描述的任何權益、優(yōu)點或者問題的解決方案并不意欲要被解釋作是任何或所有的權利要求的關鍵的、必需的或必不可少的特征或元素。在此所使用的詞語“耦接的”并不意指限于直接的耦接或機械的耦接。而且，在此所使用的詞語“一 (a) ”或“一個(an) ”被定義為一個或多個。此外，諸如“至少一個”和“一個或多個”那樣的引入性短語在權利要求中的使用不應當被認為暗示著由不定冠詞“一(a)”或“一個(an)”引入另一權利要求的元件將含有該引入的權利要求的元素的任意特定的權利要求限定于僅含有一個該元素的發(fā)明，即使在同一權利要求包括引入性短語“一個或多個”或“至少一個”以及諸如“一(a)”或“一個(an)”的不定冠詞時。 定冠詞的使用同樣如此。除非另有說明，諸如“第一”和“第二”那樣的詞語被用來任意區(qū)分此類詞語所描述的元件。因而，這些詞語并不一定是要指示此類元件的時間順序或其它優(yōu)先順序。
權利要求
1.一種將數據寫入存儲器中的方法，其中所述存儲器包括具有位線對的列的子陣列， 所述方法包括以下步驟選擇用于寫入的第一列；通過將邏輯高電位施加于所述第一列的第一位線并且將低于所述邏輯高電位的第一電位施加于所述第一列的第二位線來啟動所述寫入； 提供低于所述第一電位的第二電位；以及去除所述第一電位并且將所述第二電位施加于所述第二位線。
2.根據權利要求1所述的方法，其中啟動所述寫入的步驟的特征還在于所述子陣列由不小于在所述邏輯高電位與所述第一電位之間的差的電壓差來供電。
3.根據權利要求2所述的方法，其中啟動所述寫入的步驟的特征還在于所述第一電位是地電位。
4.根據權利要求3所述的方法，還包括步驟 使所述第一和第二位線返回至公共電壓。
5.根據權利要求4所述的方法，還包括步驟在所述去除步驟之前啟用與所述第一列相交的字線；以及在所述返回步驟之前禁用所述字線。
6.根據權利要求1所述的方法，還包括步驟 選擇用于寫入的第二列；將所述邏輯高電位施加于所述第二列的第一位線并且將所述第一電位施加于所述第二列的第二位線；以及在不使所述第二位線降低至所述第一電位之下的情況下使所述第二列的所述第一和第二位線返回至所述公共電壓。
7.根據權利要求6所述的方法，還包括步驟 針對用于寫入的弱位測試所述第一和第二列； 識別在所述第一列中的用于寫入的弱位；以及找出在所述第二列中的用于寫入的非弱位。
8.根據權利要求7所述的方法，其中下列步驟同時發(fā)生通過將邏輯高電位施加于所述第一列的第一位線并且將第一電位施加于所述第一列的第二位線來啟動所述寫入；以及將所述邏輯高電位施加于所述第二列的第一位線并且將所述第一電位施加于所述第二列的第二位線。
9.根據權利要求7所述的方法，其中通過將邏輯高電位施加于所述第一列的第一位線并且將第一電位施加于所述第一列的第二位線來啟動所述寫入的步驟在將所述邏輯高電位施加于所述第二列的第一位線并且將所述第一電位施加于所述第二列的第二位線的步驟之前發(fā)生。
10.根據權利要求1所述的方法，其中去除所述第一電位并且將第二電位施加于所述第二位線的步驟的特征還在于所述第二電位在其施加于所述第二位線期間變化至少10毫伏。
11.一種存儲器，包括具有列的子陣列，其中每個列具有位線對；第一寫驅動器，用于將邏輯高電位保持于第一選擇位線對的第一選擇位線以及通過將負電源節(jié)點耦接于所述第一選擇位線對的第二選擇位線來將邏輯低電位提供于所述第二選擇位線；電荷泵，用于提供處于負電壓的輸出；第一復用器，具有與所述電荷泵的所述輸出耦接的第一輸入、與低電源端子耦接的用于接收大于所述負電壓的低電壓的第二輸入、以及與所述負電源節(jié)點耦接的輸出。
12.根據權利要求11所述的存儲器，其中所述低電壓是地電位，并且其中所述存儲器還包括耦接于處于預定電位的節(jié)點與所述電荷泵的所述輸出之間的電容器。
13.根據權利要求12所述的存儲器，其中所述第一寫驅動器根據由所述第一寫驅動器所接收的數據輸入信號的邏輯狀態(tài)來將所述邏輯高電位提供于所述第一選擇位線。
14.根據權利要求13所述的存儲器，還包括與所述第一復用器耦接的控制器，所述控制器指揮所述第一復用器在寫入周期的起始部分期間將所述低電源端子耦接至所述第一寫驅動器，以及指揮所述第一復用器在所述寫入周期的所述起始部分之后將所述電荷泵的所述輸出耦接至所述第一寫驅動器。
15.根據權利要求13所述的存儲器，還包括與所述第一復用器耦接的控制器，所述控制器指揮所述第一復用器在寫入周期的起始部分期間將所述低電源端子耦接至所述負電源節(jié)點以及確定所述第一復用器在所述寫入周期的所述起始部分之后是否應當將所述電荷泵的所述輸出耦接至所述負電源節(jié)點或者所述第一復用器在整個所述寫入周期期間是否應當繼續(xù)將所述低電源端子耦接至所述負電源節(jié)點。
16.根據權利要求15所述的存儲器，其中所述控制器的特征還在于接收測試信息，所述測試信息指示所述子陣列中的哪一列將要以它的與所述電荷泵的所述輸出耦接的位線之一來寫入。
17.根據權利要求11所述的存儲器，還包括第二寫驅動器，用于將邏輯高電位保持于第二選擇位線對的第一選擇位線以及通過將第二負電源節(jié)點耦接至所述第二選擇位線對的第二選擇位線來將邏輯低電位提供于所述第二選擇位線對的所述第二選擇位線；以及第二復用器，具有與所述電荷泵的所述輸出耦接的第一輸入、與低電源端子耦接的用于接收大于所述負電壓的低電壓的第二輸入、以及與所述第二負電源節(jié)點耦接的輸出。
18.一種方法，包括以下步驟提供具有子陣列的存儲器，所述子陣列含有多個列，其中所述多個列中的每一列都具有位線對；通過啟用與所述多個列中的所述第一選擇列中的位單元耦接的字線并且將邏輯高電位施加于第一選擇列的第一位線以及將邏輯低電位施加于所述第一選擇列的第二位線來將數據寫入所述位單元，其中施加所述邏輯低電位的步驟包括在第一寫入周期的起始部分將電壓低于所述邏輯高電位的第一電位施加于所述第二位線；提供負電壓；以及在所述第一寫入周期的隨后部分期間將所述負電壓施加于所述第二位線。
19.根據權利要求18所述的方法，還包括通過啟用與所述多個列中的第二選擇列中的位單元耦接的字線并且將邏輯高電位施加于所述第二選擇列的第一位線以及將邏輯低電位施加于所述第二選擇列的第二位線來將數據寫入所述位單元，其中將所述邏輯低電位施加于所述第二選擇列的所述第二位線的步驟包括從第二寫入周期的開始到所述第二寫入周期的結束將所述第一電位施加于所述第二選擇列的所述第二位線；以及在將所述第一電位施加于所述第二選擇列的所述第二位線的步驟之后將公共電壓施加于所述第二選擇列的所述第一和第二位線。
20.根據權利要求19所述的方法，其中提供存儲器的步驟的特征還在于所述第一選擇列具有對寫入而言弱的位單元。
全文摘要
一種將數據寫入存儲器(10)的所選列的方法，包括選擇第一列。數據寫入通過將邏輯高電位施加于第一列的第一位線(BL0)并且將低于邏輯高電位的第一電位施加于第一列的第二位線(BLB0)來啟動。第一電位被去除并且將第二電位施加于第二位線。第二電位小于第一電位。第一電位可以是地電位(VSS)，并且第二位線可以是負電壓(VNEG)。降低正接收邏輯低電位的位線的寫入電壓提高了它被寫入的能力。通過首先使邏輯低電位變?yōu)榭梢允堑仉娢坏牡谝浑娢?，并且然后進一步降低所施加的電壓，對第二電位的電源的要求得以降低。
文檔編號G11C7/00GK102301424SQ201080005845
公開日2011年12月28日 申請日期2010年1月13日 優(yōu)先權日2009年1月29日
發(fā)明者P·U·肯卡萊, T·L·庫珀 申請人:飛思卡爾半導體公司