專利名稱：操作半導體存儲器件的方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及一種操作半導體存儲器件的方法，更具體而言，涉及一種操作用于儲存數(shù)據(jù)的半導體存儲器件的方法。
背景技術(shù)：
NAND快閃存儲器件是非易失性存儲器件的一個例子。為了提高NAND快閃存儲器件的數(shù)據(jù)儲存容量，在一個存儲單元中儲存2比特的數(shù)據(jù)。存儲單元具有根據(jù)其中所儲存的數(shù)據(jù)的比特而變化的閾值電壓。也就是說，要改變存儲單元的閾值電壓來儲存數(shù)據(jù)。存儲單元的閾值電壓是通過編程操作來改變的。圖1是示出NAND快閃存儲器件的存儲塊的電路圖。參見圖1，所述NAND快閃存儲器件包括多個存儲塊。存儲塊中的每個包括多個串 ST。串ST與相應位線BLO至BLk耦合，并與公共源極CS耦合。單元串ST中的每個包括與位線(例如，位線BLl)耦合的漏極選擇晶體管、與公共源極CS耦合的源極選擇晶體管、以及在漏極選擇晶體管與源極選擇晶體管之間串聯(lián)耦合的存儲單元。串聯(lián)耦合的存儲單元構(gòu)成存儲串，并且漏極選擇晶體管成為用于將存儲串與位線耦合的單元串連接元件。存儲塊的漏極選擇晶體管的柵極與漏極選擇線DSL耦合，并且其源極選擇晶體管的柵極與源極選擇線SSL耦合。存儲單元的柵極與相應字線Wi)至WLn耦合。另外，與一個字線(例如， WL0)耦合的存儲單元構(gòu)成頁PG。一個頁PG可分成包括與偶數(shù)編號的位線相耦合的存儲單元的偶數(shù)頁，以及包括與奇數(shù)編號的位線相耦合的存儲單元的奇數(shù)頁。將用于編程操作的編程電壓和編程通過電壓(program pass voltage)施加至字線Wi)至WLn。根據(jù)待儲存到相應的存儲單元中的數(shù)據(jù)，選擇性地將接地電壓和編程禁止電壓(program inhibition voltage)施加至位線BLO至BLk。以下描述如何通過用于將2比特的數(shù)據(jù)儲存到存儲單元中的最低有效位(下文稱之為“LSB”)編程操作和最高有效位(下文稱之為“MSB”)編程操作來改變存儲單元的閾值電壓。圖2A和圖2B是示出根據(jù)編程操作的存儲單元的閾值電壓的移動的圖。參見圖2A，在編程操作之前，將全部的存儲單元設置為擦除狀態(tài)。也就是說，存儲單元的閾值電壓下降到小于0V，并且將儲存在存儲單元中的數(shù)據(jù)復位為“11”。接著，對從存儲單元之中選擇的存儲單元執(zhí)行LSB編程操作。這里，選擇了其中根據(jù)外部的輸入數(shù)據(jù)而儲存了為“0”的LSB數(shù)據(jù)的存儲單元。通過LSB編程操作，所選擇的存儲單元的閾值電壓變?yōu)榇笥?V，并且所選擇的存儲單元的LSB數(shù)據(jù)從“1”變?yōu)椤?”。參見圖2B，對從全部的存儲單元之中選擇的存儲單元執(zhí)行MSB編程操作。這里， 選擇了其中根據(jù)外部的輸入數(shù)據(jù)而儲存了為“0”的MSB數(shù)據(jù)的存儲單元。通過MSB編程操作，所選擇的存儲單元的閾值電壓根據(jù)所選擇的存儲單元的LSB數(shù)據(jù)和MSB數(shù)據(jù)而升高至三個不同的電平PV1、PV2和PV3。存儲單元的MSB數(shù)據(jù)從“1”變?yōu)椤?”。更具體而言，在所選擇的存儲單元之中，LSB數(shù)據(jù)保持在“1”而MSB數(shù)據(jù)變?yōu)?被儲存為)“0”的存儲單元的閾值電壓升高至大于OV的第一編程電平PV1。在所選擇的存儲單元之中，LSB數(shù)據(jù)變?yōu)?(被儲存為)“0”而MSB數(shù)據(jù)保持為“1”的存儲單元的閾值電壓升高至大于第一編程電平 PVl的第二編程電平PV2。在所選擇的存儲單元之中，LSB數(shù)據(jù)和MSB數(shù)據(jù)都變?yōu)?被儲存為)“0”的存儲單元的閾值電壓升高至大于第二編程電平PV2的第三編程電平PV3。為了 LSB編程操作或MSB編程操作，將編程電壓施加至所選擇的字線，而將編程通過電壓施加至未選擇的字線。但是，為了在MSB編程操作中將存儲單元的閾值電壓升高至三個不同的編程電平PVl至PV3，要多次向所選擇的字線施加編程電壓。也就是說，要向所選擇的字線施加用于將閾值電壓升高至第一編程電平PVl的編程脈沖、用于將閾值電壓升高至第二編程電平PV2的編程脈沖、以及用于將閾值電壓升高至第三編程電平PV3的編程脈沖。由于如以上所述在單次MSB編程操作中施加了多個編程脈沖，因此可能會增大編程操作時間。

發(fā)明內(nèi)容
本發(fā)明的示例性實施例涉及一種操作半導體存儲器件的方法，其能夠提高將存儲單元的閾值電壓升高至不同電平的編程操作的速度，以及能夠通過防止由于在編程操作期間所施加的電壓的變化而產(chǎn)生的編程操作中的錯誤，來改善半導體存儲器件的電特性和可靠性。根據(jù)本發(fā)明的一個方面的一種操作半導體存儲器件的方法包括選擇多個字線中的一個；將從第三電平逐漸下降至第一電平的編程電壓施加至所選擇的字線；并且每當改變編程電壓的電平時將位線放電，并將編程禁止電壓施加至與待被編程禁止的存儲單元相連接的位線中的一些位線。當向所選擇的字線施加具有第三電平的編程電壓時，將編程允許電壓施加至用于儲存第三編程數(shù)據(jù)的存儲單元的位線，并將編程禁止電壓施加至其余的位線。當向所選擇的字線施加具有第二電平的編程電壓時，將編程允許電壓施加至用于儲存第三編程數(shù)據(jù)或第二編程數(shù)據(jù)的存儲單元的位線，并將編程禁止電壓施加至其余的位線。另外，當向所選擇的字線施加具有第一電平的編程電壓時，將編程允許電壓施加至用于儲存第二編程數(shù)據(jù)或第一編程數(shù)據(jù)的存儲單元的位線，并將編程禁止電壓施加至其余的位線。當位線放電時，阻止與所選擇的字線相耦合的存儲單元與位線的耦合。在位線放電之后，每當施加編程禁止電壓時將編程禁止電壓的電平升高。每當改變編程電壓的電平時，將施加至未選擇的字線的通過電壓的電平升高。根據(jù)本發(fā)明的另一個方面的一種操作半導體存儲器件的方法包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元；將包括存儲單元之中的第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以將第三存儲單元的閾值電壓升高；將編程電壓的電平從第三電平降低至第二電平，并且將包括存儲單元之中的第二存儲單元的第二單元串的溝道區(qū)放電，以將第二存儲單元的閾值電壓升高；并且將編程電壓的電平從第二電平降低至第一電平，并且將包括存儲單元之中的第一存儲單元的第一單元串的溝道區(qū)放電，以將第一存儲單元的閾值電壓升高。在未選擇的字線的電壓電平升高至編程通過電壓的電平期間，阻止單元串與位線的耦合。在阻止單元串與位線的耦合的情況下，將位線的位線電壓的電平變?yōu)榫幊淘试S電平，然后通過將單元串與位線連接而將溝道區(qū)放電。每當將溝道區(qū)放電時將編程通過電壓升高。每當將溝道區(qū)放電時將施加至位線以對溝道區(qū)預充電的編程禁止電壓升高。根據(jù)本發(fā)明的另一個方面的一種操作半導體存儲器件的方法包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元；將包括存儲單元之中的第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以使第三存儲單元的閾值電壓升高；將編程電壓的電平從第三電平降低至第二電平，并且將包括存儲單元之中的第二存儲單元的第二單元串的溝道區(qū)放電，以使第二存儲單元的閾值電壓升高；并且將編程電壓的電平從第二電平降低至第一電平，并且將包括存儲單元之中的第一存儲單元的第一單元串的溝道區(qū)放電，以使第一存儲單元的閾值電壓升高。在阻止單元串與位線的耦合的情況下，將與第二單元串或第一單元串相耦合的位線的位線電壓的電平變?yōu)榫幊淘试S電平，以將第一單元串或第二單元串的溝道區(qū)放電。當將第二單元串的溝道區(qū)放電時，將位線分成多個位線組，并且對每個位線組不同地設置與第二單元串相耦合的位線的位線電壓變?yōu)榫幊淘试S電平的時刻，以將第二單元串的溝道區(qū)放電。當將第二單元串的溝道區(qū)放電時，將位線分成多個位線組，并且對每個位線組不同地設置與第一單元串相耦合的位線的位線電壓變?yōu)榫幊淘试S電平的時刻，以將第一單元串的溝道區(qū)放電。每當將溝道區(qū)放電時，編程通過電壓升高。每當將溝道區(qū)放電時，施加至位線以對溝道區(qū)預充電的編程禁止電壓升高。根據(jù)本發(fā)明的又一個方面的操作半導體存儲器件的方法包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元；將包括存儲單元之中的第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以使第三存儲單元的閾值電壓升高；將編程電壓的電平從第三電平降低至第二電平，并且將包括存儲單元之中的第二存儲單元的第二單元串的溝道區(qū)放電，以使第二存儲單元的閾值電壓升高； 并且將編程電壓的電平從第二電平降低至第一電平，并且將包括存儲單元之中的第一存儲單元的第一單元串的溝道區(qū)放電，以使第一存儲單元的閾值電壓升高。每當將溝道區(qū)放電時，編程通過電壓升高。每當將溝道區(qū)放電時，施加至位線以對溝道區(qū)預充電的編程禁止電壓升高。在未選擇的字線的電壓電平升高至編程通過電壓的電平期間，阻止單元串與位線的耦合，并且每當將溝道區(qū)放電時，施加至位線以對溝道區(qū)預充電的編程禁止電壓升高。根據(jù)本發(fā)明的再一個方面的操作半導體存儲器件的方法包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元；將包括存儲單元之中的第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以使第三存儲單元的閾值電壓升高；將編程電壓的電平從第三電平降低至第二電平，并且將包括存儲單元之中的第二存儲單元的第二單元串的溝道區(qū)放電，以使第二存儲單元的閾值電壓升高； 并且將編程電壓的電平從第二電平降低至第一電平，并且將包括存儲單元之中的第一存儲單元的第一單元串的溝道區(qū)放電，以使第一存儲單元的閾值電壓升高。這里，每當將溝道區(qū)放電時，施加至位線以將溝道區(qū)預充電的編程禁止電壓升高。


圖1是示出NAND快閃存儲器件的存儲塊的電路圖；圖2A和圖2B是示出根據(jù)編程操作的存儲單元的閾值電壓的移動的圖；圖3是示出根據(jù)本發(fā)明的一個示例性實施例的半導體存儲器件的電路圖；圖4A至圖4C是示出針對半導體存儲器件的編程操作而施加的電壓的波形；圖5是示出當停止施加編程禁止電壓時溝道電壓的變化的波形；并且圖6至圖9是示出針對半導體存儲器件的編程操作而施加的電壓的圖。
具體實施例方式下文將結(jié)合附圖來具體描述本發(fā)明的示例性實施例。提供附圖使本領(lǐng)域的普通技術(shù)人員能夠?qū)嵤┎⒗帽景l(fā)明的示例性實施例。圖3是示出根據(jù)本發(fā)明的一個示例性實施例的半導體存儲器件的電路圖。參見圖3，根據(jù)本發(fā)明的該示例性實施例的半導體存儲器件包括存儲陣列310、控制電路320、電壓發(fā)生器330、行譯碼器340、頁緩沖器組350、列選擇器360以及I/O電路 370。存儲陣列310包括多個存儲塊。存儲塊中的每個具有與圖1的存儲塊的結(jié)構(gòu)相同的結(jié)構(gòu)，因此省略對其的詳細描述?？刂齐娐?20響應于命令信號CMD而產(chǎn)生編程操作信號PGM、讀操作信號READ或擦除操作信號ERASE，并且根據(jù)操作的種類而輸出用于控制頁緩沖器組350的頁緩沖器的控制信號PB SIGNALS?？刂齐娐?20響應于地址信號ADD而產(chǎn)生行地址信號RADD和列地址信號CADD。電壓供給電路響應于控制電路320的操作信號READ、PGM和ERASE而將用于存儲單元的編程操作、擦除操作以及讀操作的操作電壓施加至所選擇的存儲塊。電壓供給電路包括電壓發(fā)生器330和行譯碼器340。電壓發(fā)生器330響應于控制電路320的操作信號PGM、READ和ERASE而產(chǎn)生用于對存儲單元進行編程的編程電壓VPGM、編程通過電壓VPASS、漏極選擇電壓VDSL以及源極選擇電壓VSSL。電壓發(fā)生器330還產(chǎn)生用于存儲單元的讀操作和擦除操作的操作電壓。行譯碼器340響應于控制電路320的行地址信號RADD而將電壓發(fā)生器330的操作電壓傳輸至從存儲陣列310的存儲塊之中選擇的存儲塊。也就是說，將操作電壓施加至所選擇的存儲塊的本地線DSL、ffL[n:0]和SSL。頁緩沖器組350包括與相應位線BUk:0]相耦合的頁緩沖器(未示出)。頁緩沖器組350響應于控制電路320的控制信號PB SIGNALS而向位線BUk:0]施加用于將數(shù)據(jù)儲存到所選擇的單元中的電壓(例如，編程禁止電壓和接地電壓)。列選擇器360響應于控制電路320的列地址信號CADD而選擇頁緩沖器組350的頁緩沖器。鎖存在由列選擇器360所選擇的頁緩沖器中的數(shù)據(jù)被輸出。I/O電路370在控制電路320的控制下將數(shù)據(jù)傳送至列選擇器360，使得當執(zhí)行編程操作時將外部數(shù)據(jù)DATA輸入頁緩沖器組350的頁緩沖器。如果借助于列選擇器360將數(shù)據(jù)順序地輸入頁緩沖器組350的頁緩沖器，則頁緩沖器將所接收的數(shù)據(jù)儲存到它們的內(nèi)部鎖存器中?？刂齐娐?20控制電壓發(fā)生器330，從而控制當對存儲單元執(zhí)行編程操作時施加至所選擇的字線的編程電壓VPGM的電平。假設以下所述的編程電壓VPGM、編程通過電壓VPASS以及漏極選擇電壓VDSL是由電壓發(fā)生器330輸出的，并且施加至位線BUk:0]的位線電壓VBL是由頁緩沖器組350輸出的。執(zhí)行編程操作從而根據(jù)待儲存到存儲單元中的數(shù)據(jù)而將存儲單元的閾值電壓升高至不同的編程電平。為了將2比特的數(shù)據(jù)儲存到單個存儲單元中，可以執(zhí)行LSB編程操作和MSB編程操作。在MSB編程操作中，要將存儲單元的閾值電壓升高至不同的第一編程電平至第三編程電平。由此，在一次MSB編程操作中，要施加三次具有不同的編程電平的三個編程脈沖。相應地，MSB編程操作的速度變慢。為了提高MSB編程操作的速度，將單脈沖的編程電壓施加至所選擇的字線，所述單脈沖的電壓電平在增加的步驟中變化。以下對此進行詳細描述。圖4A至圖4C是示出針對半導體存儲器件的編程操作而施加的電壓的波形。圖4A 是示出在存儲單元的閾值電壓升高到第一編程電平至第三編程電平之中的最高編程電平 (即，第三編程電平)的情況下施加至存儲塊的電壓的波形。參見圖3和圖4A，為了根據(jù)待儲存到存儲單元的數(shù)據(jù)而將存儲單元的閾值電壓升高到第一編程電平至第三編程電平，執(zhí)行MSB編程操作。以下描述為了將閾值電壓待升高至第三編程電平的存儲單元(下文稱之為“第三存儲單元”)的閾值電壓升高而施加至存儲塊的電壓。當編程操作開始時，將漏極選擇電壓VDSL施加至漏極選擇線DSL，漏極選擇晶體管借助于漏極選擇電壓VDSL而導通。根據(jù)待儲存到存儲單元中的數(shù)據(jù)而將具有編程禁止電壓電平(例如，電源電壓電平)或編程允許電壓電平(例如，接地電壓電平)的位線電壓 VBL施加至位線BLO至BLk。例如，可以將具有接地電壓電平的位線電壓VBL施加至與第三存儲單元相耦合的位線，并且可以將具有電源電壓電平的位線電壓VBL施加至與其余的存儲單元相耦合的位線。當在漏極選擇晶體管導通的狀態(tài)下將具有編程禁止電平的位線電壓 VBL(下文稱之為編程禁止電壓)施加至位線時，在單元串內(nèi)的溝道區(qū)中的溝道電壓VCH升高。也就是說，單元串的溝道區(qū)被預充電。漏極選擇電壓VDSL具有比目標電平高的電平，使得將單元串的溝道區(qū)充分地預充電。在將單元串的溝道區(qū)預充電之后，漏極選擇電壓VDSL 下降到目標電平。接著，將編程電壓VPGM施加至所選擇的與第三存儲單元相耦合的字線，而將編程通過電壓VPASS施加至其余的字線。在開始的階段，編程電壓VPGM具有與編程通過電壓VPASS相同的電平。在施加具有與編程通過電壓VPASS相同的電平的編程電壓VPGM期間， 存儲單元的閾值電壓幾乎沒有改變。當施加編程通過電壓VPASS時，在與施加了編程禁止電壓的位線相耦合的單元串中溝道電壓VCH升高并且漏極選擇晶體管關(guān)斷，因為在其溝道區(qū)中產(chǎn)生溝道增強現(xiàn)象。但是，由于在包括第三存儲單元的單元串的溝道區(qū)中不產(chǎn)生溝道增強現(xiàn)象，因此溝道電壓VCH保持在0V。接著，為了將第三存儲單元的閾值電壓升高，將編程電壓VPGM施加至所選擇的字線達目標電平。在存儲單元的閾值電壓實質(zhì)升高的t5至tl2時段，以具有變化的電平的單階躍型脈沖的形式將編程電壓VPGM施加至所選擇的字線。編程電壓VPGM從第三電平經(jīng)由第二電平(即，中間電平)而變?yōu)榈谝浑娖?即，最低電平)。在第一時段t6至t7，編程電壓 VPGM保持在第三電平，以將存儲單元的閾值電壓升高至第三編程電平。在第二時段偽至 t9，編程電壓VPGM保持在第二電平，以將閾值電壓升高至第二編程電平。在第三時段tlO 至tll，編程電壓VPGM保持在第一電平，以將閾值電壓升高至第一編程電平。在第二時段 t8至t9以及第三時段tlO至tll，施加編程電壓VPGM以將閾值電壓升高至第二編程電平或第一編程電平，但第三存儲單元的閾值電壓也可以借助于具有第二電平和第一電平的編程電壓VPGM而繼續(xù)升高。相應地，由于它們即使在第二時段偽至19以及第三時段tlO至 tll也繼續(xù)升高，因此可以減少施加編程電壓VPGM以將第三存儲單元的閾值電壓升高至第三編程電平所花費的時間。另外，對于閾值電壓待升高至第二編程電平的存儲單元(下文稱之為“第二存儲單元”)而言，改變電壓條件使得可以防止第二存儲單元的閾值電壓由于第三電平的編程電壓VPGM而在第一時段t6至t7升高，并且僅可以在第二時段偽至t9以及第三時段tlO至 tll升高。這是因為如果第二存儲單元的閾值電壓借助于具有第三電平的編程電壓VPGM而在第一時段t6至t7升高，則第二存儲單元的閾值電壓可能會變得過度地大于第二編程電平。以下將對此進行詳細描述。圖4B是示出在存儲單元的閾值電壓升高至比第三編程電平低的第二編程電平的情況下施加至存儲塊的電壓的波形。參見圖3和圖4B，為了防止待升高至第二電平的第二存儲單元的閾值電壓由于具有第三電平的編程電壓VPGM而在第一時段t6至t7升高，在第一時段t6至t7將位線電壓 VBL的編程禁止電壓施加至位線。相應地，在第一時段t6至t7，溝道電壓VCH借助于在包括第二存儲單元的單元串的溝道區(qū)中產(chǎn)生的溝道增強現(xiàn)象而保持在高電平。結(jié)果是，第二存儲單元被設置為編程禁止狀態(tài)，并且第二存儲單元的閾值電壓不會升高。如果當編程電壓VPGM在第二時段偽至t9下降至第二電平時位線電壓VBL下降至接地電壓電平，則漏極選擇晶體管導通，由此溝道區(qū)的溝道電壓VCH向位線放電。當溝道電壓VCH放電時，溝道區(qū)與字線之間的電壓差增大，由此將第二存儲單元的閾值電壓升高。第二存儲單元的閾值電壓還會在第三時段tlO至tll升高。也就是說，可以通過控制位線電壓VBL的電平來控制存儲單元的閾值電壓開始升高的時刻。相應地，可以控制用于將閾值電壓待升高至第一編程電平的存儲單元(下文稱之為“第一存儲單元”)的閾值電壓升高的時刻。圖4C是示出在存儲單元的閾值電壓升高至第一編程電平至第三編程電平的第一編程電平的情況下施加至存儲塊的電壓的波形。
參見圖3和圖4C，為了防止待升高至第一編程電平的第一存儲單元的閾值電壓由于具有第三電平和第二電平的編程電壓VPGM而在第一時段t6至t7以及第二時段偽至t9 升高，在第一時段t6至t7以及第二時段偽至t9將施加至位線的位線電壓VBL保持在編程禁止電平。相應地，在第一時段t6至t7以及第二時段偽至t9，溝道電壓VCH由于在包括第一存儲單元的單元串的溝道區(qū)中產(chǎn)生的溝道增強現(xiàn)象而保持在高電平。這里，第一存儲單元被設置為編程禁止狀態(tài)，并且第一存儲單元的閾值電壓不會升高。如果當編程電壓 VPGM在第三時段tlO至til下降至第一電平時位線電壓VBL下降至接地電壓電平，則漏極選擇晶體管導通，由此溝道區(qū)的溝道電壓VCH向位線放電。當溝道電壓VCH放電時，溝道區(qū)與字線之間的電壓差增大，由此將第一存儲單元的閾值電壓升高。第一存儲單元的閾值電壓借助于具有第一電平的編程電壓VPGM而僅在第三時段tlO至til升高。然而，每當停止施加編程禁止電壓VBL時，溝道區(qū)的溝道電壓VCH都會下降。相應地，存儲單元的閾值電壓可能會非正常地升高。圖5是示出當停止施加編程禁止電壓時溝道電壓的變化的波形。參見圖5，漏極選擇電壓VDSL和溝道電壓VCH在三個時段受到施加至位線的位線電壓VBL的變化的影響。在第一時段t21至t3，位線電壓VBL的編程禁止電壓施加至全部的位線，并且隨后下降到施加至與第三存儲單元相耦合的位線的位線電壓VBL的電平。相應地，由于溝道區(qū)的溝道電壓VCH下降并隨后升高，因此溝道區(qū)未被充分地預充電，并且溝道電壓VCH不會升高至目標電平。虛線所表示的溝道電壓對應于正常的情況，實線所表示的溝道電壓對應于實際的情況。在第二時段t71至t8，當編程電壓從第三電平下降至第二電平以對第二存儲單元進行編程時，與第二存儲單元相耦合的位線的位線電壓VBL下降至編程允許電平。當位線電壓VBL下降時，漏極選擇電壓VDSL由于耦合現(xiàn)象而下降并隨后升高。出于此原因，預充電到第一存儲單元(即，編程禁止存儲單元)的溝道區(qū)中的電壓的一些經(jīng)由位線而放電，由此降低了溝道電壓VCH。當溝道電壓VCH下降時，溝道區(qū)與字線之間的電壓差(S卩，溝道電壓與編程電壓之間的差)增大，由此可能對具有編程禁止狀態(tài)的第一存儲單元編程。在第三時段t91至tlO，當編程電壓VPGM從第二電平下降至第一電平以對第一存儲單元進行編程時，與第一存儲單元相耦合的位線的位線電壓VBL下降至編程允許電平。 這里，漏極選擇電壓VDSL再次下降并隨后升高，并且溝道電壓VCH下降。相應地，具有編程禁止狀態(tài)的存儲單元(例如，要保持在擦除狀態(tài)的存儲單元)的閾值電壓可能升高。相應地，當位線電壓VBL變化時，要防止溝道區(qū)的溝道電壓VCH由于放電而降低。 以下描述控制位線與單元串耦合以及去耦合的時刻以防止溝道電壓VCH放電的第一方法。圖6至圖9是示出針對半導體存儲器件的編程操作而施加的電壓的圖。參見圖3和圖6，當在tl至t3時段施加漏極選擇電壓VDSL時，單元串ST的漏極選擇晶體管導通。相應地，包括串聯(lián)耦合的存儲單元的單元串與相應位線BLO至BLk耦合。 漏極選擇電壓VDSL被施加有比隨后施加的位線電壓VBL的編程禁止電平高的電平。接著，將包括與所選擇的字線相耦合的存儲單元之中的第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電，其中所述第三存儲單元的閾值電壓待升高至第三編程電平以儲存第三編程數(shù)據(jù)。例如，在將全部的位線BLO至BLk的電壓升高時，與第三存儲單元(或第三單元串)相耦合的位線的位線電壓VBL可以下降至編程允許電平，而可以將其余的位線的位線電壓VBL升高至編程禁止電平。當位線的位線電壓VBL 下降至編程允許電平時，其余的位線的位線電壓VBL由于干擾現(xiàn)象而下降并隨后升高。因此，第三單元串的溝道區(qū)的溝道電壓VCH保持在接地電壓電平(即，編程允許電平)，而其余單元串的溝道區(qū)的溝道電壓VCH根據(jù)位線電壓VBL的變化而升高。
另外，由于施加了電平比編程禁止電平高的漏極選擇電壓VDSL，因此可以將位線電壓VBL傳送至單元串的溝道區(qū)，而沒有由于漏極選擇晶體管的閾值電壓而導致的電壓降，并且溝道電壓VCH可以升高至編程禁止電平。在t3至t4時段，將編程通過電壓VPASS施加至未選擇的字線。為了將第三存儲單元的閾值電壓升高，將編程電壓VPGM施加至所選擇的字線。在開始的階段，編程電壓VPGM 升高至與編程通過電壓VPASS相同的電平。當施加編程電壓VPGM和編程通過電壓VPASS 時，溝道電壓VCH由于溝道增強現(xiàn)象而升高。當溝道電壓VCH升高至比具有編程禁止電平的位線電壓VBL高時，可以使溝道電壓VCH向位線放電。當溝道電壓VCH下降時，溝道電壓 VCH與編程電壓VPGM之間的差增大，由此具有編程禁止狀態(tài)的存儲單元的閾值電壓可以升尚ο相應地，為了阻止在未選擇的字線的電壓電平升高至編程通過電壓VPASS的目標電平期間單元串與位線的耦合，在施加編程電壓VPGM以及編程通過電壓VPASS之前停止施加漏極選擇電壓VDSL。當阻止了單元串與位線之間的耦合時，盡管溝道電壓VCH升高，但可以防止溝道電壓VCH由于其經(jīng)由位線放電而降低。在t4至t5時段，再次施加漏極選擇電壓VDSL。優(yōu)選地，漏極選擇電壓VDSL被施加有與具有編程禁止電平的位線電壓VBL相同的電平。在此情況下，由于漏極選擇電壓VDSL 的電平與位線電壓VBL的電平相同但低于溝道電壓VCH的電平，因此漏極選擇晶體管保持在關(guān)斷狀態(tài)。在t5至t6時段，為了將儲存第三編程數(shù)據(jù)的第三存儲單元的閾值電壓升高至第三編程電平PV3，將編程電壓VPGM升高至第三電平。溝道電壓VCH由于編程電壓VPGM的升高而進一步升高。尤其是，在包括第三存儲單元的單元串的溝道區(qū)中，溝道電壓VCH保持在 0V。相應地，第三存儲單元的閾值電壓由于溝道電壓VCH與編程電壓VPGM之間的電壓差而升高。但是，在包括具有編程禁止狀態(tài)的存儲單元——諸如保持在擦除狀態(tài)的存儲單元、閾值電壓待升高至第二編程電平的第二存儲單元、以及閾值電壓待升高至第一編程電平的第一存儲單元——的存儲串的溝道區(qū)中，溝道電壓VCH保持在高電平。出于此原因，溝道電壓 VCH與編程電壓VPGM之間的電壓差小，并且具有編程禁止狀態(tài)的存儲單元的閾值電壓不會升高。在丨6至偽時段，編程電壓VPGM的電平從第三電平下降至第二電平。接著，為了將儲存第二編程數(shù)據(jù)的第二存儲單元的閾值電壓升高至第二編程電平PV2，將包括第二存儲單元的第二單元串的溝道區(qū)放電。更具體而言，與包括第二存儲單元的第二單元串相耦合的位線的位線電壓VBL從編程禁止電平下降至編程允許電平(即，接地電壓電平)。相應地，漏極選擇晶體管導通，由此溝道電壓VCH經(jīng)由漏極選擇晶體管而從第二單元串的溝道區(qū)向位線放電。當溝道電壓VCH下降時，溝道電壓VCH與編程電壓VPGM之間的電壓差增大，由此第二存儲單元的閾值電壓升高。由于第三存儲單元保持在編程允許狀態(tài)，因此第三存儲單元的閾值電壓與第二存儲單元的閾值電壓一起升高。另外，在編程電壓VPGM下降并且施加至與第二單元串相耦合的位線的位線電壓 VBL從編程禁止電平下降至編程允許電平的t6至t7時段，全部的位線BLO至BLk的位線電壓VBL可能由于干擾現(xiàn)象而暫時下降。在此情況下，可以使溝道電壓VCH從單元串的溝道區(qū)向位線BLO至BLk放電。為了防止這樣的放電，在t6至t7時段，在單元串與位線之間的耦合被阻止的狀態(tài)下將位線電壓VBL的電平變?yōu)榫幊淘试S電平。為了阻止單元串與位線之間的耦合，停止施加漏極選擇電壓VDSL，由此漏極選擇晶體管關(guān)斷。接著，在t7至偽時段，施加漏極選擇電壓VDSL以再次將單元串與位線連接。當單元串與位線再次連接時，溝道電壓VCH向位線BLO至BLk放電。在偽至110時段，編程電壓VPGM的電平從第二電平下降至第一電平。為了將儲存第一編程數(shù)據(jù)的第一存儲單元的閾值電壓升高至第一編程電平PV1，在包括第一存儲單元的第一單元串的溝道區(qū)將溝道電壓VCH放電。更具體而言，與包括第一存儲單元的第一單元串相耦合的位線的位線電壓VBL從編程禁止電平下降至編程允許電平。相應地，溝道電壓VCH與編程電壓VPGM之間的電壓差增大，由此第一存儲單元的閾值電壓升高。在此情況下，由于第三存儲單元和第二存儲單元也保持在編程允許狀態(tài)，因此第三存儲單元和第二存儲單元的閾值電壓與第一存儲單元的閾值電壓一起升高。另外，與t6至t7時段相似，在偽至t9時段，在單元串與位線之間的耦合被阻止的狀態(tài)下將位線電壓VBL的電平變?yōu)榫幊淘试S電平。在tlO至til時段，編程電壓VPGM下降到與編程通過電壓VPASS相同的電平。接著，在til至tl2時段，停止施加編程電壓VPGM和編程通過電壓VPASS。由此，完成了利用單階躍型編程脈沖以將第一存儲單元至第三存儲單元的閾值電壓升高到第一編程電平至第三編程電平PV1、PV2和PV3的單編程操作。接著，執(zhí)行用于檢查第一存儲單元至第三存儲單元的閾值電壓是否已升高到第一編程電平至第三編程電平PV1、PV2和PV3的第一編程驗證操作至第三編程驗證操作。所述編程驗證操作在本領(lǐng)域是公知的，因此省略對其的具體描述。如果存在閾值電壓未達到目標編程電平的存儲單元，則再次利用用于將相應的存儲單元的閾值電壓升高至第一編程電平至第三編程電平PV1、PV2和PV3的單階躍型編程脈沖來執(zhí)行編程操作。以下描述控制編程通過電壓VPASS以防止溝道電壓VCH放電的第二方法。參見圖3和圖7，在tl至t6時段的操作與在圖6的tl至t6時段的操作相同，因此省略對其的描述。盡管利用漏極選擇電壓VDSL控制位線與單元串耦合的時刻，但溝道電壓VCH也可能由于其它的串中的溝道電壓VCH的放電、漏電流或其他原因而導致的干擾的影響而下降。為了防止這樣的影響，在丨6至偽時段將編程通過電壓VPASS的電平升高。當編程通過電壓VPASS升高時，通過電容耦合產(chǎn)生溝道增強，由此溝道電壓VCH額外地升高。 相應地，由于防止了溝道電壓VCH與編程電壓VPGM之間的差的減少，因此可以防止具有編程禁止狀態(tài)的存儲單元的閾值電壓升高。同樣地，即使在偽至tlO時段，也可以通過升高編程通過電壓VPASS而將溝道電壓VCH升高。也就是說，每當將溝道區(qū)的溝道電壓VCH放電時，通過升高編程通過電壓VPASS的電平來補償溝道電壓VCH的非正常下降。以下描述控制施加至位線的位線電壓VBL的電平以防止溝道電壓VCH放電的第三方法。
參見圖3和圖8，在tl至t6時段的操作與在圖6的tl至t6時段的操作相同，因此省略對其的描述。在t6至偽時段，當位線電壓VBL的電平下降至編程允許電平以將包括存儲單元之中的第二存儲單元的單元串的溝道區(qū)的溝道電壓VCH放電時，在其他的位線中保持在編程禁止電平的位線電壓VBL可能由于干擾現(xiàn)象而暫時下降。如果即使阻止了位線與單元串之間的耦合但具有編程禁止電平的位線電壓VBL仍下降，則可能影響溝道電壓 VCH。為了防止這樣的影響，當位線電壓VBL的電平在一些位線中下降至編程允許電平時， 將具有編程禁止電平的位線電壓VBL升高。換句話說，如果當位線電壓VBL的電平在一些位線中下降至編程允許電平時將位線電壓VBL的編程禁止電平升高，則可以防止具有編程禁止電平的位線電壓VBL下降。同樣地，即使在偽至tlO時段，當位線電壓VBL的電平在一些位線中下降至編程允許電平時，具有編程禁止電平的位線電壓VBL升高。也就是說，每當溝道區(qū)的溝道電壓VCH放電時，施加至位線的編程禁止電壓升高。相應地，可以防止溝道電壓VCH非正常地下降。另外，當編程電壓的電平從第三電平下降至第二電平以將第二存儲單元的閾值電壓升高至第二編程電平時，與第二存儲單元相耦合的位線的位線電壓VBL示出為從編程禁止電平下降至編程允許電平。但是，如果將位線分成多個組，并且位線電壓VBL基于組而在不同的時刻下降至編程允許電平，則可以使對于要保持編程禁止電平的位線的位線電壓 VBL的干擾現(xiàn)象最小化。以上操作也同樣應用于編程電壓的電平從第二電平下降至第一電平以將第一存儲單元的閾值電壓升高至第一編程電平的情況。以下對此進行詳細的描述。參見圖9，位線可以包括偶數(shù)位線B/Le和奇數(shù)位線B/Lo。彼此相鄰的偶數(shù)位線B/ Le和奇數(shù)位線B/Lo被組合為一個子位線組，并且與一個頁緩沖器P/B耦合。這里，偶數(shù)子位線組形成第一位線組，而奇數(shù)子位線組形成第二位線組。在施加具有第三電平的編程電壓以將第三存儲單元的閾值電壓升高至第三編程電平的時期中，與第二存儲單元耦合的位線的位線電壓VBL保持編程禁止電平。接著，當編程電壓從第三電平下降至第二電平以將第二存儲單元的閾值電壓升高至第二編程電平時， 與第二存儲單元耦合的位線的位線電壓VBL下降至編程允許電平。與第二存儲單元耦合并被包括在第一位線組中的位線的位線電壓VBL首先下降至編程允許電平，然后與第二存儲單元耦合并被包括在第二位線組中的位線的位線電壓VBL下降至編程允許電平。當與第二存儲單元耦合的全部位線的位線電壓VBL同時下降至編程允許電平時， 要保持編程禁止電平的其他位線的位線電壓VBL可能由于如“A”所示的干擾現(xiàn)象而顯著地下降。相應地，可以增大在具有編程禁止狀態(tài)的存儲單元的溝道區(qū)中放電的溝道電壓的數(shù)量。但是，當與第二存儲單元相耦合的位線的位線電壓VBL基于組而下降時，要保持編程禁止電平的其他位線的位線電壓VBL如“B”所示稍稍下降，然后升高至編程禁止電平。 相應地，可以降低在具有編程禁止狀態(tài)的存儲單元的溝道區(qū)中放電的溝道電壓的數(shù)量。如在第二存儲單元的情況中那樣，可以通過基于組將與第一存儲單元相耦合的位線的位線電壓VBL降低至編程允許電平來降低在具有編程禁止狀態(tài)的存儲單元的溝道區(qū)中放電的溝道電壓的數(shù)量。如果如以上所述將位線分為多個組并且位線電壓基于組而在不同的時刻下降至編程允許電平，則可以使對于其他位線電壓而言的干擾現(xiàn)象最小化。位線電壓VBL不僅可以在上述的、頁緩沖器與一對位線相耦合的情況下基于組而在不同的時刻下降，也可以在頁緩沖器與一個位線相耦合的情況下基于組而在不同的時刻下降。可以獨立地應用所提出的防止溝道電壓的下降的方法，也可以同時應用一種或更多種方法。根據(jù)本發(fā)明，可以通過利用具有單階躍型脈沖的編程電壓將存儲單元的閾值電壓升高至不同的電平來提高編程操作的速度。另外，可以通過防止在設置為編程禁止狀態(tài)的存儲單元的溝道區(qū)中溝道電壓下降來防止由于當執(zhí)行編程操作時所提供的電壓變化而導致的編程操作中的錯誤。
權(quán)利要求
1.一種操作半導體存儲器件的方法，包括 選擇多個字線中的一個；將從第三電平逐漸下降至第一電平的編程電壓施加至所選擇的字線；并且每當改變所述編程電壓的電平時將位線放電。
2.如權(quán)利要求1所述的方法，還包括當將具有所述第三電平的編程電壓施加至所選擇的字線用于儲存第三編程數(shù)據(jù)時，將編程允許電壓施加至與被編程的字線耦合的位線；當將具有第二電平的編程電壓施加至所選擇的字線用于儲存所述第三編程數(shù)據(jù)或第二編程數(shù)據(jù)時，將所述編程允許電壓施加至與被編程的字線耦合的位線；當將具有所述第一電平的編程電壓施加至所選擇的字線用于儲存所述第三編程數(shù)據(jù)、 所述第二編程數(shù)據(jù)或第一編程數(shù)據(jù)時，將所述編程允許電壓施加至與被編程的字線耦合的位線，其中將編程禁止電壓施加至其他位線。
3.如權(quán)利要求1所述的方法，其中當所述位線放電時將存儲單元與所述位線斷開連接。
4.如權(quán)利要求1所述的方法，其中在將所述位線放電之后，每當施加編程禁止電壓時增大所述編程禁止電壓的電平。
5.如權(quán)利要求1所述的方法，其中每當改變所述編程電壓的電平時，增大施加至未選擇的字線的通過電壓的電平。
6.一種操作半導體存儲器件的方法，包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元； 將包括第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以將所述第三存儲單元的閾值電壓升高；將所述編程電壓的電平從所述第三電平降低至第二電平，并且將包括第二存儲單元的第二單元串的溝道區(qū)放電，以將所述第二存儲單元的閾值電壓升高；并且將所述編程電壓的電平從所述第二電平降低至第一電平，并且將包括第一存儲單元的第一單元串的溝道區(qū)放電，以將所述第一存儲單元的閾值電壓升高，其中在所述未選擇的字線的電壓電平升高至所述編程通過電壓的電平時，將所述單元串與位線斷開連接。
7.如權(quán)利要求6所述的方法，其中將所述溝道區(qū)放電包括在所述單元串與所述位線斷開連接的狀態(tài)中將位線電壓變?yōu)榫幊淘试S電平； 將所述單元串與所述位線連接；并且將所述溝道區(qū)放電。
8.如權(quán)利要求6所述的方法，其中每當將所述溝道區(qū)放電時增大所述編程通過電壓。
9.如權(quán)利要求6所述的方法，其中每當將所述溝道區(qū)放電時，將施加至所述位線以對所述溝道區(qū)預充電的編程禁止電壓升高。
10.一種操作半導體存儲器件的方法，包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元； 將包括第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以將所述第三存儲單元的閾值電壓升高；將所述編程電壓的電平從所述第三電平降低至第二電平，并且將包括第二存儲單元的第二單元串的溝道區(qū)放電，以將所述第二存儲單元的閾值電壓升高；并且將所述編程電壓的電平從所述第二電平降低至第一電平，并且將包括第一存儲單元的第一單元串的溝道區(qū)放電，以將所述第一存儲單元的閾值電壓升高；并且在所述單元串與所述位線斷開連接的情況下，將與所述第二單元串或第一單元串相耦合的位線的位線電壓變?yōu)榫幊淘试S電平，以將所述第一單元串或第二單元串的溝道區(qū)放 H1^ ο
11.如權(quán)利要求10所述的方法，其中每當將所述溝道區(qū)放電時，將施加至所述位線以對所述溝道區(qū)預充電的編程禁止電壓升高。
12.如權(quán)利要求10所述的方法，其中當將所述第二單元串的溝道區(qū)放電時，包括 將所述位線分成多個位線組；并且對所述位線組中的每個不同地設置與所述第二單元串相耦合的位線的位線電壓變?yōu)樗鼍幊淘试S電平的時刻，以將所述第二單元串的溝道區(qū)放電。
13.如權(quán)利要求10所述的方法，其中將所述第一單元串的溝道區(qū)放電包括 將所述位線分成多個位線組；并且對所述位線組中的每個不同地設置與所述第一單元串相耦合的位線的位線電壓變?yōu)樗鼍幊淘试S電平的時刻，以將所述第一單元串的溝道區(qū)放電。
14.如權(quán)利要求10所述的方法，其中每當將所述溝道區(qū)放電時將所述編程通過電壓升尚ο
15.如權(quán)利要求14所述的方法，其中每當將所述溝道區(qū)放電時，將施加至所述位線以對所述溝道區(qū)預充電的編程禁止電壓升高。
16.一種操作半導體存儲器件的方法，包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元； 將包括第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以將所述第三存儲單元的閾值電壓升高；將所述編程電壓的電平從所述第三電平降低至第二電平，并且將包括第二存儲單元的第二單元串的溝道區(qū)放電，以將所述第二存儲單元的閾值電壓升高；并且將所述編程電壓的電平從所述第二電平降低至第一電平，并且將包括第一存儲單元的第一單元串的溝道區(qū)放電，以將所述第一存儲單元的閾值電壓升高，其中每當將所述溝道區(qū)放電時增大編程通過電壓。
17.如權(quán)利要求16所述的方法，其中每當將所述溝道區(qū)放電時，增大施加至所述位線以對所述溝道區(qū)預充電的編程禁止電壓。
18.如權(quán)利要求16所述的方法，其中在所述未選擇的字線的電壓電平升高至所述編程通過電壓的電平時，將所述單元串與所述位線斷開連接，并且每當將所述溝道區(qū)放電時，將施加至所述位線以對所述溝道區(qū)預充電的編程禁止電壓升高。
19.一種操作半導體存儲器件的方法，包括將單元串與相應位線耦合，所述單元串包括柵極與相應字線相耦合的存儲單元； 將包括第三存儲單元的第三單元串的溝道區(qū)放電，并且將其余單元串的溝道區(qū)預充電；將編程通過電壓施加至未選擇的字線；將具有第三電平的編程電壓施加至所選擇的字線，以將所述第三存儲單元的閾值電壓升高；將所述編程電壓的電平從所述第三電平降低至第二電平，并且將包括第二存儲單元的第二單元串的溝道區(qū)放電，以將所述第二存儲單元的閾值電壓升高；并且將所述編程電壓的電平從所述第二電平降低至第一電平，并且將包括第一存儲單元的第一單元串的溝道區(qū)放電，以將所述第一存儲單元的閾值電壓升高，其中每當將所述溝道區(qū)放電時，將施加至所述位線以對所述溝道區(qū)預充電的編程禁止電壓升高。
全文摘要
本發(fā)明提供一種操作半導體存儲器件的方法，包括選擇多個字線中的一個；將從第三電平逐漸下降至第一電平的編程電壓施加至所選擇的字線；并且每當改變編程電壓的電平時將位線放電。
文檔編號G11C16/24GK102237137SQ20111002665
公開日2011年11月9日 申請日期2011年1月25日 優(yōu)先權(quán)日2010年4月29日
發(fā)明者李珉圭 申請人:海力士半導體有限公司