專利名稱：一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)隨機(jī)存儲器設(shè)計(jì)領(lǐng)域，特別涉及一種兩端口靜態(tài)隨機(jī)存儲器。背景技術(shù)：
隨著移動終端，如智能手機(jī)和平板電腦市場的快速增長，視頻處理引擎的性能(例如運(yùn)行速度，數(shù)字圖像的精度)得到顯著改善。在這些處理器中，兩端口靜態(tài)隨機(jī)存儲器(2P-SRAM)被廣泛使用。這種存儲器允許在一個(gè)時(shí)鐘周期內(nèi)，對一個(gè)讀端口和一個(gè)寫端口同時(shí)操作。根據(jù)國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)預(yù)測，靜態(tài)隨機(jī)存儲器的面積將越來越大，到2013年，將占到整個(gè)片上系統(tǒng)(SOC)面積的90%以上。對于實(shí)時(shí)的視頻處理S0C，這種趨勢更加明顯。一個(gè)用于高清數(shù)字電視解碼的11.264解碼器，需要至少50(^-1^仏的靜態(tài)隨機(jī)存儲器作為搜索窗口緩沖區(qū)。而2P-SRAM的存儲單元與傳統(tǒng)的6管存儲單元(6T SRAM)相t匕，面積增加了近兩倍。同時(shí)，2P-SRAM通常位于視頻處理器的關(guān)鍵路徑，因此快速的讀訪問時(shí)間是必需的?；?P-SRAM存儲單元的設(shè)計(jì)，存 儲單元版圖的寬度(字線方向)是6管存儲單元版圖寬度的近兩倍，因此字線的長度也將翻倍。字線長度的翻倍，將導(dǎo)致由字線寄生所導(dǎo)致的時(shí)間常數(shù)(RC)增加四倍，從而增加了字線由于寄生而導(dǎo)致的延時(shí)。而字線通常處于靜態(tài)存儲器讀訪問操作的關(guān)鍵路徑上，因此字線延時(shí)的增加，也就增加了讀訪問時(shí)間。因此，設(shè)計(jì)面積效率高，同時(shí)具有快速讀訪問時(shí)間的兩端口靜態(tài)隨機(jī)存儲器充滿了挑戰(zhàn)。

發(fā)明內(nèi)容本發(fā)明的目的在于提出一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，用以減小存儲陣列面積，減小字線的長度，降低讀操作訪問時(shí)間。為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，包括寫驅(qū)動器、寫位線選擇器、寫列譯碼器、寫控制電路、寫自定時(shí)模塊、靈敏放大器、讀位線選擇器與位線預(yù)充、讀列譯碼器、讀控制電路、讀自定時(shí)模塊，行譯碼器和存儲單元陣列；寫位線選擇器陣列包括多個(gè)，每個(gè)寫位線選擇器通過一對位線連接對應(yīng)的一列存儲單元；讀位線選擇器與位線預(yù)充陣列包括多個(gè)，每個(gè)讀位線選擇器與位線預(yù)充通過一對位線連接對應(yīng)的一列存儲單元；寫驅(qū)動器通過寫位線選擇器陣列連接存儲單元陣列，靈敏放大器通過讀位線選擇器與位線預(yù)充陣列連接存儲單元陣列；行譯碼器通過多條字線連接寫復(fù)制單元、讀復(fù)制單元和對應(yīng)行的存儲單元，行譯碼器還連接讀控制電路和寫控制電路；讀控制電路連接讀位線選擇器與位線預(yù)充陣列中每一個(gè)位線預(yù)充、讀復(fù)制電路、寫復(fù)制電路、靈敏放大器，行譯碼器和讀列譯碼器；寫控制電路連接寫復(fù)制電路、寫列譯碼器，讀復(fù)制電路和行譯碼器；讀列譯碼器通過多條讀譯碼線連接對應(yīng)列的讀位線選擇器；寫列譯碼器通過多條寫譯碼線連接對應(yīng)列的寫位線選擇器；所述寫復(fù)制電路連接寫復(fù)制單元，讀復(fù)制電路連接讀復(fù)制單元。本發(fā)明進(jìn)一步的改進(jìn)在于:所述存儲單元為6管存儲單元。本發(fā)明進(jìn)一步的改進(jìn)在于:行譯碼器通過對讀寫行預(yù)譯碼結(jié)果的選擇與譯碼器第二級共用，在一個(gè)周期內(nèi)先后產(chǎn)生讀字線信號和寫字線信號。本發(fā)明進(jìn)一步的改進(jìn)在于:讀控制電路用于:為存儲器產(chǎn)生內(nèi)部時(shí)鐘信號CLK_INT,為行譯碼器產(chǎn)生讀字線使能信號RWL_EN，為讀列譯碼器S3產(chǎn)生讀位線選擇使能信號MUX_RD_N_EN,為讀位線選擇器與位線預(yù)沖產(chǎn)生位線預(yù)充電信號PRE_N，為靈敏放大器產(chǎn)生使能信號SAE，為讀自定時(shí)模塊產(chǎn)生讀復(fù)制字線RD_DWL ;所述讀自定時(shí)模塊包括讀復(fù)制單元和讀復(fù)制電路。本發(fā)明進(jìn)一步的改進(jìn)在于:寫控制電路用于:為行譯碼器產(chǎn)生讀寫譯碼使能信號WE/REN和寫字線使能信號WWL_EN，為寫列譯碼器產(chǎn)生寫位線選擇使能信號MUX_WR_EN，為寫自定時(shí)模塊產(chǎn)生寫復(fù)制字線信號WR_DWL;所述寫自定時(shí)電路包括寫復(fù)制電路和寫復(fù)制單元。一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，利用讀寫端口復(fù)用技術(shù)，采用傳統(tǒng)的6管存儲單元，實(shí)現(xiàn)了一個(gè)周期內(nèi)先讀后寫操作；所述使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器包括行譯碼器、讀控制電路、寫控制電路、讀列譯碼器，寫列譯碼器和存儲單元陣列；行譯碼器通過多條字線連接寫復(fù)制單元、讀復(fù)制單元和對應(yīng)行的存儲單元，行譯碼器還連接讀控制電路和寫控制電路；讀控制電路連接讀位線選擇器與位線預(yù)充陣列中每一個(gè)位線預(yù)充、讀復(fù)制電路、寫復(fù)制電路、靈敏放大器，行譯碼器和讀列譯碼器；寫控制電路連接寫復(fù)制電路、寫列譯碼器，讀復(fù)制電路和行譯碼器；讀列譯碼器通過多條讀譯碼線連接對應(yīng)列的讀位線選擇器；寫列譯碼器通過多條寫譯碼線連接對應(yīng)列的寫位線選擇器。本發(fā)明進(jìn)一步的改進(jìn)在于:行譯碼器通過對讀寫行預(yù)譯碼結(jié)果的選擇與譯碼器第二級共用，在一個(gè)周期內(nèi)先后產(chǎn)生讀字線信號和寫字線信號。本發(fā)明進(jìn)一步的改進(jìn)在于:讀控制電路用于:為存儲器產(chǎn)生內(nèi)部時(shí)鐘信號CLK_INT,為行譯碼器產(chǎn)生讀字線使能信號RWL_EN，為讀列譯碼器S3產(chǎn)生讀位線選擇使能信號MUX_RD_N_EN,為讀位線選擇器與位線預(yù)沖產(chǎn)生位線預(yù)充電信號PRE_N，為靈敏放大器產(chǎn)生靈敏放大使能信號SAE，為讀自定時(shí)模塊產(chǎn)生讀復(fù)制字線RD_DWL ;所述讀自定時(shí)模塊包括讀復(fù)制單元和讀復(fù)制電路。本發(fā)明進(jìn)一步的改進(jìn)在于:寫控制電路用于:為行譯碼器產(chǎn)生讀寫譯碼使能信號WE/REN和寫字線使能信號WWL_EN，為寫列譯碼器產(chǎn)生寫位線選擇使能信號MUX_WR_EN，為寫自定時(shí)模塊產(chǎn)生寫復(fù)制字線信號WR_DWL;所述寫自定時(shí)電路包括寫復(fù)制電路和寫復(fù)制單元。相對于現(xiàn)有技術(shù)，本發(fā)明具有以下優(yōu)點(diǎn):本發(fā)明提出一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，根據(jù)輸入讀寫行地址，行譯碼器在一個(gè)周期內(nèi)，先后產(chǎn)生讀寫字線信號；根據(jù)讀寫列地址，讀寫列譯碼器分別產(chǎn)生讀寫位線選擇信號。讀寫控制電路分別產(chǎn)生讀寫操作所需要的控制信號；本發(fā)明利用端口復(fù)用技術(shù)，采用傳統(tǒng)的6管存儲單元，實(shí)現(xiàn)了兩端口存儲單元的功能，降低了存儲陣列的面積。本發(fā)明中行譯碼器的字線譯碼使能與驅(qū)動器被讀寫譯碼共用，從降低了行譯碼器的面積。與傳統(tǒng)的基于雙端口存儲單元的設(shè)計(jì)相t匕，本發(fā)明存儲器的面積下降近50%。
圖1為根據(jù)本發(fā)明實(shí)施的一個(gè)兩端口靜態(tài)隨機(jī)存儲器實(shí)例圖。圖2為靜態(tài)隨機(jī)存儲器的一個(gè)存儲單元實(shí)例圖。圖3為行譯碼器電路設(shè)計(jì)原理圖。圖4為讀控制電路設(shè)計(jì)原理圖。圖5為寫控制電路設(shè)計(jì)原理圖。圖6為讀列譯碼器電路設(shè)計(jì)原理圖。圖7為寫列譯碼器電路設(shè)計(jì)原理圖。圖8為所示實(shí)例中主要信號的波形圖。
具體實(shí)施方式下面結(jié)合附圖對本發(fā)明的實(shí)施方式做進(jìn)一步描述。請參閱圖1所示，本發(fā)明一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器圖，包括存儲單元陣列、行譯碼器S0、讀列譯碼器S3、讀控制電路S1、寫列譯碼器S4、寫控制電路S2、寫驅(qū)動器、寫位線選擇器陣列、寫自定時(shí)模塊、讀位線選擇器與位線預(yù)充陣列、靈敏放大器和讀自定時(shí)模塊。寫位線選擇器陣列包括多個(gè)，每個(gè)寫位線選擇器通過一對位線BL/BLB連接對應(yīng)的一列存儲單元。讀位線選 擇器與位線預(yù)充陣列包括多個(gè)，每個(gè)讀位線選擇器與位線預(yù)充通過一對位線BL/BLB連接對應(yīng)的一列存儲單元。寫驅(qū)動器通過寫位線選擇器陣列連接存儲單元陣列，靈敏放大器通過讀位線選擇器與位線預(yù)充陣列連接存儲單元陣列。行譯碼器SO通過多條字線連接寫復(fù)制單元、讀復(fù)制單元和對應(yīng)行的存儲單元S5，行譯碼器SO還連接讀控制電路SI和寫控制電路S2。讀控制電路SI連接讀位線選擇器與位線預(yù)充陣列中每一個(gè)位線預(yù)充、讀復(fù)制電路、寫復(fù)制電路、靈敏放大器，行譯碼器SO和讀列譯碼器S3。寫控制電路S2連接寫復(fù)制電路、寫列譯碼器S4，讀復(fù)制電路和行譯碼器S0。讀列譯碼器S3通過多條讀譯碼線連接對應(yīng)列的讀位線選擇器。寫列譯碼器S4通過多條寫譯碼線連接對應(yīng)列的寫位線選擇器。如圖2所示，圖2為兩端口靜態(tài)隨機(jī)存儲器的一個(gè)存儲單元S5實(shí)例，每個(gè)存儲單元含有一對存儲節(jié)點(diǎn)BIT/BITB，一個(gè)字線WL，一對位線BL/BLB。本發(fā)明存儲單元采用傳統(tǒng)的6管存儲單元。如圖1所示，對于讀操作，其原理如下:首先行譯碼器SO根據(jù)譯碼結(jié)果WL[O], -,WL[N]驅(qū)動被選中的字線，將被選中存儲單元的開關(guān)晶體管打開，存儲單元中存儲“O”的節(jié)點(diǎn)，對該側(cè)通過傳輸管相連的已預(yù)沖到電源電壓的位線放電。讀位線選擇器根據(jù)讀列譯碼器S3譯碼結(jié)果MUX_RD_N [O],…，MUX_RD_N [Μ]將被選中的位線RD_BL/RD_BLB與靈敏放大器的輸入連通。當(dāng)RD_BL/RD_BLB上的電壓差達(dá)到靈敏放大器可正確工作的電壓差A(yù)V時(shí)，讀控制電路SI控制靈敏放大器使能信號SAE有效，靈敏放大器工作，將讀位線RD_BL/RD_BLB上的差分小信號放大至全擺幅信號，并輸出至Q。讀自定時(shí)模塊為讀操作提供自定時(shí)，確定讀字線的關(guān)閉時(shí)間。此后字線關(guān)閉，靈敏放大器使能信號無效，讀操作完成。對于寫操作，其原理如下:首先，寫驅(qū)動器在寫使能WEN (低電平有效)有效時(shí)工作，否則輸出為高阻態(tài)。寫位線選擇器根據(jù)寫列譯碼器S4譯碼結(jié)果MUX_WR
，…，MUX_WR[M]將寫驅(qū)動器的輸出寫位線WR_BL/WR_BLB與被選中的位線連通，數(shù)據(jù)由寫驅(qū)動器傳輸至位線。同時(shí)行譯碼器SO跟據(jù)譯碼結(jié)果WL
，…，WL[N]，驅(qū)動被選中的字線，將被選中存儲單元的開關(guān)晶體管打開，位線上的數(shù)據(jù)將覆蓋存儲節(jié)點(diǎn)上原有的數(shù)據(jù)。寫自定時(shí)模塊為寫操作提供自定時(shí)，確定與字線的關(guān)閉時(shí)間。此后字線關(guān)閉，與操作完成。請參閱圖3所示，圖3為行譯碼器SO電路設(shè)計(jì)原理圖。該電路主要為存儲單元，寫復(fù)制單元，讀復(fù)制單元提供字線信號。行譯碼器SO由預(yù)譯碼器、選擇器，字線譯碼使能與驅(qū)動器三部分組成。預(yù)譯碼器由讀預(yù)譯碼器和寫預(yù)譯碼器組成。讀預(yù)譯碼器包括地址鎖存器和譯碼器。地址鎖存器由負(fù)電平鎖存器LN構(gòu)成，使用本地時(shí)鐘信號CLK_INT對讀行地址RD_R0W_ADDR鎖存。譯碼器由靜態(tài)與門構(gòu)成，根據(jù)鎖存后的讀地址RA譯碼得到讀預(yù)譯碼結(jié)果R_PRE_DEC。由于負(fù)電平鎖存器LN在CLK_INT為低電平時(shí)對讀行地址RD_R0W_ADDR透明，因此允許讀預(yù)譯碼借用上一周期的時(shí)間，從而提高讀譯碼速度，降低讀訪問延時(shí)；寫預(yù)譯碼器包括地址寄存器和譯碼器。地址寄存器由上升沿采樣的D觸發(fā)器DFF構(gòu)成，使用本地時(shí)鐘信號CLK_INT對寫行地址WR_R0W_ADDR寄存。譯碼器由靜態(tài)與門構(gòu)成，根據(jù)DFF采樣后的寫地址WA譯碼得到寫預(yù)譯碼結(jié)果W_PRE_DEC。由于D觸發(fā)器DFF在CLK_INT的上升沿對寫行地址WR_R0W_ADDR采樣，因此可以保證寫地址WA在整個(gè)時(shí)鐘周期內(nèi)保持穩(wěn)定。行譯碼器的第二部分選擇器由兩輸入選擇器2:1MUX和驅(qū)動器組成。2:1MUX根據(jù)寫/讀譯碼使能信號WE/REN對讀寫預(yù)譯碼結(jié)果R_PRE_DEC和W_PRE_DEC進(jìn)行選擇，當(dāng)WE/REN為高電平時(shí)，寫譯碼有效，選擇器選通W_PRE_DEC ；當(dāng)WE/REN為低電平時(shí)，讀譯碼有效，選擇器選通R_PRE_DEC。選擇器的輸出經(jīng)過驅(qū)動后得到預(yù)譯碼結(jié)果PRE_DEC。行譯碼器第三部分字線譯碼使能與驅(qū)動器由字線譯碼器，字線使能和驅(qū)動器組成。字線譯碼器由靜態(tài)與門構(gòu)成，根據(jù)預(yù)譯碼結(jié)果PRE_DEC譯碼得到字線電平信號WL_L。字線使能和驅(qū)動器由靜態(tài)或門、與門及輸出驅(qū)動器構(gòu)成。讀字線使能信號RWL_EN和寫字線使能信號WWL_EN經(jīng)過或門后得到字線使能信號WL_EN，WL_EN和WL_L經(jīng)過與門后得到字線脈沖信號WL_P，WL_P經(jīng)過驅(qū)動得到最終的字線信號WL。對于整個(gè)行譯碼器來說，當(dāng)WE/REN為高電平時(shí)，譯碼結(jié)果為寫字線，當(dāng)WE/REN為低電平時(shí)，譯碼結(jié)果為讀字線。RWL_EN決定讀字線信號的上升沿與脈沖寬度，WWL_EN決定寫字線信號 的上升沿與脈沖寬度。由于行譯碼器第三部分字線譯碼使能和驅(qū)動器是讀寫共用的，因而降低了行譯碼器的面積。請參閱圖4所示，圖4為讀控制電路SI設(shè)計(jì)原理圖。讀控制電路SI由門控時(shí)鐘，讀復(fù)制字線產(chǎn)生器，位線預(yù)沖信號產(chǎn)生器組成。門控時(shí)鐘由反相器，負(fù)電平鎖存器LN和與門構(gòu)成。時(shí)鐘使能信號CEN經(jīng)過反相器反相得到CE信號，CE經(jīng)過由時(shí)鐘信號CLK控制的負(fù)電平鎖存器LN鎖存后再與CLK相與得到本地時(shí)鐘信號CLK_INT。讀復(fù)制字線信號產(chǎn)生器主要由一對交叉耦合的或非門組成的RS-觸發(fā)器和驅(qū)動器構(gòu)成。CLK_INT為置位信號，低電平時(shí)置RS-觸發(fā)器輸出QO為高電平，讀復(fù)制位線信號RD_DBL為復(fù)位信號，低電平時(shí)將QO復(fù)位為低電平。QO和CLK_INT相與后得到讀復(fù)制字線信號RD_DWL。RD_DWL經(jīng)過驅(qū)動器產(chǎn)生讀字線使能信號RWL_EN。RD_DWL經(jīng)過反相器產(chǎn)生讀位線選擇使能信號MUX_RD_N_EN。RD_DWL經(jīng)過延時(shí)單元delayO后驅(qū)動，產(chǎn)生靈敏放大器使能信號SAE。DelayO保證讀位線電壓差到達(dá)靈敏放大器正確工作時(shí)所需AV時(shí)，SAE才開始有效，確保靈敏放大器正確工作。位線預(yù)沖信號產(chǎn)生器主要由RS-觸發(fā)器和驅(qū)動器構(gòu)成。CLK.1NT為置位信號，低電平時(shí)置RS-觸發(fā)器輸出Ql為高電平，寫復(fù)制位線信號WR_DBL經(jīng)過延時(shí)delay2單元后的信號為復(fù)位信號，低電平時(shí)將Ql復(fù)位為低電平。Ql和CLK_INT相與并經(jīng)過驅(qū)動器后產(chǎn)生位線預(yù)沖信號PRE_N。Delay2確保寫操作完成后，即寫驅(qū)動器將位線完全釋放后，位線預(yù)沖信號PRE_N才開始預(yù)沖位線(低電平有效)，避免因?qū)戲?qū)動器與位線預(yù)充同時(shí)驅(qū)動位線而造成的寫失敗。請參閱圖5所不，圖5為與控制電路S2設(shè)計(jì)原理圖。與控制電路S2由與復(fù)制字線信號產(chǎn)生器和寫/讀譯碼使能信號產(chǎn)生器組成。寫復(fù)制字線信號產(chǎn)生器主要由RS-觸發(fā)器和驅(qū)動構(gòu)成。讀復(fù)制位線RD_DBL經(jīng)過延時(shí)單元delayl后的信號為置位信號，低電平時(shí)置RS-觸發(fā)器輸出Q2為高電平，寫復(fù)制位線信號WR_DBL為復(fù)位信號，低電平時(shí)將Q2復(fù)位為低電平。Q2經(jīng)過驅(qū)動后產(chǎn)生寫復(fù)制字線信號WR_DWL。WR_DWL經(jīng)過驅(qū)動后分別產(chǎn)生寫字線使能信號WWL_EN和寫位線選擇使能信號MUX_WR_EN。Delayl確保讀操作完成后，才可以開始寫操作。寫/讀譯碼使能信號產(chǎn)生器主要由RS-觸發(fā)器和驅(qū)動器構(gòu)成。讀復(fù)制位線RD_DBL為置位信號，低電平時(shí)置RS-觸發(fā)器輸出Q3為高電平，寫復(fù)制位線信號WR_DBL經(jīng)過延時(shí)單元delay2后的信號為復(fù)位信號，低電平時(shí)將Q2復(fù)位為低電平。Q3經(jīng)過驅(qū)動后產(chǎn)生寫/讀譯碼使能信號WE/REN。Delay2確保寫操作結(jié)束后，才可以開始讀譯碼。請參閱圖6所示，圖6為讀列譯碼器S3的電路設(shè)計(jì)原理圖。讀列譯碼器S3由預(yù)譯碼器和譯碼使能與驅(qū)動器組成。預(yù)譯碼器包括地址鎖存器和譯碼器。地址鎖存器由負(fù)電平鎖存器LN構(gòu)成，使用本地時(shí)鐘信號CLK_INT對讀列地址RD_C0L_ADDR鎖存。譯碼器由靜態(tài)與門構(gòu)成，根據(jù)鎖存后的讀地址RCA譯碼得到預(yù)譯碼結(jié)果R_C0L_PRE_DEC。由于負(fù)電平鎖存器LN在CLK_INT為低電平時(shí)對讀行地址RD_C0L_ADDR透明，因此允許讀預(yù)譯碼借用上一周期的時(shí)間。譯碼使能與驅(qū)動器由譯碼器，使能和驅(qū)動器組成。譯碼器由靜態(tài)與門構(gòu)成，根據(jù)預(yù)譯碼結(jié)果R_C0L_PRE_DEC譯碼產(chǎn)生讀位線選擇電平信號MUX_RD_N_L。讀位線選擇使能信號MUX_RD_N_EN和MUX_RD_N_L經(jīng)過與門后產(chǎn)生讀位線選擇脈沖信號MUX_RD_N_P，MUX_RD_N_P經(jīng)過驅(qū)動后產(chǎn)生讀位線選擇信號MUX_RD_N。請參閱圖7所示，圖7為寫列譯碼器S4電路設(shè)計(jì)原理圖。寫列譯碼器S4由預(yù)譯碼器和譯碼使能與驅(qū)動器組成。預(yù)譯碼器包括地址寄存器和譯碼器。地址寄存器由上升沿采樣的D觸發(fā)器DFF構(gòu)成，使用本地時(shí)鐘信號CLK_INT對寫列地址WR_C0L_ADDR寄存。譯碼器由靜態(tài)與門構(gòu)成，根據(jù)DFF采樣后的寫地址WCA譯碼產(chǎn)生預(yù)譯碼結(jié)果W_C0L_PRE_DEC。由于D觸發(fā)器DFF在CLK_INT的上升沿對寫行地址WR_R0W_ADDR采樣，因此可以保證寫地址WCA在整個(gè)時(shí)鐘周期內(nèi)保持穩(wěn)定。譯碼使能與驅(qū)動器由譯碼器，使能和驅(qū)動器組成。譯碼器由靜態(tài)與門構(gòu)成，根據(jù)預(yù)譯碼結(jié)果W_C0L_PRE_DEC譯碼產(chǎn)生寫位線選擇電平信號MUX_WR_L。寫位線選擇使能信號MUX_WR_EN和MUX_WR_L經(jīng)過與門后產(chǎn)生寫位線選擇脈沖信號MUX_WR_P, MUX_WR_P經(jīng)過驅(qū)動后產(chǎn)生寫位線選擇信號MUX_WR。請參閱圖8所示，圖8為本實(shí)例關(guān)鍵信號的時(shí)序波形圖。其中帶箭頭的線表示信號的轉(zhuǎn)換關(guān)系。在CLK的上升沿到達(dá)時(shí)，讀操作READ開始。在READ開始之前，位線預(yù)沖信號PRE_N (低電平有效)在CLK上升沿時(shí)為高，將位線BL釋放。讀復(fù)制字線信號RD_DWL為讀自定時(shí)模塊的字線信號，在CLK的上升沿有效?？刂谱x復(fù)制電路對已經(jīng)預(yù)沖為高電平的讀復(fù)制位線信號RD_DBL放電，RD_DBL下降，反饋給讀控制電路，控制RD_DWL信號下降。RD_DWL為讀操作提供參考信號，所有的讀控制信號都由RD_DWL產(chǎn)生。RD_DWL的上升沿表示READ開始占用字線WL和位線BL，下降沿表示READ開始釋放WL與BL，此時(shí)可被寫操作WRITE占用。因而可使用RD_DWL的下降沿作為WRITE開始的觸發(fā)信號。RD_DWL的下降沿又是由RD_DBL下降沿決定，所以可用RD_DBL下降沿作為WRITE開始的觸發(fā)信號。RD_DBL的下降沿觸發(fā)WE/REN為高電平，行譯碼器中的選擇器選通寫行預(yù)譯碼結(jié)果，譯碼產(chǎn)生寫字線信號。同時(shí)RD_DBL經(jīng)過延時(shí)單元delayl后的下降沿觸發(fā)寫復(fù)制字線信號WR_DWL有效。WR.DWL的上升沿決定了寫字線的上升沿，由于行譯碼器的字線譯碼使能與驅(qū)動器被讀和寫共用，為了保證讀字線和寫字線之間有足夠的時(shí)間間隔，確保READ完成后才開始WRITE，因而加入了延時(shí)單元delayl。與讀自定時(shí)原理相似，WR_DWL有效時(shí)對已經(jīng)預(yù)沖為高電平的寫復(fù)制位線信號WR_DBL放電，WR_DBL下降，反饋給寫控制電路，控制WR_DWL下降。和READ相似，WR_DWL的上升沿表示W(wǎng)RITE開始占用WL和BL，下降沿表示W(wǎng)RITE開始釋放WL和BL。因此，WR_DWL的下降沿可作為位線預(yù)沖操作PRE_C開始的觸發(fā)信號。WR_DWL的下降沿又是由WR_DBL的下降沿決定，所以可用WR_DBL下降沿作為位線預(yù)沖操作PRE_C開始的觸發(fā)信號。為了保證WRITE完全釋放位線，將WR_DBL經(jīng)過延時(shí)單元delay2后的信號的下降沿作為觸發(fā)信號，觸發(fā)位線預(yù)沖信號PRE_N (低電平有效)有效，PRE_N將位線BL預(yù)沖至高電平，為下一周期的讀寫操作做好準(zhǔn)備。PRE_N的下降沿表示PRE_C開始占用BL，上升沿表示PRE_C開始釋放BL。WR_DBL經(jīng)過延時(shí)單元delay2后的信號的下降沿同時(shí)將寫/讀譯碼使能信號WE/REN信號復(fù)位，此后寫操作結(jié)束，讀譯碼有效。
權(quán)利要求
1.一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，包括寫驅(qū)動器、寫位線選擇器、寫列譯碼器、寫控制電路、寫自定時(shí)模塊、靈敏放大器、讀位線選擇器與位線預(yù)充、讀列譯碼器、讀控制電路、讀自定時(shí)模塊，行譯碼器和存儲單元陣列； 寫位線選擇器陣列包括多個(gè)，每個(gè)寫位線選擇器通過一對位線連接對應(yīng)的一列存儲單元；讀位線選擇器與位線預(yù)充陣列包括多個(gè)，每個(gè)讀位線選擇器與位線預(yù)充通過一對位線連接對應(yīng)的一列存儲單元；寫驅(qū)動器通過寫位線選擇器陣列連接存儲單元陣列，靈敏放大器通過讀位線選擇器與位線預(yù)充陣列連接存儲單元陣列； 行譯碼器通過多條字線連接寫復(fù)制單元、讀復(fù)制單元和對應(yīng)行的存儲單元，行譯碼器還連接讀控制電路和與控制電路； 讀控制電路連接讀位線選擇器與位線預(yù)充陣列中每一個(gè)位線預(yù)充、讀復(fù)制電路、寫復(fù)制電路、靈敏放大器，行譯碼器和讀列譯碼器； 寫控制電路連接寫復(fù)制電路、寫列譯碼器，讀復(fù)制電路和行譯碼器； 讀列譯碼器通過多條讀譯碼線連接對應(yīng)列的讀位線選擇器； 寫列譯碼器通過多條寫譯碼線連接對應(yīng)列的寫位線選擇器； 所述寫復(fù)制電路連接寫復(fù)制單元，讀復(fù)制電路連接讀復(fù)制單元。
2.根據(jù)權(quán)利要求1所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，所述存儲單元為6管存儲單元。
3.根據(jù)權(quán)利要求1所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，行譯碼器通過對讀寫行預(yù)譯碼結(jié)果的選擇與譯碼器第二級共用，在一個(gè)周期內(nèi)先后產(chǎn)生讀字線信號和寫字線信號。
4.根據(jù)權(quán)利要求1所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，讀控制電路用于:為靜態(tài)隨機(jī)存儲器產(chǎn)生內(nèi)部時(shí)鐘信號CLK_INT，為行譯碼器產(chǎn)生讀字線使能信號RWL_EN，為讀列譯碼器產(chǎn)生讀位線選擇使能信號MUX_RD_N_EN，為讀位線選擇器與位線預(yù)沖產(chǎn)生位線預(yù)充電信號PRE_N，為靈敏放大器產(chǎn)生使能信號SAE，為讀自定時(shí)模塊產(chǎn)生讀復(fù)制字線RD_DWL ;所述讀自定時(shí)模塊包括讀復(fù)制單元和讀復(fù)制電路。
5.根據(jù)權(quán)利要求1所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，寫控制電路用于:為行譯碼器產(chǎn)生寫/讀譯碼使能信號WE/REN和寫字線使能信號WWL_EN,為寫列譯碼器產(chǎn)生寫位線選擇使能信號MUX_WR_EN，為寫自定時(shí)模塊產(chǎn)生寫復(fù)制字線信號WR_DWL ;所述寫自定時(shí)電路包括寫復(fù)制電路和寫復(fù)制單元。
6.一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，利用讀寫端口復(fù)用技術(shù)，采用傳統(tǒng)的6管存儲單元，實(shí)現(xiàn)了一個(gè)周期內(nèi)先讀后寫操作；所述使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器包括行譯碼器、讀控制電路、寫控制電路、讀列譯碼器，寫列譯碼器和存儲單元陣列； 行譯碼器通過多條字線連接寫復(fù)制單元、讀復(fù)制單元和對應(yīng)行的存儲單元，行譯碼器還連接讀控制電路和與控制電路； 讀控制電路連接讀位線選擇器與位線預(yù)充陣列中每一個(gè)位線預(yù)充、讀復(fù)制電路、寫復(fù)制電路、靈敏放大器、行譯碼器和讀列譯碼器； 寫控制電路連接寫復(fù)制電路、寫列譯碼器、讀復(fù)制電路和行譯碼器； 讀列譯碼器通過多條讀譯碼線連接對應(yīng)列的讀位線選擇器；寫列譯碼器通過多條寫譯碼線連接對應(yīng)列的寫位線選擇器。
7.根據(jù)權(quán)利要求6所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，行譯碼器通過對讀寫行預(yù)譯碼結(jié)果的選擇和譯碼器第二級共用，在一個(gè)周期內(nèi)先后產(chǎn)生讀字線信號和寫字線信號。
8.根據(jù)權(quán)利要求6所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，讀控制電路用于:為整個(gè)靜態(tài)隨機(jī)存儲器產(chǎn)生內(nèi)部時(shí)鐘信號CLK_INT，為行譯碼器產(chǎn)生讀字線使能信號RWL_EN，為讀列譯碼器產(chǎn)生讀位線選擇使能信號MUX_RD_N_EN，為讀位線選擇器與位線預(yù)沖產(chǎn)生位線預(yù)充信號PRE_N，為靈敏放大器產(chǎn)生靈敏放大使能信號SAE，為讀自定時(shí)模塊產(chǎn)生讀復(fù)制字線RD_DWL ;所述讀自定時(shí)模塊包括讀復(fù)制單元和讀復(fù)制電路。
9.根據(jù)權(quán)利要求6所述的一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，其特征在于，寫控制電路用于:為行譯碼器產(chǎn)生寫/讀譯碼使能信號WE/REN和寫字線使能信號WWL_EN為寫列譯碼器產(chǎn)生寫位線選擇使能信號MUX_WR_EN，為寫自定時(shí)模塊產(chǎn)生寫復(fù)制字線信號WR_DWL ;所述 寫自定時(shí)電路包括寫復(fù)制電路和寫復(fù)制單元。
全文摘要
本發(fā)明提供一種使用單端口存儲單元的兩端口靜態(tài)隨機(jī)存儲器，該設(shè)計(jì)主要由寫驅(qū)動器、寫位線選擇器、寫列譯碼器、寫控制電路、寫自定時(shí)模塊、靈敏放大器、讀位線選擇器與位線預(yù)充、讀列譯碼器、讀控制電路、讀自定時(shí)模塊，行譯碼器和存儲單元陣列組成。根據(jù)輸入讀寫行地址，行譯碼器在一個(gè)周期內(nèi)，先后產(chǎn)生讀寫字線信號。根據(jù)讀寫列地址，讀寫列譯碼器分別產(chǎn)生讀寫位線選擇信號。讀寫控制電路分別產(chǎn)生讀寫操作所需要的控制信號。本設(shè)計(jì)利用讀寫端口復(fù)用技術(shù)，使用傳統(tǒng)的6管存儲單元，實(shí)現(xiàn)了兩端口存儲單元的功能。與傳統(tǒng)的基于雙端口存儲單元的設(shè)計(jì)相比，本設(shè)計(jì)面積下降近50%。
文檔編號G11C11/413GK103106918SQ20121056699
公開日2013年5月15日 申請日期2012年12月24日 優(yōu)先權(quán)日2012年12月24日
發(fā)明者熊保玉, 拜福君 申請人:西安華芯半導(dǎo)體有限公司