改善sram單元可寫性的制作方法
【專利摘要】用于檢測和改善靜態(tài)隨機存取存儲器SRAM單元的可寫性的系統(tǒng)和方法。產(chǎn)生(110)對應(yīng)于操作條件的偏置電壓值(114)，所述操作條件例如為指示包括所述SRAM單元的外部SRAM陣列的單元寫入失敗條件的工藝、電壓或溫度操作條件。將此偏置電壓值施加到模型SRAM陣列(130)中的SRAM單元的字線。檢測用于以紋波方式通過所述模型SRAM陣列的觸發(fā)信號(124)的第一延遲(164)且將其與參考延遲(122)進行比較。在所述第一延遲大于或等于所述參考延遲的情況下產(chǎn)生寫入輔助指示(162)?；谒鰧懭胼o助指示，將寫入輔助提供到所述SRAM單元。
【專利說明】改善SRAM單元可寫性
[0001]依據(jù)35U.S.C.§ 119主張優(yōu)先權(quán)
[0002]本專利申請案主張2011年9月12日申請的題目為“用于檢測SRAM單元可寫性的傳感器電路(SENSOR CIRCUIT FOR DETECTING SRAM CELL WRITABILITY) ” 的第 61533771號臨時申請案的優(yōu)先權(quán)，所述臨時申請案轉(zhuǎn)讓給本受讓人且特此以引用方式并入本文。本專利申請案還主張2011年9月13日申請的題目為“用于檢測SRAM單元可寫性的傳感器電路(SENSOR CIRCUIT FOR DETECTING SRAM CELL WRITABILITY) ” 的第 61533806 號臨時申請案的優(yōu)先權(quán)，所述臨時申請案轉(zhuǎn)讓給本受讓人且特此以引用方式并入本文。
【技術(shù)領(lǐng)域】[0003]本發(fā)明涉及電子存儲器操作，且更具體來說涉及檢測和改善靜態(tài)隨機存取存儲器(SRAM)單元可寫性。
【背景技術(shù)】
[0004]半導體存儲器裝置包含例如靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)。DRAM存儲器單元通常包含一個晶體管和一個電容器，進而提供高度集成。然而DRAM需要恒定的刷新，這限制了 DRAM對計算機主存儲器的用途。相比之下，SRAM存儲器單元是雙穩(wěn)態(tài)的，意味著其可無限地維持其狀態(tài)，只要供應(yīng)足夠電力即可。SRAM還支持高速操作，具有較低功率耗散，這有用于計算機高速緩存存儲器。
[0005]SRAM存儲器單元的一個實例是六晶體管^T) SRAM存儲器單元，其包含六個金屬氧化物半導體(MOS)晶體管。隨著用于制造MOS裝置的工藝前進到納米技術(shù)，在處理器高速緩存存儲器內(nèi)使用常規(guī)6T SRAM單元抑制了與性能要求的順應(yīng)性。為了滿足這些性能要求，代替6T SRAM單元使用八晶體管(8T) SRAM單元。8T SRAM單元的使用可實現(xiàn)裝置在存儲器單元的讀取和寫入端口上的獨立大小設(shè)定以支持較低的最小寫入電壓(Vmin),同時實現(xiàn)高性能讀取操作。
[0006]然而，在用于大尺寸SRAM高速緩存存儲器陣列的讀取端口裝置上納米技術(shù)的工藝變化可能導致弱位。弱位是由于工藝/電壓/溫度(PVT)裝置變化而與正常位相比具有相對低電流容量的存儲器單元。然而，8T SRAM存儲器單元的使用未克服常規(guī)實施方案中弱位的影響。
[0007]因此，此項技術(shù)中需要克服與弱位相關(guān)聯(lián)的上述缺陷，同時使8T SRAM單元的益處最大化。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的示范性實施例是針對用于檢測和改善靜態(tài)隨機存取存儲器(SRAM)單元可寫性的系統(tǒng)和方法。
[0009]舉例來說，示范性實施例是針對改善靜態(tài)隨機存取存儲器(SRAM)單元的可寫性的系統(tǒng)和方法。所述方法包括:產(chǎn)生對應(yīng)于包括所述SRAM單元的外部SRAM陣列的操作條件的偏置電壓值；將所述偏置電壓值施加到模型SRAM陣列中的SRAM單元的字線；檢測用于以紋波方式通過所述模型SRAM陣列的觸發(fā)信號的第一延遲；將所述第一延遲與參考延遲進行比較；以及在所述第一延遲大于或等于所述參考延遲的情況下產(chǎn)生寫入輔助指示。
[0010]另一示范性實施例是針對一種設(shè)備，其包括控制邏輯，所述控制邏輯用以檢測其中模型靜態(tài)隨機存取存儲器(SRAM)陣列內(nèi)的模擬寫入延遲超過可編程延遲值的條件，其中所述控制邏輯的輸出將啟用外部SRAM陣列中的寫入輔助。
[0011]又一示范性實施例是針對一種用于改善外部靜態(tài)隨機存取存儲器(SRAM)陣列中存在的SRAM單元的可寫性的系統(tǒng)，所述系統(tǒng)包括用于檢測其中模型靜態(tài)隨機存取存儲器(SRAM)陣列內(nèi)的模擬寫入延遲超過可編程延遲值的條件的裝置，其中控制邏輯的輸出將啟用外部SRAM陣列中的寫入輔助。
[0012]另一示范性實施例是針對一種包括代碼的非暫時性計算機可讀存儲媒體，所述代碼在由處理器執(zhí)行時致使所述處理器執(zhí)行用于改善靜態(tài)隨機存取存儲器(SRAM)單元的可寫性的操作，所述非暫時性計算機可讀存儲媒體包括:用于產(chǎn)生對應(yīng)于包括所述SRAM單元的外部SRAM陣列的操作條件的偏置電壓值的代碼；用于將所述偏置電壓值施加到模型SRAM陣列中的SRAM單元的字線的代碼；用于檢測用于以紋波方式通過所述模型SRAM陣列的觸發(fā)信號的第一延遲的代碼；用于將所述第一延遲與參考延遲進行比較的代碼；以及用于在所述第一延遲大于或等于所述參考延遲的情況下產(chǎn)生寫入輔助指示的代碼。
【專利附圖】

【附圖說明】
[0013]為了更完整地理解本發(fā)明，現(xiàn)在參考結(jié)合附圖做出的以下描述。
[0014]圖1是圖解說明根據(jù)本發(fā)明的一方面的用于控制寫入字線電壓升壓的操作的寫入傳感器的電路圖。
[0015]圖2是圖解說明根據(jù)本發(fā)明的一方面的包含復位節(jié)點的八晶體管(8T)靜態(tài)隨機存取存儲器(SRAM)單元的電路圖。
[0016]圖3是圖解說明根據(jù)本發(fā)明的一方面的用于啟用寫入字線電壓升壓的寫入傳感器電路波形的圖。
[0017]圖4圖解說明根據(jù)示范性實施例的對應(yīng)于改善靜態(tài)隨機存取存儲器(SRAM)單元的可寫性的方法的流程圖。
[0018]圖5是展示示范性無線通信系統(tǒng)的框圖，其中可有利地采用本發(fā)明的方面?！揪唧w實施方式】
[0019]在針對本發(fā)明的具體實施例的以下描述和相關(guān)圖式中揭示本發(fā)明的方面。在不脫離本發(fā)明的范圍的情況下可設(shè)想替代實施例。另外，將不詳細描述或者將省略本發(fā)明的眾所周知的元件，以免混淆本發(fā)明的相關(guān)細節(jié)。
[0020]詞語“示范性”本文用以表示“充當實例、例子或說明”。本文描述為“示范性”的任何實施例不一定解釋為比其它實施例優(yōu)選或有利。同樣，術(shù)語“本發(fā)明的實施例”不要求本發(fā)明的所有實施例都包含所論述的特征、優(yōu)點或操作模式。
[0021]本文使用的術(shù)語是僅用于描述特定實施例的目的，且既定不限制本發(fā)明的實施例。如本文使用，單數(shù)形式“一”、“一個”和“所述”既定也包含復數(shù)形式，除非上下文另外明確指示。將進一步了解，術(shù)語“包括”和/或“包含”當在本文使用時指定所陳述特征、整數(shù)、步驟、操作、元件和/或組件的存在，但不排除一個或一個以上其它特征、整數(shù)、步驟、操作、元件、組件和/或其群組的存在或添加。
[0022]此外，許多實施例是根據(jù)將由例如計算裝置的元件執(zhí)行的動作序列來加以描述的。將認識到，本文描述的各種動作可由特定電路(例如，專用集成電路(ASIC))、正由一個或一個以上處理器執(zhí)行的程序指令或兩者的組合執(zhí)行。另外，本文描述的這些動作序列可視為完全體現(xiàn)于其中存儲有對應(yīng)計算機指令集合的任一形式的計算機可讀存儲媒體內(nèi)，所述計算機指令在執(zhí)行后將即刻致使相關(guān)聯(lián)處理器執(zhí)行本文描述的功能性。因此，本發(fā)明的各種方面可以若干不同形式體現(xiàn)，已預期所有所述形式都在所主張標的物的范圍內(nèi)。另外，針對本文描述的實施例中的每一者，任何此類實施例的對應(yīng)形式可在本文描述為例如“經(jīng)配置以”執(zhí)行所描述動作“的邏輯”。
[0023]八晶體管(8T)靜態(tài)隨機存取存儲器(SRAM)單元常用于單軌CPU (中央處理單元)設(shè)計中。8T SRAM單元用于單軌CPU設(shè)計中是因為其支持動態(tài)電壓按比例縮放(DVS)和快速讀取存取。8T SRAM單元還允許層級0/層級I (L0/L1)高速緩存存儲器的寄存器堆類型設(shè)計中的讀取性能跟上邏輯裝置性能。即使8T讀取端口可針對高讀取電流獨立地設(shè)定大小，但面積和泄漏方面的相關(guān)聯(lián)成本變?yōu)榇蟪叽鏛0/L1高速緩存存儲器陣列的CPU預算的重要部分。
[0024]如先前提到，弱位是由于工藝/電壓/溫度(PVT)裝置變化而與正常位相比具有相對低電流容量的存儲器單元。弱位的單元電流可影響且降級SRAM高速緩存存儲器的性能。特定來說，由于納米技術(shù)中失配的增加，弱SRAM位由于較高的閾值電壓而具有較高的電壓敏感性，從而導致比由于電源噪聲所致的邏輯裝置性能降級更高的性能降級。增加的工藝變化也限制了 8T單元的最小可寫性電壓(Vmin)，所述電壓設(shè)定單軌CPU的總體最小操作電壓Vmin。
[0025]在納米硅技術(shù)中，用于存儲器單元的讀取/寫入裕量由于增加的工藝變化而正在減小。各種電路輔助技術(shù)常用來維持存儲器單元的可縮放性。還需要電路輔助技術(shù)來改善存儲器單元的Vmin，這對于實現(xiàn)并入有存儲器單元的電路上的動態(tài)電壓按比例縮放(DVS)是重要的。低DVS對于使用SRAM陣列的移動CPU的低功率操作是重要的。
[0026]移動CPU可指定激進的功率規(guī)范，因此，降低8T單元Vmin是重要的。在包含具有單獨讀取和寫入端口的8T存儲器單元的移動CPU中，可通過提升字線(WL)電壓來改善單元寫入Vmin和讀取電流。特定來說，用以改善讀取/寫入裕量的一種技術(shù)是相對于存儲器單元電壓升高字線(WL)電壓。可通過產(chǎn)生存儲器單元的高電壓島狀物來升高字線電壓。然而，電壓島狀物由于需要電平移位器且需要額外高電壓供應(yīng)而在面積、性能和功率方面具有高設(shè)計成本。較高電壓供應(yīng)也可使用電荷泵電路在芯片上產(chǎn)生，然而，其也消耗顯著的面積和功率。通過升高WL電壓，顯著改善弱位單元的寫入裕量和讀取電流。因此，實施升壓方案涉及到面積和功率成本。此外，如果使WL升壓超過技術(shù)中允許的最高電壓，則柵極氧化物可靠性可成為問題。
[0027]在一個示范性實施例中，可使用寫入傳感器(WS)電路來控制動態(tài)寫入輔助方案。在此實施例中，WS電路可檢測其中單元可寫性降級的PVT條件，且WS電路的輸出可用以實現(xiàn)例如字線升壓等寫入輔助。在WS電路控制下，當中央處理單元(CPU)和/或存儲器陣列電壓為低時可實現(xiàn)呈字線升壓的形式的寫入輔助。此寫入輔助的這種選擇性啟用可減少在DVS下操作的CPU的總體功率消耗。由于在高電壓操作下停用寫入輔助，因此可避免裝置可靠性問題?，F(xiàn)在將關(guān)于圖1到3描述示范性實施例中用于提供呈字線升壓的形式的寫入輔助的選擇性啟用的技術(shù)。
[0028]參見圖1，說明根據(jù)示范性實施例的寫入傳感器(WS)電路100的電路圖。如所說明，WS電路100可用以感測其中啟用包括字線升壓的寫入輔助的PVT條件。
[0029]根據(jù)圖1所示的WS電路100的配置，通過可編程邏輯門延遲線120將寫入紋波延遲(in_lat)164與另一延遲(ref_lat) 122進行比較。此比較可表示其中上述CPU和/或存儲器陣列電壓為低且檢測到外部SRAM陣列中的對應(yīng)8T SRAM單元的可寫性基于PVT條件而降級的條件。在讀出放大器型快速鎖存器160中俘獲所述比較的結(jié)果以產(chǎn)生輸出字線升壓控制162。將了解，術(shù)語“外部SRAM陣列”僅用以表達外部SRAM陣列是在WS電路100的外部。更特定來說，WS電路100和外部SRAM陣列可集成在同一芯片上。
[0030]圖1中所示的是八晶體管(8T)靜態(tài)隨機存取存儲器(SRAM)單元130的模型陣列。經(jīng)配置為WS電路100的部分的8T SRAM單元130的模型陣列可用以模仿外部SRAM陣列中的弱單元(未圖示)的行為。圖2中提供個別SRAM單元130的詳細視圖。因此，結(jié)合參見圖1到2，SRAM單元130可包含復位端口 204和n_reset端口 202，其分別耦合到WS電路100的信號代86衍04和n_resetl02。如圖2中所示，SRAM單元130可包含存儲元件(例如兩個交叉耦合反相器)，其柵極耦合到對應(yīng)復位端口 204和n_reSet端口 202，且最終耦合到信號resetl04和n_resetl02。寫入位線wbl和wblb可用以在一旦經(jīng)由寫入字線wwl選擇特定SRAM單元130時便對存儲元件進行寫入。讀取位線rbl可用以在一旦使用讀取字線rwl選擇特定SRAM單元130時讀出存儲元件。所屬領(lǐng)域的技術(shù)人員可理解SRAM單元130的操作。
[0031]在圖1的所說明配置中，包括SRAM單元130的模型陣列可經(jīng)配置為邏輯m χ η陣列。代表性地，在η列中的每一列中的例如SRAM單元130等m個單元可通過將其存儲節(jié)點q208中的每一者連在一起且將其存儲節(jié)點qbar206中的每一者連在一起而并聯(lián)連接。以此方式將存儲節(jié)點q208和qbar206相連可將個別SRAM單元130中的隨機變化平均掉。通過連在一起，qbar206可形成為用于一列中的所有m個單元的共同存儲節(jié)點，且一個列中的此共同存儲節(jié)點q bar206可驅(qū)動一個反相器對，且所述反相器對又可驅(qū)動下一列的位線wbl和 wblb。
[0032]繼續(xù)參見圖1，可使用控制與偏置電路110來基于PVT條件產(chǎn)生電壓偏置值Vbias0如圖示，Vbias可稱合到包括SRAM單元130的模型陣列的字線wwl。代表性地,如果Vbias落到可接受的值以下，那么對應(yīng)SRAM單元130可表現(xiàn)為弱單元。因此，在一個實施例中，將Vbias調(diào)諧到小于供應(yīng)電壓值Vdd的值，使得SRAM單元130可被配置為弱單元。舉例來說，Vbias可被調(diào)諧到比Vdd低大約IOOmV的值，且對應(yīng)SRAM單元130可表示較難以寫入的弱單元。WS電路100可經(jīng)配置以提供寫入輔助，例如字線升壓，其中在沒有此寫入輔助的情況下，此弱SRAM單元130較難以寫入。檢測與弱單元有關(guān)的條件且提供字線升壓在示范性實施例中可以如下方式實施。
[0033]可使用輸入信號probe_clkll2致使控制與偏置電路110產(chǎn)生Vbiasl 14。控制與偏置電路110還可產(chǎn)生觸發(fā)信號trigl24。如圖1所示，trigl24可一方面?zhèn)鞑ネㄟ^可編程邏輯延遲線120以產(chǎn)生第一參考時鐘(ref_lat) 122 ;且另一方面?zhèn)鞑ネㄟ^SRAM單元130的并聯(lián)(m個單元)和串聯(lián)(η個列)的陣列以產(chǎn)生第二參考時鐘(ref_lat)164?？删幊萄舆t線120可包括一個或一個以上反相器對，其可經(jīng)配置以產(chǎn)生可編程延遲。代表性地，可編程延遲可基于通過SRAM單元130的模型陣列的可接受延遲值，低于所述值時可確定外部陣列需要字線升壓。由于跨越SRAM單元130的模型陣列和基于Vbias的平均化，通過模型陣列的紋波延遲可跟蹤弱單元的平均寫入延遲。換句話說，如果通過SRAM單元130的模型mχ η陣列的延遲大于可接受的延遲值，那么可確定這些SRAM單元130是較難以寫入的弱單元，且因此需要例如字線升壓等寫入輔助。因此，可將呈字線升壓形式的寫入輔助供應(yīng)到外部SRAM陣列。
[0034]因此，讀出放大器邏輯160可包含鎖存器，且可用以比較第一參考時鐘ref_latl22和第二參考時鐘in_latl64到達讀出放大器邏輯160的時間。如果in_latl64與ref_latl22同時或在其之后到達(即，通過SRAM單元130的模型陣列的延遲大于可接受的延遲)，那么可斷言信號寫入字線升壓162。隨后可使用字線升壓162來將呈字線升壓形式的寫入輔助提供到外部SRAM陣列。
[0035]如圖1所示，WS電路100還可包含輸入信號寫入感測啟用113，其可用以啟用WS電路100。因此，使用寫入感測啟用113，WS電路100可在選定時間間隔處被喚醒。舉例來說，可每幾百個循環(huán)探測且激活WS電路100 —次，以便跟蹤動態(tài)操作條件。隨后，WS電路100在已執(zhí)行上述功能之后可返回到休眠模式，以在需要時產(chǎn)生可寫性指示符(例如，寫入字線升壓162)。反饋路徑123可用以復位WS電路100且使其處于就緒條件以等待下一探測。
[0036]現(xiàn)在來到圖3，說明對應(yīng)于WS電路100的上述信號的示范性時序圖300。如所說明，可例如通過分別稱合到信號resetl04和n_resetl02的差分復位端口 reset204和n_reset202來初始化SRAM單元130的模型陣列。可將Vbias初始化為可比Vdd低大約IOOmV的初始值。可編程延遲線120可經(jīng)編程到表示可接受延遲的延遲值，低于所述值時可確定需要寫入字線升壓。如先前描述，可接受延遲值可對應(yīng)于閾值電壓值，且因此，可通過編程可編程延遲線120的延遲值來調(diào)整閾值電壓值。trigl24的信號轉(zhuǎn)變可以紋波方式經(jīng)過SRAM單元130的陣列的位線和存儲節(jié)點以產(chǎn)生in_latl64以及通過可編程延遲線120以產(chǎn)生ref_latl22。讀出放大器邏輯160可用以基于ref_latl22和in_latl64的到達時間來確定是否斷言寫入字線升壓162。
[0037]下文現(xiàn)在參見表1，與需要寫入字線升壓的對應(yīng)偏置電壓值并排地列表表示例如PVT條件等示范性條件。在表I中，nmos裝置表示為“N”，且pmos裝置表示為“P”。對應(yīng)地，用于N和P的“慢”和“快”前綴涉及影響SRAM單元的過程條件。表I展示讀出放大器邏輯160的輸出雙態(tài)切換所處的閾值電壓值。更特定來說，表I涉及WS電路100的統(tǒng)計模擬，且說明這些閾值電壓的平均和Σ值。將見到，當供應(yīng)電壓Vdd落到低于對應(yīng)閾值電壓時，讀出放大器邏輯160的輸出將雙態(tài)切換，因此指示對應(yīng)弱SRAM單元將需要例如呈對應(yīng)字線升壓的形式的寫入輔助。
[0038]從弱SRAM位上的電路模擬可見，低于其時便需要寫入輔助的電壓隨著溫度和過程條件而變。在較低溫度下，用于寫入輔助的閾值電壓比在較高溫度下用于寫入輔助的閾值電壓高。類似地，在“慢N，快P”過程條件下，閾值電壓比針對“快N，慢P”條件的閾值電壓高。如圖示，在變化的過程和溫度條件上，閾值電壓跟蹤針對SRAM單元需要寫入輔助所處的電壓。更特定來說，平均/Σ閾值電壓值良好地跟蹤不具有字線升壓的寫入字線的預期偏置電壓值。如從表1可見，此閾值電壓在較低溫度和“慢N，快P”條件下最高。
[0039]
【權(quán)利要求】
1.一種改善靜態(tài)隨機存取存儲器SRAM單元的可寫性的方法，所述方法包括: 產(chǎn)生對應(yīng)于包括所述SRAM單元的外部SRAM陣列的操作條件的偏置電壓值(402)； 將所述偏置電壓值施加到模型SRAM陣列中的SRAM單元的字線(404)； 檢測用于以紋波方式通過所述模型SRAM陣列的觸發(fā)信號的第一延遲(406)； 將所述第一延遲與參考延遲進行比較(408);以及 在所述第一延遲大于或等于所述參考延遲的情況下產(chǎn)生寫入輔助指示(410)。
2.根據(jù)權(quán)利要求1所述的方法，其包括通過將所述觸發(fā)信號傳遞通過經(jīng)編程延遲的可編程延遲線來產(chǎn)生所述參考延遲。
3.根據(jù)權(quán)利要求2所述的方法，其中所述經(jīng)編程延遲對應(yīng)于閾值電壓，其中施加到SRAM單元的低于所述閾值電壓的供應(yīng)電壓消除所述SRAM單元的可寫性。
4.根據(jù)權(quán)利要求1所述的方法，其中所述所產(chǎn)生寫入輔助指示用以增加所述外部SRAM陣列的供應(yīng)電壓值。
5.根據(jù)權(quán)利要求1所述的方法，其中所述操作條件包括以下各項中的至少一者:指示單元寫入失敗條件的工藝、電壓或溫度操作條件。
6.根據(jù)權(quán)利要求1所述的方法，其中所述模型SRAM陣列包括并聯(lián)與串聯(lián)連接SRAM單元的組合。
7.根據(jù)權(quán)利要求1所述的方法，其中所述寫入輔助指示進一步包括可寫性程度的指示，其中寫入輔助水平的增加對應(yīng)于所述第一延遲超過所述參考延遲的時間量。
8.—種設(shè)備(100)，其包括: 控制邏輯(160)，其用以檢測其中模型靜態(tài)隨機存取存儲器SRAM陣列(130)內(nèi)的模擬寫入延遲(164)超過可編程延遲(120)值(122)的條件，其中所述控制邏輯的輸出(162)將啟用外部SRAM陣列中的寫入輔助。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述控制邏輯包括: 控制塊，其用以響應(yīng)于以下各項中的至少一者而斷言觸發(fā)信號:指示對應(yīng)于所述外部SRAM陣列的一個或一個以上單元的寫入失敗條件的工藝、電壓和溫度操作條件。
10.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述控制邏輯包括 可變延遲線，其經(jīng)耦合以接收觸發(fā)信號且輸出第一參考時鐘信號； 所述模型SRAM陣列的并聯(lián)與串聯(lián)連接位單元的組合，其并聯(lián)耦合到所述可變延遲線以輸出第二參考時鐘信號；以及 邏輯門，其耦合到所述可變延遲線和所述模型SRAM陣列的所述位單元以接收所述第一和第二參考時鐘信號，所述邏輯門用以在與所述第一參考時鐘信號同時或在所述第一參考時鐘信號之后接收到所述第二參考時鐘信號時斷言寫入輔助指示。
11.根據(jù)權(quán)利要求8所述的設(shè)備，其中電壓產(chǎn)生電路可響應(yīng)于所述寫入輔助而操作。
12.根據(jù)權(quán)利要求8所述的設(shè)備，其中寫入輔助水平取決于所述模擬延遲超過所述可編程延遲值的時間量。
13.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述可編程延遲值是根據(jù)邏輯門的可編程延遲線來設(shè)定。
14.一種設(shè)備，其包括用于執(zhí)行根據(jù)權(quán)利要求1到7中任一權(quán)利要求所述的方法的裝置。
15.一種包括計算機可讀媒體的計算機程序產(chǎn)品，所述計算機可讀媒體包括用于致使計算機或處理器執(zhí)行根據(jù)權(quán)利要求1到7中任一權(quán)利要求所述的方法的至少一個指令。
【文檔編號】G11C11/413GK103843065SQ201280048744
【公開日】2014年6月4日 申請日期:2012年9月12日 優(yōu)先權(quán)日:2011年9月12日
【發(fā)明者】馬尼什·加爾吉, 邁克爾·泰坦·潘 申請人:高通股份有限公司