移位寄存器和顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器和顯示裝置。移位寄存器(60)是多級(jí)地連接多個(gè)單位電路(61、62、…)而構(gòu)成的，所述單位電路包括邏輯電路(61a、62a、…)、第1輸出單元(61b、62b、…)以及第2輸出單元(61c、62c、…)。第1輸出單元是用于輸出驅(qū)動(dòng)信號(hào)的緩沖放大器，具備輸出第1電壓(時(shí)鐘信號(hào)CLK)的第1晶體管(80)和輸出比第1電壓低的第2電壓(基準(zhǔn)電壓VSS2)的第2晶體管(81)。第2輸出單元是用于向下一級(jí)的單位電路輸出信號(hào)的緩沖放大器，具備輸出第3電壓(時(shí)鐘信號(hào)CLK)的第3晶體管(83)和輸出比第3電壓低的第4電壓(基準(zhǔn)電壓VSS1)的第4晶體管(84)。第2電壓(基準(zhǔn)電壓VSS2)設(shè)定為比第4電壓(基準(zhǔn)電壓VSS1)高的電位。
【專利說明】移位寄存器和顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及移位寄存器和具備該移位寄存器來作為掃描線驅(qū)動(dòng)電路的顯示裝置。

【背景技術(shù)】
[0002]移位寄存器作為有機(jī)電致發(fā)光(EL)顯示裝置等顯示裝置中的掃描線驅(qū)動(dòng)電路來使用。在這種移位寄存器中，作為輸出級(jí)，為了驅(qū)動(dòng)掃描線而使用電流提供能力強(qiáng)的緩沖放大器，并要求抑制緩沖放大器中的貫通電流。一般來說，串聯(lián)連接兩個(gè)以排他(互斥)的方式成為導(dǎo)通狀態(tài)的晶體管而構(gòu)成緩沖放大器。在此，貫通電流是指在截止(非導(dǎo)通)狀態(tài)的晶體管中流動(dòng)的泄漏電流。通過抑制貫通電流，能夠抑制浪費(fèi)的功耗。
[0003]最近，從制造成本的觀點(diǎn)來看，移位寄存器一般由單一類型的晶體管(例如η型晶體管)構(gòu)成。在這種移位寄存器中，與由CMOS構(gòu)成的情況相比，由于容易流過貫通電流，所以更強(qiáng)烈地要求抑制貫通電流(也即是功耗)。
[0004]作為應(yīng)對(duì)這種要求的現(xiàn)有的移位寄存器，提出了各種技術(shù)(例如參照專利文獻(xiàn)I)。在專利文獻(xiàn)I中，如圖13所示，在各級(jí)的單位電路中，作為輸出級(jí)，設(shè)置有并聯(lián)連接的兩個(gè)緩沖放大器。一個(gè)緩沖放大器向?qū)?yīng)的掃描線輸出驅(qū)動(dòng)信號(hào)，另一個(gè)緩沖放大器向下一級(jí)單位電路輸出信號(hào)。這樣，通過將單位電路中的輸出級(jí)分離至兩個(gè)緩沖放大器，謀求抑制由輸出到負(fù)載(具有寄生電容的掃描線)的驅(qū)動(dòng)信號(hào)變鈍而導(dǎo)致的貫通電流。
[0005]在先技術(shù)文獻(xiàn)
[0006]專利文獻(xiàn)1:國際公開第2009/028716號(hào)公報(bào)


【發(fā)明內(nèi)容】

[0007]發(fā)明要解決的問題
[0008]然而，在記載于專利文獻(xiàn)I的技術(shù)中，由于貫通電流的抑制不充分，因此依然具有功耗大的問題。
[0009]因此，本發(fā)明是鑒于這種狀況而做出的，其目的在于提供一種進(jìn)一步減小功耗的移位寄存器和顯示裝置。
[0010]用于解決問題的手段
[0011]為了達(dá)成上述目的，本發(fā)明涉及的移位寄存器是多級(jí)地連接單位電路而構(gòu)成的移位寄存器，所述單位電路具備第I輸出單元、第2輸出單元以及邏輯電路，所述第I輸出單元具備用于輸出驅(qū)動(dòng)信號(hào)的驅(qū)動(dòng)用輸出端子、用于將第I電壓供給至所述驅(qū)動(dòng)用輸出端子的第I晶體管以及用于將低于所述第I電壓的第2電壓供給至所述驅(qū)動(dòng)用輸出端子的第2晶體管，所述第2輸出單元具備用于向下一級(jí)的單位電路輸出信號(hào)的下一級(jí)用輸出端子、用于將第3電壓供給至所述下一級(jí)用輸出端子的第3晶體管以及用于將低于所述第3電壓的第4電壓供給至所述下一級(jí)用輸出端子的第4晶體管，所述邏輯電路具備第I信號(hào)生成單元和第2信號(hào)生成單元，所述第I信號(hào)生成單元根據(jù)從前一級(jí)的單位電路輸入的信號(hào)來生成用于切換所述第I晶體管和所述第3晶體管的導(dǎo)通和非導(dǎo)通的第I信號(hào)，所述第2信號(hào)生成單元生成用于切換所述第2晶體管和所述第4晶體管的導(dǎo)通和非導(dǎo)通的第2信號(hào)，所述第I晶體管和所述第2晶體管的電流提供能力比所述第3晶體管和所述第4晶體管的電流提供能力強(qiáng)，所述第2電壓設(shè)定為比所述第4電壓高的電位。
[0012]此外，本發(fā)明也可以作為顯示裝置來實(shí)現(xiàn)，所述顯示裝置具備上述移位寄存器來作為掃描線驅(qū)動(dòng)電路。
[0013]發(fā)明的效果
[0014]通過本發(fā)明涉及的移位寄存器和顯示裝置，與以往相比能減小功耗。

【專利附圖】

【附圖說明】
[0015]圖1是表示本發(fā)明實(shí)施方式中的顯示裝置的結(jié)構(gòu)的框圖。
[0016]圖2是表示圖1中的掃描線驅(qū)動(dòng)電路與顯示單元的連接關(guān)系的圖。
[0017]圖3是表不圖2所不的掃描線驅(qū)動(dòng)電路具有的移位寄存器的電路圖。
[0018]圖4是表示構(gòu)成圖3所示移位寄存器的各單位電路的第I輸出單元和第2輸出單元的詳細(xì)結(jié)構(gòu)的電路圖。
[0019]圖5是表示具備圖4所示電路的移位寄存器的效果的曲線圖。
[0020]圖6是表示變形例涉及的構(gòu)成各單位電路的第I輸出單元和第2輸出單元的詳細(xì)結(jié)構(gòu)的電路圖。
[0021]圖7是表示具備圖6所示電路的移位寄存器的效果的曲線圖。
[0022]圖8是構(gòu)成圖3所示移位寄存器的各單位電路的詳細(xì)的電路圖。
[0023]圖9是表示圖8所示第I單位電路的工作的定時(shí)圖。
[0024]圖10是著眼于第I輸出單元的第I單位電路的功能電路圖。
[0025]圖11是表示圖10所示第I單位電路的工作的定時(shí)圖。
[0026]圖12是本發(fā)明涉及的顯示裝置的外觀圖。
[0027]圖13是構(gòu)成現(xiàn)有的移位寄存器的單位電路的電路圖。
[0028]標(biāo)號(hào)說明
[0029]10顯示裝置
[0030]20控制電路
[0031]30顯示單元
[0032]31像素電路
[0033]32?34開關(guān)晶體管
[0034]35驅(qū)動(dòng)晶體管
[0035]36有機(jī)EL元件
[0036]37、82、85、96 ?98 電容器
[0037]40信號(hào)線驅(qū)動(dòng)電路
[0038]41信號(hào)線
[0039]50掃描線驅(qū)動(dòng)電路
[0040]51、51a、51b、51c 掃描線
[0041]60移位寄存器
[0042]61?63單位電路
[0043]6la、62a、63a 邏輯電路
[0044]61b、62b、63b 第 I 輸出單元
[0045]61c、62c、63c 第 2 輸出單元
[0046]80第I晶體管
[0047]81第2晶體管
[0048]83第3晶體管
[0049]84第4晶體管
[0050]86驅(qū)動(dòng)用輸出端子
[0051]87下一級(jí)用輸出端子
[0052]91、92、93a ?93d、94a、94b、95a、95b 晶體管
[0053]93第I信號(hào)生成單元
[0054]94第2信號(hào)生成單元

【具體實(shí)施方式】
[0055](成為本發(fā)明的基礎(chǔ)的見解)
[0056]本發(fā)明的發(fā)明人發(fā)現(xiàn)了在“【背景技術(shù)】”這一欄中記載的專利文獻(xiàn)I的技術(shù)會(huì)產(chǎn)生以下問題。
[0057]伴隨著顯示裝置的技術(shù)進(jìn)化，近年來，例如可以看到以新穎地使用了氧化物作為半導(dǎo)體層的晶體管來構(gòu)成移位寄存器的情況，但一般來說，這種新穎的晶體管存在具有耗盡(depress1n)特性的傾向。在具有這種特性的晶體管中，即使輸入OV來作為柵極、源極間電壓，也不能完全成為截止?fàn)顟B(tài)，會(huì)有電流流動(dòng)。另外，一般來說，在驅(qū)動(dòng)緩沖放大器的情況下，構(gòu)成該驅(qū)動(dòng)緩沖放大器的晶體管的截止工作通過將柵極、源極間電壓設(shè)定為OV來實(shí)現(xiàn)。因此，在專利文獻(xiàn)I的技術(shù)中，在用這種具有耗盡特性的晶體管來構(gòu)成移位寄存器的情況下，由于不能通過將柵極、源極間電壓設(shè)定為OV來實(shí)現(xiàn)截止?fàn)顟B(tài)，因此存在無法充分抑制貫通電流的問題。
[0058]另外，伴隨著顯示面板的大畫面化，對(duì)構(gòu)成緩沖放大器的晶體管要求有更強(qiáng)的電流提供能力而尺寸變大。因此，貫通電流也變大，對(duì)功耗的影響變大。
[0059]因此，為了解決這種問題，本發(fā)明涉及的移位寄存器是多級(jí)地連接單位電路而構(gòu)成的移位寄存器，所述單位電路具備第I輸出單元、第2輸出單元以及邏輯電路，所述第I輸出單元具備用于輸出驅(qū)動(dòng)信號(hào)的驅(qū)動(dòng)用輸出端子、用于將第I電壓供給至所述驅(qū)動(dòng)用輸出端子的第I晶體管以及用于將低于所述第I電壓的第2電壓供給至所述驅(qū)動(dòng)用輸出端子的第2晶體管，所述第2輸出單元具備用于向下一級(jí)的單位電路輸出信號(hào)的下一級(jí)用輸出端子、用于將第3電壓供給至所述下一級(jí)用輸出端子的第3晶體管以及用于將低于所述第3電壓的第4電壓供給至所述下一級(jí)用輸出端子的第4晶體管，所述邏輯電路具備第I信號(hào)生成單元和第2信號(hào)生成單元，所述第I信號(hào)生成單元根據(jù)從前一級(jí)的單位電路輸入的信號(hào)來生成用于切換所述第I晶體管和所述第3晶體管的導(dǎo)通和非導(dǎo)通的第I信號(hào)，所述第2信號(hào)生成單元生成用于切換所述第2晶體管和所述第4晶體管的導(dǎo)通和非導(dǎo)通的第2信號(hào)，所述第I晶體管和所述第2晶體管的電流提供能力比所述第3晶體管和所述第4晶體管的電流提供能力強(qiáng)，所述第2電壓設(shè)定為比所述第4電壓高的電位。
[0060]由此，驅(qū)動(dòng)更大負(fù)載的第I輸出單元具有比第2輸出單元強(qiáng)的電流提供能力，并且在貫通電流容易變大的第I輸出單元中，與第2輸出單元相比，為了使第2晶體管截止而輸入的柵極、源極間電壓Vgs成為更處于反向偏壓方向的電壓。因此，即使是在用具有耗盡特性的η型晶體管來構(gòu)成移位寄存器的情況下，也能抑制第2晶體管截止時(shí)在第2晶體管中流動(dòng)的貫通電流。
[0061]在此，所述邏輯電路也可以與用于生成所述第I信號(hào)和所述第2信號(hào)的高電壓源和低電壓源連接，所述第4電壓也可以設(shè)定為與所述低電壓源的輸出電壓相同的電位。
[0062]由此，在對(duì)第2晶體管輸入了使第2晶體管為非導(dǎo)通的第2信號(hào)的情況下，第2晶體管的柵極、源極間電壓Vgs成為負(fù)，能可靠地抑制貫通電流。
[0063]另外，所述第I晶體管也可以具有被輸入所述第I信號(hào)的控制端子、第I輸出端子以及與所述驅(qū)動(dòng)用輸出端子連接的第2輸出端子，所述第I輸出端子也可以與取得作為所述第I電壓的高電平、和作為比所述第I電壓低的電壓的低電平的時(shí)鐘信號(hào)的信號(hào)源連接，所述邏輯電路也可以至少在所述時(shí)鐘信號(hào)即將從高電平變成低電平之前開始的預(yù)定期間中，將所述控制端子和所述第I信號(hào)生成單元電切斷。更具體而言，也可以還具備連接在所述第I晶體管的所述控制端子與所述第2輸出端子之間的電容器，在所述時(shí)鐘信號(hào)成為了低電平時(shí)，所述控制端子的電位從所述第4電壓變化成比所述第4電壓低的電壓。
[0064]由此，在從施加到第I晶體管的時(shí)鐘信號(hào)即將成為低電平之前開始的預(yù)定期間中，電切斷第I信號(hào)生成單元和第I晶體管的柵極。因此，在通過第I晶體管的時(shí)鐘信號(hào)下降時(shí)，其電平變化經(jīng)由電容器而從第I晶體管的第2輸出端子傳遞至控制端子，第I晶體管的控制端子的電位下降。其結(jié)果，第I晶體管的柵極相對(duì)于源極成為更處于反向偏壓方向的電位，也能抑制第I晶體管的貫通電流。
[0065]另外，所述低電平也可以是與所述第4電壓相同的電位。
[0066]由此，在時(shí)鐘信號(hào)為低電平時(shí)，由于串聯(lián)連接的第I晶體管和第2晶體管的兩端的電位相等，所以不流動(dòng)貫通電流。
[0067]此外，本發(fā)明不僅能夠作為這種移位寄存器而實(shí)現(xiàn)，也可以作為具備這種移位寄存器作為掃描線驅(qū)動(dòng)電路的顯示裝置而實(shí)現(xiàn)。另外，這些所有的或者具體的實(shí)施方式既可以用多個(gè)電路來實(shí)現(xiàn)，也可以用一枚芯片的集成電路來實(shí)現(xiàn)。
[0068](實(shí)施方式)
[0069]以下，參照附圖來具體說明本發(fā)明的一種方式涉及的移位寄存器和顯示裝置。此夕卜，以下說明的實(shí)施方式均為示出本發(fā)明的一個(gè)具體例的實(shí)施方式。在以下的實(shí)施方式中所示的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置以及連接形態(tài)、步驟、步驟的順序等均是一個(gè)例子，并沒有限定本發(fā)明的意圖。在以下的實(shí)施方式的構(gòu)成要素中，對(duì)于表示本發(fā)明的最上位概念的獨(dú)立權(quán)利要求中沒有記載的構(gòu)成要素，作為構(gòu)成更優(yōu)選方式的任意的構(gòu)成要素來加以說明。
[0070]圖1是表示本發(fā)明實(shí)施方式中的顯示裝置10的結(jié)構(gòu)的框圖。
[0071 ] 該顯示裝置10是顯示從外部輸入的圖像信號(hào)的有機(jī)EL顯示器，具備控制電路20、顯示單元30、信號(hào)線驅(qū)動(dòng)電路40以及掃描線驅(qū)動(dòng)電路50。
[0072]控制電路20將從外部輸入的圖像信號(hào)分離成同步信號(hào)和像素信號(hào)，并將分離的同步信號(hào)和像素信號(hào)分別輸出給掃描線驅(qū)動(dòng)電路50和信號(hào)線驅(qū)動(dòng)電路40。
[0073]顯示單元30是呈二維狀配置像素電路而構(gòu)成的顯示面板。
[0074]信號(hào)線驅(qū)動(dòng)電路40經(jīng)由在列方向上走線的多條信號(hào)線41，將從控制電路20輸入的像素信號(hào)供給至顯示單元30。
[0075]掃描線驅(qū)動(dòng)電路50通過用內(nèi)置的移位寄存器對(duì)從控制電路20輸入的同步信號(hào)進(jìn)行移位來生成掃描線用驅(qū)動(dòng)信號(hào)，并經(jīng)由在行方向上走線的多條掃描線51將所生成的驅(qū)動(dòng)信號(hào)供給至顯示單元30。
[0076]圖2是表示圖1中的掃描線驅(qū)動(dòng)電路50與顯示單元30的連接關(guān)系的圖。
[0077]掃描線驅(qū)動(dòng)電路50由將驅(qū)動(dòng)信號(hào)輸出給掃描線51 (Scan信號(hào)用掃描線51a、51b、51c、…)的移位寄存器60構(gòu)成。
[0078]由邏輯電路(61a、62a、63a、…)、第I輸出單兀(61b、62b、63b、…)以及第2輸出單元(61c、62c、63c、…)構(gòu)成的多個(gè)單位電路(第I單位電路61、第2單位電路62、第3單位電路63、…)以多級(jí)(串聯(lián))的方式連接而構(gòu)成移位寄存器60。
[0079]在構(gòu)成移位寄存器60的單位電路的每一個(gè)中，第I輸出單元^lb等)和第2輸出單元等)均將從邏輯電路^la等)輸出的兩個(gè)控制信號(hào)作為輸入而輸出驅(qū)動(dòng)信號(hào)。第I輸出單元(61b等)是用于輸出驅(qū)動(dòng)信號(hào)的緩沖放大器，所述驅(qū)動(dòng)信號(hào)用于驅(qū)動(dòng)掃描線51 (51a?51c),另一方面，第2輸出單兀(61c等)是用于向下一級(jí)的單位電路輸出信號(hào)(移出信號(hào))的緩沖放大器。
[0080]如圖2所示，構(gòu)成顯示單元30的每個(gè)像素電路31具備開關(guān)晶體管32、驅(qū)動(dòng)晶體管35、有機(jī)EL元件36以及電容器37。開關(guān)晶體管32根據(jù)從掃描線51a輸入的Scan信號(hào)，控制是否使經(jīng)由信號(hào)線41輸入的像素信號(hào)(Data)保持在電容器37中。驅(qū)動(dòng)晶體管35使與保持在電容器37中的電壓對(duì)應(yīng)的電流流過有機(jī)EL元件36。
[0081]圖3是表不圖2所不的掃描線驅(qū)動(dòng)電路50所具有的移位寄存器60的電路圖。在此，只示出了構(gòu)成移位寄存器60的多級(jí)單位電路中的、最初三個(gè)單位電路(第I單位電路61、第2單位電路62、第I單位電路63)。
[0082]第I單位電路61具備邏輯電路61a、第I輸出單元61b以及第2輸出單元61c。第2單位電路62具備邏輯電路62a、第I輸出單元62b以及第2輸出單元62c。第3單位電路63具備邏輯電路63a、第I輸出單元63b以及第2輸出單元63c。此外，各單位電路具有相同的電路結(jié)構(gòu)和連接關(guān)系。因此，以下對(duì)一個(gè)單位電路(第I單位電路61)進(jìn)行說明。
[0083]邏輯電路61a與高電壓源的電源電壓VDD1、低電壓源的基準(zhǔn)電壓VSSl以及時(shí)鐘信號(hào)xCLK的信號(hào)源連接，根據(jù)輸入到輸入端子IN的輸入信號(hào)(表示一個(gè)水平同步期間或者多個(gè)水平期間的脈沖信號(hào)，或者在第2級(jí)以后的單位電路中是從前一級(jí)的單位電路輸出的信號(hào))，從兩個(gè)輸出端子Q和xQ，向并聯(lián)連接的第I輸出單元61b和第2輸出單元61c輸出控制信號(hào)(第I信號(hào)和第2信號(hào))。
[0084]第I輸出單元61b是與第I電壓(在這里為時(shí)鐘信號(hào)CLK)和第2電壓(在這里為基準(zhǔn)電壓VSS2)連接，并根據(jù)來自邏輯電路61a的控制信號(hào)(第I信號(hào)和第2信號(hào))而輸出驅(qū)動(dòng)掃描線51的驅(qū)動(dòng)信號(hào)的緩沖放大器。從該第I輸出單兀61b輸出的驅(qū)動(dòng)信號(hào)的高電平是由時(shí)鐘信號(hào)CLK確定的電位，另一方面，其低電平是基準(zhǔn)電壓VSS2。此外，基準(zhǔn)電壓VSS2設(shè)定為比基準(zhǔn)電壓VSSl高的電位。另外，第I輸出單元61b的電流提供能力比第2輸出單元61c的電流提供能力強(qiáng)。
[0085]第2輸出單元61c是與第3電壓(在這里為時(shí)鐘信號(hào)CLK)和第4電壓(在這里為基準(zhǔn)電壓VSS1)連接，并根據(jù)來自邏輯電路61a的控制信號(hào)(第I信號(hào)和第2信號(hào))而向下一級(jí)的單位電路輸出信號(hào)(移出信號(hào))的緩沖放大器。從該第2輸出單元61c輸出的驅(qū)動(dòng)信號(hào)的高電平是由時(shí)鐘信號(hào)CLK確定的電位，另一方面，其低電平是基準(zhǔn)電壓VSS1。
[0086]這樣，在該移位寄存器60的各單位電路中，輸出級(jí)由電流提供能力不同的兩個(gè)并聯(lián)連接的緩沖放大器(第I輸出單元、第2輸出單元)構(gòu)成。由此，輸出需要大電流的驅(qū)動(dòng)信號(hào)的第I輸出單元、無需大電流但需要不變鈍的波形的第2輸出單元由根據(jù)輸出信號(hào)的要求的電路構(gòu)成。因此，利用這樣的移位寄存器60，與從共同的輸出單元輸出驅(qū)動(dòng)信號(hào)和向下一級(jí)的信號(hào)的結(jié)構(gòu)相比，能夠得到上升和下降快的驅(qū)動(dòng)信號(hào)，并能夠?qū)崿F(xiàn)由高密度像素構(gòu)成的顯示單元30的高速驅(qū)動(dòng)，并且，能抑制由驅(qū)動(dòng)信號(hào)變鈍而導(dǎo)致的貫通電流(電力消耗)。
[0087]另外，與電流驅(qū)動(dòng)能力強(qiáng)的第I輸出單元61b連接的基準(zhǔn)電壓VSS2設(shè)定為比與電流驅(qū)動(dòng)能力弱的第2輸出單元61c連接的基準(zhǔn)電壓VSSl高的電位。由此，如后所述，構(gòu)成第I輸出單元61b的晶體管中的與基準(zhǔn)電壓VSS2連接的晶體管在截止工作時(shí)，由于柵極、源極間電壓為反向偏壓(Vgs〈0)，所以成為完全的截止?fàn)顟B(tài)，在該晶體管中流動(dòng)的貫通電流得到抑制。
[0088]圖4是表示構(gòu)成圖3所示移位寄存器60的各單位電路61?63的第I輸出單元和第2輸出單元的詳細(xì)結(jié)構(gòu)的電路圖。在此，示出了第I單位電路61的電路。
[0089]第I輸出單兀61b具備用于輸出驅(qū)動(dòng)信號(hào)的驅(qū)動(dòng)用輸出端子86、用于將第I電壓(在這里為時(shí)鐘信號(hào)CLK)供給至驅(qū)動(dòng)用輸出端子86的η型第I晶體管80、用于將低于該第I電壓的第2電壓(在這里為基準(zhǔn)電壓VSS2)供給至驅(qū)動(dòng)用輸出端子86的η型第2晶體管81以及連接第I晶體管80的柵極和源極的第I電容器82。也就是說，第I晶體管80的漏極與第I電壓(在這里為時(shí)鐘信號(hào)CLK)連接，第I晶體管80的源極與驅(qū)動(dòng)用輸出端子86和第2晶體管81的漏極連接。第2晶體管81的源極與第2電壓(在這里為基準(zhǔn)電壓VSS2)連接。此外，柵極、源極以及漏極分別與晶體管的控制端子、第I輸出端子以及第2輸出端子(或者是控制端子、第2輸出端子以及第I輸出端子)對(duì)應(yīng)。
[0090]第2輸出單兀61c具備用于向下一級(jí)的單位電路62輸出信號(hào)的下一級(jí)用輸出端子87、用于將第3電壓(在這里為時(shí)鐘信號(hào)CLK)供給至下一級(jí)用輸出端子87的η型第3晶體管83、用于將低于該第3電壓的第4電壓(在這里為基準(zhǔn)電壓VSS1)供給至下一級(jí)用輸出端子87的η型第4晶體管84以及連接第3晶體管83的柵極和源極的第2電容器85。也就是說，第3晶體管83的漏極與第3電壓(在這里為時(shí)鐘信號(hào)CLK)連接，第3晶體管83的源極與下一級(jí)用輸出端子87和第4晶體管84的漏極連接。第4晶體管84的源極與第4電壓(在這里為基準(zhǔn)電壓VSS1)連接。
[0091]此外，第I晶體管80和第2晶體管81與第3晶體管83和第4晶體管84相比，以大的尺寸(也就是說，在溝道長度相同的情況下，設(shè)定大的溝道寬度)形成，具有更強(qiáng)的電流提供能力。
[0092]在這里，向第I晶體管80和第3晶體管83的柵極輸入從邏輯電路61a輸出的第I信號(hào)。第I信號(hào)是在邏輯電路61a具有的第I信號(hào)生成單元生成的信號(hào)(高電平為電源電壓VDDl，低電平為基準(zhǔn)電壓VSS1)，是用于切換第I晶體管80和第3晶體管83的導(dǎo)通(ON)和非導(dǎo)通(OFF)的控制信號(hào)。
[0093]另外，向第2晶體管81和第4晶體管84的柵極輸入從邏輯電路61a輸出的第2信號(hào)。第2信號(hào)是在邏輯電路61a具有的第2信號(hào)生成單元生成的信號(hào)(高電平為電源電壓VDDldS電平為基準(zhǔn)電壓VSS1)，是用于切換第2晶體管81和第4晶體管84的導(dǎo)通(ON)和非導(dǎo)通(OFF)的控制信號(hào)。
[0094]此外，時(shí)鐘信號(hào)CLK是從時(shí)鐘信號(hào)源(未圖示)供給的信號(hào)，是高電平為電源電壓VDD1、低電平為基準(zhǔn)電壓VSSl的信號(hào)。
[0095]另外，第I電容器82和第2電容器85分別構(gòu)成向第I晶體管80和第3晶體管83進(jìn)行正反饋的自舉(bootstrap)電路。也就是說,第I晶體管80 (第3晶體管83)成為導(dǎo)通狀態(tài)時(shí)，時(shí)鐘信號(hào)CLK通過第I晶體管80(第3晶體管83)而輸出至驅(qū)動(dòng)用輸出端子86 (下一級(jí)用輸出端子87)，但時(shí)鐘信號(hào)CLK的上升時(shí)的電平變化(交流成分)經(jīng)由第I電容器82 (第3晶體管83)而從第I晶體管80 (第3晶體管83)的源極正反饋至柵極。結(jié)果，第I晶體管80 (第3晶體管83)的柵極的電位上升，第I晶體管80 (第3晶體管83)通過在時(shí)鐘信號(hào)CLK的上升工作中也保持柵極、源極間電壓，從而能夠維持強(qiáng)的導(dǎo)通狀態(tài)，從第I晶體管80(第3晶體管83)的源極輸出的信號(hào)成為具有陡峭的上升的信號(hào)。
[0096]在此，對(duì)基準(zhǔn)電壓VSS2被設(shè)定為比基準(zhǔn)電壓VSSl高的電位的意義進(jìn)行說明。
[0097]在本實(shí)施方式中，構(gòu)成各單位電路的輸出級(jí)的4個(gè)晶體管(第I晶體管80、第2晶體管81、第3晶體管83、第4晶體管84)例如是具有耗盡特性的η型晶體管。在該情況下，即使柵極、源極間電壓為0V，這些晶體管也不會(huì)完全成為截止?fàn)顟B(tài)而會(huì)流動(dòng)電流。因此，特別是在電流提供能力強(qiáng)的第I輸出單元61b中，需要抑制在第I晶體管80和第2晶體管81中流動(dòng)的貫通電流。
[0098]在本實(shí)施方式中，由于第2晶體管81的源極與比基準(zhǔn)電壓VSSl高的基準(zhǔn)電壓VSS2連接，且輸入到第2晶體管81的柵極的第2信號(hào)的低電平(使第2晶體管81為非導(dǎo)通的電平)為基準(zhǔn)電壓VSS1，所以在第2信號(hào)為低電平時(shí)，第2晶體管81的柵極相對(duì)于源極被反向偏壓(Vgs〈0)。因此，第2晶體管81成為更完全的截止?fàn)顟B(tài)，能抑制在第2晶體管81中流動(dòng)的貫通電流。
[0099]此外，對(duì)于第4晶體管84，在輸入到柵極的第2信號(hào)成為低電平時(shí)，其柵極、源極間電壓成為零(Vgs = O)，不被反向偏壓，但由于第4晶體管84的電流提供能力弱(也就是說尺寸小)，所以第4晶體管84中的貫通電流小(能夠忽視)。
[0100]圖5是表示具備圖4所示電路的移位寄存器的效果的曲線圖。橫軸表示構(gòu)成移位寄存器的晶體管的閾值電壓Vth (V)，縱軸表示移位寄存器的功耗。在本曲線圖中，“現(xiàn)有結(jié)構(gòu)”的曲線表示將基準(zhǔn)電壓VSS2與基準(zhǔn)電壓VSSl設(shè)定為相同電位(VSS2-VSS1 = 0V)的現(xiàn)有移位寄存器的數(shù)據(jù)，“新穎結(jié)構(gòu)⑴”的曲線表示將基準(zhǔn)電壓VSS2設(shè)定為比基準(zhǔn)電壓VSSl高的電位(在此為VSS2-VSS1 = 2.5V)的本實(shí)施方式中的移位寄存器的數(shù)據(jù)。
[0101]從圖5所示的兩個(gè)曲線可知，根據(jù)本實(shí)施方式中的移位寄存器，由于基準(zhǔn)電壓VSS2被設(shè)定為比基準(zhǔn)電壓VSSl高的電位，所以與現(xiàn)有的移位寄存器相比，功耗得到抑制。特別是晶體管的閾值電壓越成為負(fù)值(也就是說耗盡特性越強(qiáng))，功耗的削減效果越大。
[0102]此外，在圖4所示的電路例中，向第I晶體管80和第3晶體管83的漏極供給了共用的時(shí)鐘信號(hào)CLK，但也可以供給不同的時(shí)鐘信號(hào)。
[0103]圖6是向第I晶體管80和第3晶體管83的漏極供給不同的時(shí)鐘信號(hào)(CLKla，CLKlb)的變形例涉及的單位電路61’的輸出級(jí)的電路圖。在這里，向第3晶體管83的漏極供給作為第3電壓的一例的時(shí)鐘信號(hào)CLKla，并向第I晶體管80的漏極供給作為第I電壓的一例的時(shí)鐘信號(hào)CLKlb。
[0104]時(shí)鐘信號(hào)CLKla與圖4中的時(shí)鐘信號(hào)CLK相同，是高電平為電源電壓VDDl、低電平為基準(zhǔn)電壓VSSl的信號(hào)。另一方面，時(shí)鐘信號(hào)CLKlb是高電平為電源電壓VDD1、而低電平為基準(zhǔn)電壓VSS2也即是與第2晶體管81的源極相同電位的信號(hào)。
[0105]圖7是表示具備圖6所示的電路的移位寄存器的效果的曲線圖。橫軸和縱軸與圖5相同。在本曲線圖中，“現(xiàn)有結(jié)構(gòu)”的曲線與圖5中的“現(xiàn)有結(jié)構(gòu)”的曲線相同，“新穎結(jié)構(gòu)
(2)”的曲線表示將基準(zhǔn)電壓VSS2設(shè)定為比基準(zhǔn)電壓VSSl高的電位(在此為VSS2-VSS1 =
1.5V)的本實(shí)施方式中的移位寄存器的數(shù)據(jù)，“新穎結(jié)構(gòu)(3)”的曲線表示設(shè)定為基準(zhǔn)電壓VSS2與基準(zhǔn)電壓VSSl之差進(jìn)一步加大的電位(在這里，VSS2-VSS1 = 2.5V)的本實(shí)施方式中的移位寄存器的數(shù)據(jù)。
[0106]從圖7所示的三個(gè)曲線可知，越將基準(zhǔn)電壓VSS2設(shè)定為比基準(zhǔn)電壓VSSl高的電位，功耗的削減效果越大。另外，比較關(guān)于基準(zhǔn)電壓VSSl和基準(zhǔn)電壓VSS2的條件相同(VSS2-VSS1 = 2.5V)的圖5中的“新穎結(jié)構(gòu)(I) ”的曲線和圖7的“新穎結(jié)構(gòu)(3) ”的曲線可知，通過將供給至第I晶體管80的時(shí)鐘信號(hào)的低電平從基準(zhǔn)電壓VSSl變更成基準(zhǔn)電壓VSS2，進(jìn)一步抑制了功耗。這是由于:在供給至第I晶體管80的漏極的時(shí)鐘信號(hào)的低電平為與第2晶體管81的源極的電位(基準(zhǔn)電壓VSS2)相同的電位的情況下，由于在該時(shí)鐘信號(hào)成為低電平時(shí)，串聯(lián)連接的第I晶體管80和第2晶體管81的兩端的電位相等，所以這兩端的電位差成為零，在第I晶體管80和第2晶體管81中不流動(dòng)電流(貫通電流)。
[0107]圖8是構(gòu)成圖3所示移位寄存器60的各單位電路(在這里為圖6所示的第I單位電路61’)的詳細(xì)電路圖。
[0108]邏輯電路61a由晶體管91、92、93a?93d、94a、94b、95a以及95b這10個(gè)晶體管、以及電容器96?98這3個(gè)電容器構(gòu)成。此外，輸入到邏輯電路61a的兩個(gè)時(shí)鐘信號(hào)xCLKl和xCLK2是構(gòu)成上述的時(shí)鐘信號(hào)xCLK的兩相時(shí)鐘信號(hào)。
[0109]晶體管91、92以及93a?93d構(gòu)成向控制線Qnode輸出第I信號(hào)的第I信號(hào)生成單元93，所述第I信號(hào)用于控制構(gòu)成第I輸出單元61b的第I晶體管80和構(gòu)成第2輸出單元61c的第3晶體管83的導(dǎo)通和非導(dǎo)通。
[0110]另外，晶體管94a、94b、95a以及95b構(gòu)成向控制線Hnode輸出第2信號(hào)的第2信號(hào)生成單元94，所述第2信號(hào)用于控制構(gòu)成第I輸出單元61b的第2晶體管81和構(gòu)成第2輸出單元61c的第4晶體管84的導(dǎo)通和非導(dǎo)通。
[0111]圖9是表示圖8所示的第I單位電路61’的工作的定時(shí)圖。在這里，示出了時(shí)鐘信號(hào)CLKlb、控制線Qnode的電壓波形(第I信號(hào))、控制線Hnode的電壓波形(第2信號(hào))以及驅(qū)動(dòng)用輸出端子86的電壓波形。
[0112]在圖9中，在期間(A)中，通過第I信號(hào)生成單元93，控制線Qnode成為低電平(基準(zhǔn)電壓VSS1)，且通過第2信號(hào)生成單元94，控制線Hnode成為高電平(電源電壓VDD1)。因此，在第I輸出單元61b中，由于第I晶體管80截止且第2晶體管81導(dǎo)通，所以向驅(qū)動(dòng)用輸出端子86輸出基準(zhǔn)電壓VSS2。
[0113]在期間(B)中，通過第I信號(hào)生成單元93，控制線Qnode成為高電平(電源電壓VDD1)，且通過第2信號(hào)生成單元94，控制線Hnode成為低電平(基準(zhǔn)電壓VSS1)。因此，在第I輸出單元61b中，由于第I晶體管80導(dǎo)通且第2晶體管81截止，所以向驅(qū)動(dòng)用輸出端子86輸出時(shí)鐘信號(hào)CLKlb的電位(基準(zhǔn)電壓VSS2)，并維持基準(zhǔn)電壓VSS2不變。
[0114]在期間(C)中，第I信號(hào)生成單元93成為高阻抗輸出(晶體管93a和93b截止)，第I信號(hào)生成單元93與第I晶體管80及第3晶體管83的柵極(控制端子)電切斷。另一方面，通過第2信號(hào)生成單元94，控制線Hnode維持在低電平(基準(zhǔn)電壓VSS1)。而且，由于通過第I晶體管80的時(shí)鐘信號(hào)CLKlb上升，其電平變化經(jīng)由第I電容器82從第I晶體管80的源極正反饋至柵極而發(fā)生自舉，所以第I晶體管80的柵極(控制端子、控制線Qnode)的電位上升，第I晶體管80能夠維持強(qiáng)導(dǎo)通狀態(tài)。結(jié)果，向驅(qū)動(dòng)用輸出端子86輸出時(shí)鐘信號(hào)CLKlb的高電平(電源電壓VDD1)，且輸出具有陡峭的上升的信號(hào)。
[0115]在期間(D)中，由于維持第I信號(hào)生成單元93的高阻抗輸出，且通過第I晶體管80的時(shí)鐘信號(hào)CLKlb下降，所以其電平變化經(jīng)由第I電容器82從第I晶體管80的源極傳遞給柵極。其結(jié)果，雖然第I晶體管80的柵極(控制端子、控制線Qnode)的電位下降，但維持了高電平(大約為電源電壓VDD1)，第I晶體管80維持導(dǎo)通狀態(tài)。另一方面，控制線Hnode通過第2信號(hào)生成單元94而成為高電平(電源電壓VDD1)。以上的結(jié)果是，第I晶體管80和第2晶體管81均成為導(dǎo)通狀態(tài)，存儲(chǔ)于驅(qū)動(dòng)用輸出端子86的電荷經(jīng)由第I晶體管80和第2晶體管81而被引入到基準(zhǔn)電壓VSS2。因此，驅(qū)動(dòng)用輸出端子86的電壓從電源電壓VDDl向基準(zhǔn)電壓VSS2陡峭地下降。
[0116]在期間(E)中，成為與期間㈧相同的工作。也就是說，第I信號(hào)生成單元93的高阻抗?fàn)顟B(tài)被解除，通過第I信號(hào)生成單元93，控制線Qnode成為低電平(基準(zhǔn)電壓VSS1)，且通過第2信號(hào)生成單元94，控制線Hnode成為高電平(電源電壓VDD1)。因此，在第I輸出單元61b中，由于第I晶體管80截止且第2晶體管81導(dǎo)通，所以向驅(qū)動(dòng)用輸出端子86輸出基準(zhǔn)電壓VSS2。
[0117]這樣，在本實(shí)施方式的移位寄存器中，通過利用第I信號(hào)生成單元93的高阻抗輸出和第I輸出單元61b中的自舉功能，能夠向驅(qū)動(dòng)用輸出端子86輸出陡峭的脈沖波形。
[0118]此外，雖然圖9示出了圖6所示的第I單位電路61’的工作，但圖4所示的第I單位電路61的工作也與圖9所示的定時(shí)圖大致相同。也就是說，圖4所示的第I單位電路61也進(jìn)行高阻抗的控制和由電容器實(shí)現(xiàn)的自舉，從驅(qū)動(dòng)用輸出端子86輸出具有陡峭的脈沖波形的信號(hào)。
[0119]圖10和圖11是用于說明利用了第I信號(hào)生成單元93的高阻抗輸出的其他優(yōu)點(diǎn)的圖，分別是著眼于第I輸出單元61b的第I單位電路61’的功能性電路圖和表示其工作的定時(shí)圖。
[0120]在這里，開關(guān)SW是表示第I信號(hào)生成單元93的輸出狀態(tài)(輸出/高阻抗?fàn)顟B(tài))的示意性電路元件。在圖11的“SW”中，高電平與開關(guān)SW閉合的狀態(tài)、也即是第I信號(hào)生成單元93處于“輸出”狀態(tài)對(duì)應(yīng)，另一方面，低電平與開關(guān)SW斷開的狀態(tài)、也即是第I信號(hào)生成單元93的輸出處于“高阻抗”狀態(tài)對(duì)應(yīng)。
[0121]圖11所示的期間(F)是時(shí)鐘信號(hào)CLKlb為低電平的期間。從即將該期間之前開始的預(yù)定期間(在這里是與時(shí)鐘信號(hào)CLKlb為低電平的期間相等的期間)中，開關(guān)SW為低電平(也就是說第I信號(hào)生成單元93的輸出處于“高阻抗”狀態(tài))。由此，在通過與第I信號(hào)生成單元93斷開的第I晶體管80的時(shí)鐘信號(hào)CLKlb下降時(shí)，其電平變化(AV)經(jīng)由第I電容器82傳遞給第I晶體管80的柵極，如圖11所示，第I晶體管80的柵極的電位(也就是圖11中的控制線Qnode的電位)從VSSl下降至(VSSl-AV)。因此，第I晶體管80的柵極相對(duì)于源極成為反向偏壓(Vgs〈0)，能抑制第I晶體管80的貫通電流。
[0122]這樣，在從時(shí)鐘信號(hào)CLKlb即將成為低電平之前開始的預(yù)定期間中，由于第I信號(hào)生成單元93與第I晶體管80的柵極電切斷，所以能抑制第I晶體管80中的貫通電流。因此，通過具有這種功能移位寄存器，在抑制上述的第2晶體管81中的貫通電流的基礎(chǔ)之上，還能抑制第I晶體管80中的貫通電流，功耗得以大幅度減小。
[0123]此外，雖然圖11示出了圖6所示的第I單位電路61’的工作，但圖4所示的第I單位電路61的工作也與圖11所示的定時(shí)圖大致相同。也就是說，在圖4所示的第I單位電路61中，控制線Qnode的電位也為圖11所示的波形，能抑制第I晶體管80中的貫通電流。
[0124]如以上所述，根據(jù)本實(shí)施方式中的移位寄存器，單位電路的輸出級(jí)由輸出驅(qū)動(dòng)信號(hào)的第I輸出單元和向下一級(jí)輸出信號(hào)的第2輸出單元構(gòu)成。而且，構(gòu)成第I輸出單元的第I晶體管80和第2晶體管81的電流提供能力比構(gòu)成第2輸出單元的第3晶體管83和第4晶體管84的電流提供能力強(qiáng)，且第I輸出單元的基準(zhǔn)電壓VSS2設(shè)定為比第2輸出單元的基準(zhǔn)電壓VSSl高的電位。
[0125]由此，驅(qū)動(dòng)更大負(fù)載的第I輸出單元具有比第2輸出單元強(qiáng)的電流提供能力，并且在貫通電流容易變大的第I輸出單元中，與第2輸出單元相比，為了使第2晶體管81截止而輸入的柵極、源極間電壓Vgs成為更加處于反向偏壓方向的電壓。因此，能抑制第2晶體管81截止時(shí)在第2晶體管81中流動(dòng)的貫通電流。
[0126]另外，在從時(shí)鐘信號(hào)CLKlb即將成為低電平之前開始的預(yù)定期間中，由于第I信號(hào)生成單元93與第I晶體管80的柵極電切斷，所以也能抑制第I晶體管80中的貫通電流。因此，在抑制第2晶體管81中的貫通電流的基礎(chǔ)之上，也能抑制第I晶體管80中的貫通電流，移位寄存器中的功耗得以大幅度減小。
[0127]另外，本實(shí)施方式中的顯示裝置具備:(I)掃描線驅(qū)動(dòng)電路50，其包括具有上述特征的低功耗移位寄存器；(2)多條掃描線51,其用于傳送從掃描線驅(qū)動(dòng)電路50輸出的多個(gè)驅(qū)動(dòng)信號(hào)；(3)多條信號(hào)線41，其配置成與多條掃描線51交叉，且用于傳送圖像信號(hào)；以及
(4)顯示單元30，其包括多個(gè)像素電路31，所述像素電路31配置在多條掃描線51與多條信號(hào)線41的每一個(gè)交叉處，在驅(qū)動(dòng)信號(hào)的控制下進(jìn)行與圖像信號(hào)對(duì)應(yīng)的發(fā)光。因此，也能大幅地抑制本實(shí)施方式中的顯示裝置的功耗。這種低功耗的顯示裝置作為用于圖12所示的電視(電視接收機(jī))等的顯示器等是有用的。
[0128]以上，基于實(shí)施方式說明了本發(fā)明涉及的移位寄存器和顯示裝置，但本發(fā)明不限定于這樣的實(shí)施方式。本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的宗旨的范圍內(nèi)對(duì)各實(shí)施方式實(shí)施能夠想到的各種變形而得到的方式、任意地組合各實(shí)施方式的構(gòu)成要素而得到的方式也包含于本發(fā)明中。
[0129]例如，在本實(shí)施方式中，顯示裝置10具備的掃描線驅(qū)動(dòng)電路50具有一種移位寄存器60，但本發(fā)明涉及的顯示裝置不限定于這種掃描線驅(qū)動(dòng)電路。在顯示單元30包括需要多種控制信號(hào)的像素電路31的情況下，掃描線驅(qū)動(dòng)電路也包括多種移位寄存器。
[0130]另外，在本實(shí)施方式中，構(gòu)成移位寄存器的晶體管為η型晶體管，但本發(fā)明涉及的移位寄存器并不限定于此，既可以用P型晶體管構(gòu)成，也可以混合使用η型晶體管和P型晶體管。只要設(shè)計(jì)以使得在使構(gòu)成第I輸出單元的晶體管截止時(shí)，柵極、源極間電壓Vgs成為反向偏壓即可。另外，作為η型晶體管，可以是將硅作為半導(dǎo)體層來使用的晶體管、將氧化物作為半導(dǎo)體層來使用的晶體管，晶體管的結(jié)構(gòu)并不特別限定。
[0131]同樣地，本發(fā)明涉及的移位寄存器不一定非用具有耗盡特性的晶體管來構(gòu)成不可。本發(fā)明在用具有耗盡特性的晶體管構(gòu)成移位寄存器的情況下特別有用，如圖5和圖7所示，即使是在用沒有這種特性的晶體管來構(gòu)成移位寄存器的情況下，也能夠?qū)崿F(xiàn)與現(xiàn)有技術(shù)相比抑制功耗的效果。
[0132]產(chǎn)業(yè)上的可利用性
[0133]本發(fā)明能夠作為移位寄存器、具有該移位寄存器的掃描線驅(qū)動(dòng)電路以及具備這種掃描線驅(qū)動(dòng)電路的顯示裝置、特別是作為低功耗的移位寄存器、掃描線驅(qū)動(dòng)電路以及顯示裝置來加以利用，例如能夠作為電視、計(jì)算機(jī)、照明裝置等中使用的有機(jī)EL顯示裝置等來加以利用。
【權(quán)利要求】
1.一種移位寄存器，通過多級(jí)地連接單位電路而構(gòu)成，所述單位電路具備第I輸出單元、第2輸出單元以及邏輯電路， 所述第I輸出單元具備用于輸出驅(qū)動(dòng)信號(hào)的驅(qū)動(dòng)用輸出端子、用于將第I電壓供給至所述驅(qū)動(dòng)用輸出端子的第I晶體管以及用于將低于所述第I電壓的第2電壓供給至所述驅(qū)動(dòng)用輸出端子的第2晶體管， 所述第2輸出單元具備用于向下一級(jí)的單位電路輸出信號(hào)的下一級(jí)用輸出端子、用于將第3電壓供給至所述下一級(jí)用輸出端子的第3晶體管以及用于將低于所述第3電壓的第4電壓供給至所述下一級(jí)用輸出端子的第4晶體管， 所述邏輯電路具備第I信號(hào)生成單元和第2信號(hào)生成單元，所述第I信號(hào)生成單元根據(jù)從前一級(jí)的單位電路輸入的信號(hào)來生成用于切換所述第I晶體管和所述第3晶體管的導(dǎo)通和非導(dǎo)通的第I信號(hào)，所述第2信號(hào)生成單元生成用于切換所述第2晶體管和所述第4晶體管的導(dǎo)通和非導(dǎo)通的第2信號(hào)， 所述第I晶體管和所述第2晶體管的電流提供能力比所述第3晶體管和所述第4晶體管的電流提供能力強(qiáng)， 所述第2電壓設(shè)定為比所述第4電壓高的電位。
2.根據(jù)權(quán)利要求1所述的移位寄存器， 所述邏輯電路與用于生成所述第I信號(hào)和所述第2信號(hào)的高電壓源和低電壓源連接， 所述第4電壓設(shè)定為與所述低電壓源的輸出電壓相同的電位。
3.根據(jù)權(quán)利要求1或2所述的移位寄存器， 所述第I晶體管具有被輸入所述第I信號(hào)的控制端子、第I輸出端子以及與所述驅(qū)動(dòng)用輸出端子連接的第2輸出端子， 所述第I輸出端子與取得作為所述第I電壓的高電平、和作為比所述第I電壓低的電壓的低電平的時(shí)鐘信號(hào)的信號(hào)源連接， 所述邏輯電路至少在所述時(shí)鐘信號(hào)即將從高電平變成低電平之前開始的預(yù)定期間中，將所述控制端子和所述第I信號(hào)生成單元電切斷。
4.根據(jù)權(quán)利要求3所述的移位寄存器， 還具備連接在所述第I晶體管的所述控制端子與所述第2輸出端子之間的電容器，在所述時(shí)鐘信號(hào)成為了低電平時(shí)，所述控制端子的電位從所述第4電壓變化成比所述第4電壓低的電壓。
5.根據(jù)權(quán)利要求3所述的移位寄存器， 所述低電平是與所述第4電壓相同的電位。
6.—種顯不裝置，具備: 權(quán)利要求1?3中的任一項(xiàng)所述的移位寄存器； 多條掃描線，其用于傳送從所述移位寄存器輸出的多個(gè)驅(qū)動(dòng)信號(hào)； 多條信號(hào)線，其配置成與所述多條掃描線交叉，用于傳送圖像信號(hào)；以及包括多個(gè)像素電路的顯示單元，其配置在所述多條掃描線與所述多條信號(hào)線的每個(gè)交叉處，在所述驅(qū)動(dòng)信號(hào)的控制下進(jìn)行與所述圖像信號(hào)對(duì)應(yīng)的發(fā)光。
【文檔編號(hào)】G11C19/28GK104246897SQ201280072674
【公開日】2014年12月24日 申請(qǐng)日期:2012年4月25日 優(yōu)先權(quán)日:2012年4月25日
【發(fā)明者】松井雅史, 柘植仁志 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社