一種基于可編程基本邏輯單元的數(shù)據(jù)移位寄存電路的制作方法
【專利摘要】本發(fā)明公開了一種基于可編程基本邏輯單元的數(shù)據(jù)移位電路，其包括2n位移位寄存器、n輸入查找表和配置信息存儲塊；所述2n位移位寄存器包括串聯(lián)的2n個移位寄存器單元，輸入數(shù)據(jù)在該串聯(lián)的2n個移位寄存器單元中逐位移動；所述n輸入查找表被配置成多路選擇開關(guān)，其根據(jù)從配置信息存儲模塊輸入的移位位數(shù)m選擇輸出第m個移位寄存器單元的輸出數(shù)據(jù)；所述配置信息存儲模塊，用于存儲輸入數(shù)據(jù)的移位位數(shù)m，其輸出與n輸入查找表的輸出相連。該數(shù)據(jù)移位電路是在BLE結(jié)構(gòu)上基于復(fù)用BLE內(nèi)部的可配置CSRAM實現(xiàn)，同時只需要一個時鐘信號即可以完成移位寄存器功能。
【專利說明】一種基于可編程基本邏輯單元的數(shù)據(jù)移位寄存電路【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子電路設(shè)計領(lǐng)域，具體涉及一種基于可編程基本邏輯單元的數(shù)據(jù)移位寄存電路。
【背景技術(shù)】
[0002]可編程基本邏輯單元BLE (Basic Logic Element)是FPGA中最小的邏輯單元，它包含一個η (η ^ 2)輸入的查找表LUT (Lookup Table)、一個觸發(fā)器以及進(jìn)位鏈和級聯(lián)鏈等。由若干個BLE和控制邏輯互連構(gòu)成FPGA的基本單元LC (Logic Cluster)。每個BLE包括一個帶η輸入的查找表和一個觸發(fā)器，查找表由可配置的靜態(tài)存儲器(CSRAM)構(gòu)成的函數(shù)發(fā)生器組成，用來快速實現(xiàn)組合邏輯，觸發(fā)器用來實現(xiàn)時序邏輯。BLE的輸出可以通過觸發(fā)器寄存輸出，也可以旁路直接輸出。
[0003]BLE作為FPGA內(nèi)部核心單元模塊，具備三種基本工作模式如下:
[0004]1、常規(guī)模式下，BLE內(nèi)部帶η個輸入的查找表可實現(xiàn)任意η輸入函數(shù)的邏輯功能，對于更多輸入變量的邏輯功能，則須用多個BLE級聯(lián)對其進(jìn)行擴(kuò)展；
[0005]2、運算模式下完成I位全加/全減器；
[0006]3、加/減計數(shù)模式或者可清零計數(shù)模式下完成一位計數(shù)。
[0007]對于最終BLE工作于哪種基本模式和如何輸出，由內(nèi)部配置CSRAM和外部控制信號決定。
[0008]隨著集成電路設(shè)計復(fù)雜度的不斷提高，要求BLE不僅需要實現(xiàn)上述基本工作模式外，還需要提供分布式數(shù)據(jù)存儲和數(shù)據(jù)移位寄存操作功能。目前，國外XILINX、ALTERA等可編程邏輯器件供應(yīng)商掌握大量的FPGA開發(fā)技術(shù),其中文獻(xiàn)[I] (Xilinx Corporation,“Virtex II Pro and Virtex II Pro X Platform FPGAs:Complete Data Sheet”，2005)中XILINX公司提出了一種具有移位寄存器功能的BLE結(jié)構(gòu)，此外專利申請CN200810038576.1也提出了一種同時具有分布式數(shù)據(jù)存儲和數(shù)據(jù)移位寄存操作功能的LE結(jié)構(gòu)，但上述結(jié)構(gòu)均需要一個產(chǎn)生兩相非交疊時鐘信號的時序電路。
[0009]本發(fā)明提出具有移位寄存器功能的BLE結(jié)構(gòu)，該結(jié)構(gòu)基于復(fù)用BLE內(nèi)部的可配置CSRAM，同時只需要一個時鐘信號即可以完成移位寄存器功能。

【發(fā)明內(nèi)容】

[0010]為解決上述問題，本發(fā)明提出了一種基于可編程基本邏輯單元的數(shù)據(jù)移位電路，其包括:多個串聯(lián)的移位寄存器單元，所述移位寄存器單元由兩級串聯(lián)的帶門控開關(guān)緩沖器的可編程基本邏輯單元中的靜態(tài)存儲器構(gòu)成，其中所述移位寄存器單元的數(shù)據(jù)輸入端為第一級靜態(tài)存儲器的門控開關(guān)緩沖器的輸入端；所述移位寄存器單元的數(shù)據(jù)輸出端為第二級靜態(tài)存儲器的輸出，所述移位寄存器單元的時鐘端與第一級靜態(tài)存儲器的門控開關(guān)緩沖器的門控開關(guān)輸入端直接相連，并與第二級靜態(tài)存儲器的門控開關(guān)緩沖器的門控開關(guān)輸入端通過一反相器相連。[0011]本發(fā)明還提出了一種基于可編程基本邏輯單元的數(shù)據(jù)移位電路，其包括:2n位移位寄存器、η輸入查找表和配置信息存儲塊；
[0012]所述2η位移位寄存器包括串聯(lián)的2η個移位寄存器單元，輸入數(shù)據(jù)在該串聯(lián)的2"個移位寄存器單元中逐位移動；
[0013]所述η輸入查找表被配置成多路選擇開關(guān)，其根據(jù)從配置信息存儲模塊輸入的移位位數(shù)m選擇輸出第m個移位寄存器單元的輸出數(shù)據(jù)；
[0014]所述配置信息存儲模塊，用于存儲輸入數(shù)據(jù)的移位位數(shù)m，其輸出與η輸入查找表的輸出相連。
[0015]本發(fā)明還提出了一種由基于可編程基本邏輯單元的數(shù)據(jù)移位寄存器實現(xiàn)的數(shù)據(jù)移位方法，其中所述數(shù)據(jù)移位寄存器包括2"位移位寄存器、η輸入查找表和配置信息存儲塊；該方法包括:
[0016]步驟1:在可編程基本邏輯單元的常規(guī)模式下，將η輸入查找表配置成多路選擇開關(guān);
[0017]步驟2:輸入數(shù)據(jù)串行輸入到所述2η位移位寄存器的數(shù)據(jù)輸入端，所述2η位移位寄存器包括串聯(lián)的2η個移位寄存器單元，所述輸入數(shù)據(jù)在時鐘脈沖的作用下在所述串聯(lián)的2"個移位寄存器單元中逐位移動；
[0018]步驟3:所述多路選擇開關(guān)根據(jù)從配置信息存儲模塊輸入的移位信息，選擇第m個所述移位寄存器單元的輸出數(shù)據(jù)，將其作為移位后的數(shù)據(jù)進(jìn)行輸出，其中所述移位信息為移位位數(shù)m。
[0019]本發(fā)明提出具有移位寄存器功能的BLE結(jié)構(gòu)，該結(jié)構(gòu)基于復(fù)用BLE內(nèi)部的可配置CSRAM，同時只需要一個時鐘信號即可以完成移位寄存器功能。
【專利附圖】

【附圖說明】
[0020]圖1是可配置的靜態(tài)存儲器CSRAM的內(nèi)部結(jié)構(gòu)圖；
[0021]圖2是可配置的靜態(tài)存儲器CSRAM的外部邏輯示意圖；
[0022]圖3是本發(fā)明中帶門控開關(guān)緩沖器的可配置的靜態(tài)存儲器CSRAM的邏輯示意圖；
[0023]圖4是本發(fā)明中移位寄存器單元的內(nèi)部結(jié)構(gòu)示意圖；
[0024]圖5是本發(fā)明中移位寄存器單元的外部邏輯示意圖；
[0025]圖6是本發(fā)明中基于可編程基本邏輯單元的移位寄存器的結(jié)構(gòu)示意圖。
【具體實施方式】
[0026]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
[0027]FPGA芯片的可重復(fù)配置特性來源于器件內(nèi)部眾多的靜態(tài)存儲器CSRAM，這些CSRAM單元的內(nèi)容決定了芯片所要實現(xiàn)的具體邏輯功能以及用到的輸入、輸出端口等，相當(dāng)于對芯片進(jìn)行了配置。在實現(xiàn)一個具體的電路時，首先需要確定CSRAM的內(nèi)容，然后，F(xiàn)PGA才會按照用戶設(shè)定的模式工作。FPGA中的CSRAM有多個用途，第一個用途是存儲FPGA的邏輯功能塊的配置信息，這些配置信息設(shè)定了邏輯功能塊的工作模式及其所要完成的具體任務(wù)。第二個用途是存儲與FPGA中的布線資源相關(guān)的配置信息，這些配置信息用來確定各個邏輯功能塊之間的信號傳輸路徑。CSRAM的第三個用途是存儲與IO相關(guān)的配置信息，這些配置信息將用來確定芯片與片外信號之間的通信等。
[0028]本發(fā)明公開了一種基于可編程基本邏輯單元BLE的數(shù)據(jù)移位寄存電路，其包括:2n位移位寄存器、η個輸入LUT、配置信息存儲CSRAM塊等；其中，η個輸入LUT在可編程基本邏輯單元BLE的移位寄存器模式下被配置為MUX2nX I的多路選擇開關(guān)功能。
[0029]所述2n位移位寄存器由多個基于可編程基本邏輯單元BLE中的可配置的靜態(tài)存儲器CSRAM構(gòu)成。其中，可編程基本邏輯單元BLE通常的CSRAM的結(jié)構(gòu)如圖1所示，該CSRAM包括兩個傳輸門M1、M2、兩個反相器INV1、INV2、兩個控制端csl、cs2和兩個雙向端口 iol、io2，其第一個雙向端口 iol經(jīng)第一個傳輸門Ml后與第一個反相器INVl的輸入和第二個反相器INV2的輸出相連，第一個反相器INVl的輸出與第二個傳輸門M2相連，第二個雙向端口 io2經(jīng)第二個傳輸門M2與第一個反相器輸出INVl和第二個反相器INV2的輸入相連，第二個反相器INV2的輸出與第一個傳輸門Ml相連；兩個控制端csl、cs2分別控制傳輸門Ml、M2是否導(dǎo)通或關(guān)閉，當(dāng)Ml和M2均導(dǎo)通時，iol和io2為邏輯反向關(guān)系。圖2為該帶四個端口的CSRAM的外部邏輯結(jié)構(gòu)示意圖，其中iol和io2均為雙向端口，可配置為輸入端或輸出端；csl和cs2分別為iol和io2的控制端。所述可編程基本邏輯單元電路BLE在基本的工作模式即常規(guī)模式、運算模式和加/減計數(shù)模式或數(shù)據(jù)移位寄存模式下工作，不同的工作模式均需要通過對大量的上述CSRAM進(jìn)行配置來實現(xiàn)。在數(shù)據(jù)移位寄存工作模式下，CSRAM的帶控制端的傳輸門Ml、M2配置為導(dǎo)通狀態(tài)，該導(dǎo)通狀態(tài)由與該控制端相連接csl和cs2的外部CSRAM值決定，即所述配置信息存儲CSRAM塊中存儲的配置信息決定。
[0030]本發(fā)明中所述2n位移位寄存器所使用的CSRAM，是在上述CSRAM結(jié)構(gòu)的基礎(chǔ)上，在輸入端增加了一個帶門控開關(guān)緩沖器BUF，帶門控開關(guān)緩沖器BUF的輸出端與所述CSRAM的iol相連,如圖3所示。
[0031]圖4為本發(fā)明中2"位移位寄存器所采用的移位寄存器單元的內(nèi)部結(jié)構(gòu)，采用圖3中的兩個帶門控開關(guān)緩沖器BUF的CSRAM進(jìn)行串聯(lián)，時鐘端elk與第一級BUFl的輸入端enl直接連接并與第二級BUF2的en2通過一個反相器進(jìn)行連接，前一級CSRAM的輸出端OUT與后一級BUF2的輸入端IN2相連；在時鐘信號的控制下，數(shù)據(jù)將從第一級帶門控開關(guān)緩沖器BUF的CSRAM的D端口即BUFl的輸入端INl輸入，第二級帶門控開關(guān)緩沖器BUF的CSRAM的輸出端口即CSRAM2的輸出端口 io2為數(shù)據(jù)輸出Q。圖5為圖4所描述的移位寄存器單元的外部邏輯結(jié)構(gòu)示意圖，其中D、elk端為均為輸入端，Q端為輸出端。
[0032]圖6給出了本發(fā)明的移位長度可編程配置的移位寄存器的電路結(jié)構(gòu)示意圖，其中2n個移位寄存器單元均采用圖5所示的電路結(jié)構(gòu)。將2n個移位寄存器單元進(jìn)行串連，具有η個輸入端即An、An-l、An-2、...、A2、A1的LUT在BLE常規(guī)模式下被配置為MUX2nX I的多
路選擇開關(guān)功能，2n位移位寄存器的輸出即Q2n.....Q3、Q2、Ql與LUT相連接，通過LUT的
η輸入端選擇2η位移位寄存器輸出中的一位作為該MUX的OUT輸出，移位寄存器中的數(shù)據(jù)可以在時鐘脈沖作用下依次逐位移動，數(shù)據(jù)以串行輸入IN端、串行輸出到OUT端，可以實現(xiàn)I位至2η位即可變長度的移位寄存器操作。移位長度根據(jù)由CSRAM塊控制的η輸入端An、An-1、An-2、...、A2、Al的二進(jìn)制值確定，如表I所示，當(dāng)FPGA芯片進(jìn)入配置狀態(tài)，外部配置信號對CSRAM塊進(jìn)行配置并確定η輸入端值，實現(xiàn)移位長度的選擇和數(shù)據(jù)輸出。如表I所示，當(dāng)An、An-l、An-2.....Α2、Α1配置為全O數(shù)值時，實現(xiàn)I位移位操作，選擇Ql端作為OUT端輸出；以此類推，該電路可通過配置實現(xiàn)I位至2n位即可變長度的移位寄存器操作。
[0033]表1LUT配置實現(xiàn)移位寄存器輸出選擇
【權(quán)利要求】
1.一種基于可編程基本邏輯單元的數(shù)據(jù)移位電路，其包括:多個串聯(lián)的移位寄存器單元，所述移位寄存器單元由兩級串聯(lián)的帶門控開關(guān)緩沖器的可編程基本邏輯單元中的靜態(tài)存儲器構(gòu)成，其中所述移位寄存器單元的數(shù)據(jù)輸入端為第一級靜態(tài)存儲器的門控開關(guān)緩沖器的輸入端；所述移位寄存器單元的數(shù)據(jù)輸出端為第二級靜態(tài)存儲器的輸出，所述移位寄存器單元的時鐘端與第一級靜態(tài)存儲器的門控開關(guān)緩沖器的門控開關(guān)輸入端直接相連，并與第二級靜態(tài)存儲器的門控開關(guān)緩沖器的門控開關(guān)輸入端通過一反相器相連。
2.如權(quán)利要求1所述的電路，其特征在于，所述數(shù)據(jù)移位電路還包括由可編程基本邏輯單元的LUT配置成的多路選擇開關(guān)電路和配置信息存儲電路；其中所述配置信息存儲電路用于存儲表示移位位數(shù)m的配置信息，所述多路選擇開關(guān)電路根據(jù)所述移位配置信息選擇輸出第m個移位寄存器單元的輸出數(shù)據(jù)。
3.如權(quán)利要求2所述的電路，其特征在于，所述構(gòu)成移位寄存器單元的靜態(tài)存儲器包括兩個傳輸門、兩個反相器、兩個控制端和兩個雙向端口，其第一個雙向端口經(jīng)第一個傳輸門后與第一個反相器的輸入和第二個反相器的輸出相連，第一個反相器的輸出與第二個傳輸門相連，第二個雙向端口經(jīng)第二個傳輸門與第一個反向啟動額輸出和第二個反相器的輸入相連，第二個反相器的輸出與第一個傳輸門相連；兩個控制端分別控制兩個傳輸門是否導(dǎo)通，當(dāng)兩傳輸門均導(dǎo)通時，兩雙向端口為邏輯反向關(guān)系。
4.如權(quán)利要求3所述的電路，其特征在于，在所述可編程基本邏輯單元的數(shù)據(jù)移位寄存工作模式下，傳輸門Ml、M2被配置為導(dǎo)通狀態(tài)。
5.如權(quán)利要求3所述的電路，其特征在于，所述帶門控開關(guān)緩沖器的靜態(tài)存儲器還包括帶門控開關(guān)緩沖器，所述帶門控開關(guān)緩沖器的輸出端與所述靜態(tài)存儲器的第一雙向端口相連，所述靜態(tài)存儲器的第二雙向端口與下一級開門控開關(guān)緩沖器的輸入相連。
6.一種基于可編程基本邏輯單元的數(shù)據(jù)移位電路，其包括:2"位移位寄存器、η輸入查找表和配置信息存儲塊； 所述2η位移位寄存器包括串聯(lián)的2η個移位寄存器單元，輸入數(shù)據(jù)在該串聯(lián)的2η個移位寄存器單元中逐位移動； 所述η輸入查找表被配置成多路選擇開關(guān)，其根據(jù)從配置信息存儲模塊輸入的移位位數(shù)m選擇輸出第m個移位寄存器單元的輸出數(shù)據(jù)； 所述配置信息存儲模塊，用于存儲輸入數(shù)據(jù)的移位位數(shù)m，其輸出與η輸入查找表的輸出相連。
7.如權(quán)利要求6所述的數(shù)據(jù)移位電路，其特征在于，所述移位寄存器單元由兩級串聯(lián)的帶門控開關(guān)緩沖器的可編程基本邏輯單元中的靜態(tài)存儲器構(gòu)成，其中所述移位寄存器單元的數(shù)據(jù)輸入端為第一級靜態(tài)存儲器的門控開關(guān)緩沖器的輸入端；所述移位寄存器單元的數(shù)據(jù)輸出端為第二級靜態(tài)存儲器的輸出，所述移位寄存器單元的時鐘端與第一級靜態(tài)存儲器的門控開關(guān)緩沖器的門控開關(guān)輸入端直接相連，并與第二級靜態(tài)存儲器的門控開關(guān)緩沖器的門控開關(guān)輸入端通過一反相器相連。
8.如權(quán)利要求7所述的數(shù)據(jù)移位電路，其特征在于，所述構(gòu)成移位寄存器單元的靜態(tài)存儲器包括兩個傳輸門、兩個反相器、兩個控制端和兩個雙向端口，其第一個雙向端口經(jīng)第一個傳輸門后與第一個反相器的輸入和第二個反相器的輸出相連，第一個反相器的輸出與第二個傳輸門相連，第二個雙向端口經(jīng)第二個傳輸門與第一個反向啟動額輸出和第二個反相器的輸入相連，第二個反相器的輸出與第一個傳輸門相連；兩個控制端分別控制兩個傳輸門是否導(dǎo)通，當(dāng)兩傳輸門均導(dǎo)通時，兩雙向端口為邏輯反向關(guān)系。
9.如權(quán)利要求6所述的數(shù)據(jù)移位電路，其特征在于，所述配置信息存儲模塊由可編程基本邏輯單元中的靜態(tài)存儲器構(gòu)成。
10.一種由基于可編程基本邏輯單元的數(shù)據(jù)移位寄存器實現(xiàn)的數(shù)據(jù)移位方法，其中所述數(shù)據(jù)移位寄存器包括2n位移位寄存器、η輸入查找表和配置信息存儲塊；該方法包括: 步驟1:在可編程基本邏輯單元的常規(guī)模式下，將η輸入查找表配置成多路選擇開關(guān)； 步驟2:輸入數(shù)據(jù)串行輸入到所述2η位移位寄存器的數(shù)據(jù)輸入端，所述2η位移位寄存器包括串聯(lián)的2η個移位寄存器單元，所述輸入數(shù)據(jù)在時鐘脈沖的作用下在所述串聯(lián)的2"個移位寄存器單元中逐位移動； 步驟3:所述多路選擇開關(guān)根據(jù)從配置信息存儲模塊輸入的移位信息，選擇第m個所述移位寄存器單 元的輸出數(shù)據(jù)，將其作為移位后的數(shù)據(jù)進(jìn)行輸出，其中所述移位信息為移位位數(shù)m。
【文檔編號】G11C19/00GK103632726SQ201310038530
【公開日】2014年3月12日 申請日期:2013年1月31日 優(yōu)先權(quán)日:2013年1月31日
【發(fā)明者】魏金寶, 楊海鋼 申請人:中國科學(xué)院電子學(xué)研究所