Nand閃速存儲(chǔ)器中的分級(jí)共同電源線結(jié)構(gòu)的制作方法
【專(zhuān)利摘要】一般的NAND閃速單元塊中的每個(gè)存儲(chǔ)器單元串連接到共同電源線（CSL）。要施加到CSL上的值集中產(chǎn)生并將其分布到對(duì)應(yīng)于每個(gè)NAND閃速單元塊的本地開(kāi)關(guān)邏輯單元。對(duì)于電源線頁(yè)面編程，分布線可稱為全局共同電源線（GCSL）。NAND閃速單元塊的陣列中，一次只選擇一個(gè)NAND閃速單元塊進(jìn)行編程。為了降低功耗，只有所選NAND閃速單元塊接收CSL線上的值，該值指示GCSL上的值。此外，可通過(guò)激活的到地連接禁用未選NAND閃速單元塊的CSL。
【專(zhuān)利說(shuō)明】NAND閃速存儲(chǔ)器中的分級(jí)共同電源線結(jié)構(gòu)
[0001]本申請(qǐng)為申請(qǐng)?zhí)枮?00880114063.2、申請(qǐng)日為2008年12月19日、發(fā)明名稱為“NAND閃速存儲(chǔ)器中的分級(jí)共同電源線結(jié)構(gòu)”的申請(qǐng)的分案申請(qǐng)。
[0002]相關(guān)申請(qǐng)
[0003]本發(fā)明要求2007年12月21日提交的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)N0.61/015，909的優(yōu)先權(quán)，在此通過(guò)引用并入其全部?jī)?nèi)容。
【技術(shù)領(lǐng)域】
[0004]本發(fā)明總體涉及NAND (與非)閃速存儲(chǔ)器，具體涉及用于這種存儲(chǔ)器的分級(jí)的共同電源線結(jié)構(gòu)。
【背景技術(shù)】
[0005]NAND閃速存儲(chǔ)器被提出作為替代個(gè)人計(jì)算機(jī)(PC)系統(tǒng)和服務(wù)器中長(zhǎng)期使用的硬盤(pán)驅(qū)動(dòng)器的主要存儲(chǔ)部件。NAND閃速存儲(chǔ)器用“穿隧注入”進(jìn)行寫(xiě)入，用“穿隧釋放”進(jìn)行擦除。這種寫(xiě)入和擦除使用也稱為Fowler-Nordheim穿隧注入的量子隧穿效應(yīng),其中,通過(guò)一層薄的電絕緣層(柵極氧化物)將載流子注入電導(dǎo)體。
[0006]NAND閃速存儲(chǔ)器在半導(dǎo)體存儲(chǔ)器系統(tǒng)中的最新擴(kuò)展可至少部分歸因于相對(duì)低的功耗特征，這使NAND閃速存儲(chǔ)器特別適用于移動(dòng)產(chǎn)品。
[0007]NAND閃速存儲(chǔ)器被布置成多個(gè)閃速存儲(chǔ)單元串。位線和每個(gè)NAND存儲(chǔ)單元串相關(guān)聯(lián)。字線橫過(guò)多個(gè)NAND存儲(chǔ)單元串。因而，通過(guò)選擇(即通過(guò)在其上施加適當(dāng)?shù)碾妷?特定位線和特定字線，可以選擇特定閃速存儲(chǔ)單元進(jìn)行寫(xiě)入。
[0008]對(duì)閃速存儲(chǔ)單元進(jìn)行編程時(shí)，向閃速存儲(chǔ)單元的控制柵極施加編程電壓，且將和包括該閃速存儲(chǔ)單元的NAND存儲(chǔ)單元串相關(guān)聯(lián)的位線接地。來(lái)自P阱的電子注入閃速存儲(chǔ)單元的浮接?xùn)艠O。隨著電子在浮接?xùn)艠O聚集，浮接?xùn)艠O帶有負(fù)電荷，閃速存儲(chǔ)單元的門(mén)限電壓升高。為了向被編程的閃速存儲(chǔ)單元的控制柵極施加編程電壓，將該編程電壓施加到適當(dāng)?shù)淖志€上。字線還連接到使用同一字線的每個(gè)其他NAND存儲(chǔ)單元串的一個(gè)閃速存儲(chǔ)單元的控制柵極。希望對(duì)字線上的一個(gè)閃速存儲(chǔ)單元進(jìn)行編程而不對(duì)連接到同一字線的其他閃速存儲(chǔ)單元進(jìn)行編程時(shí)會(huì)出現(xiàn)問(wèn)題。由于將編程電壓施加到連接到字線的所有閃速存儲(chǔ)單元的控制柵極，字線上的未選的閃速存儲(chǔ)單元(不對(duì)其編程的閃速存儲(chǔ)單元)，特別是和所選進(jìn)行編程的閃速存儲(chǔ)單元相鄰的閃速存儲(chǔ)單元可能會(huì)無(wú)意中被編程。對(duì)所選字線上的未選閃速存儲(chǔ)單元的無(wú)意編程稱為“編程干擾”。
[0009]可用幾種技術(shù)來(lái)防止編程干擾。一種稱為“自增壓”的方法中，在編程中，將未選位線電隔離，向未選字線施加傳輸電壓(pass voltage)(例如10V)。未選字線和未選位線耦合，使未選位線的溝道中存在電壓(例如8V)，從而傾向于降低編程干擾。自增壓使得溝道中存在電壓增加。電壓增加傾向于降低穿隧氧化物上的電壓并降低編程干擾。
[0010]工藝技術(shù)的最新改進(jìn)使得可實(shí)現(xiàn)更小的晶體管，并且降低了主電源電壓(Vdd)電平。這種Vdd電平降低用于防止由對(duì)薄柵極氧化物隧穿操作的高電應(yīng)力造成的晶體管損壞。[0011]然而，Vdd電平降低減小了上述自增壓編程方法(其中未選位線是電隔離的)的效用。為了防止在與向其施加編程高電壓(v_)的字線連接的閃速存儲(chǔ)單元溝道中的編程干擾，相關(guān)的編程抑制位線電壓(至少Vdd)應(yīng)該保持盡可能高。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0012]根據(jù)下文結(jié)合附圖的詳細(xì)描述，實(shí)施例的其他特征和益處將變得顯而易見(jiàn)，其中:
[0013]圖1示出一對(duì)NAND存儲(chǔ)單元串；
[0014]圖2是根據(jù)實(shí)施例的包括多個(gè)NAND閃速單元塊的分級(jí)共同電源線結(jié)構(gòu)的框圖，每個(gè)NAND閃速單元塊和本地開(kāi)關(guān)邏輯單元和組合的行解碼器和字線驅(qū)動(dòng)器相關(guān)；
[0015]圖3是圖2的一個(gè)NAND閃速單元塊的框圖，其具有相關(guān)的本地開(kāi)關(guān)邏輯單元和組合的行解碼器和字線驅(qū)動(dòng)器；
[0016]圖4是圖3中組合的行解碼器和字線驅(qū)動(dòng)器的框圖，其包括行解碼器、本地電荷泵和字線驅(qū)動(dòng)器；
[0017]圖5A是圖4行解碼器的示意圖；
[0018]圖5B是圖4行解碼器的時(shí)序圖；
[0019]圖6是圖4本地電荷泵的示意圖；
[0020]圖7是圖4字線驅(qū)動(dòng)器的示意圖；
[0021]圖8是圖3中本地開(kāi)關(guān)邏輯單元的框圖；
[0022]圖9示出圖3中NAND閃速單元塊的元件；以及
[0023]圖10是圖3中具有相關(guān)的本地開(kāi)關(guān)邏輯單元和組合的行解碼器和字線驅(qū)動(dòng)器的NAND閃速單元塊的時(shí)序圖。
【具體實(shí)施方式】
[0024]為了解決NAND閃速存儲(chǔ)器在低功率和低電壓操作時(shí)的期望高V。。的問(wèn)題，Ken Takeuchi 等(下文稱為 “Takeuchi，，)提出了 “A Source-Line Programming SchemeFor Low-Voltage Operation NAND Flash Memories，，，Journal of Sol id StateCircuits, Vol.35N0.5，2000 年 5 月。
[0025]Takeuchi的圖5所示的編程干擾時(shí)間定義為Vth偏移1.5V的時(shí)間。通過(guò)OV位線可實(shí)現(xiàn)所選單元的編程，然后，將該單元編程為具有高Vth值作為編程后狀態(tài)(邏輯上為“O”)。因而，未選單元晶體管溝道的自增壓電平對(duì)于抑制由具有高編程電壓(參看Takeuchi的圖2)的相同字線連接造成的編程干擾非常重要。然而，Takeuchi沒(méi)有提供未選單元晶體管溝道內(nèi)的更高自增壓電平。
[0026]在本發(fā)明 申請(qǐng)人:2008年2月6日提交的美國(guó)申請(qǐng)序列號(hào)11/026，825，“SourceSide Asymmetrical Precharge Programming Scheme” 中，發(fā)明人提出用于編程 NAND 存儲(chǔ)單元串的方法，以降低編程干擾和Vpass干擾。在此通過(guò)引用將美國(guó)申請(qǐng)序列號(hào)11/026,825的內(nèi)容并入。
[0027]該方法包括用正向偏置的電源線對(duì)NAND串進(jìn)行不對(duì)稱預(yù)充電，同時(shí)將位線和NAND串去耦合，之后，向所選存儲(chǔ)單元施加編程電壓，然后，施加位線數(shù)據(jù)。在不對(duì)稱預(yù)充電并施加編程電壓之后，將所有所選存儲(chǔ)單元設(shè)為編程抑制狀態(tài)，同時(shí)，將所選存儲(chǔ)單元和其各自NAND串中的其他存儲(chǔ)單元去耦，將其溝道本地增壓到可有效抑制編程的電壓。Vss偏置的位線將本地增壓的溝道放電到Vss，從而，使得發(fā)生對(duì)所選存儲(chǔ)單元的編程。Vdd偏置的位線對(duì)于預(yù)充電的NAND串沒(méi)有影響，因而，保持NAND串中的存儲(chǔ)單元的編程抑制狀態(tài)。
[0028]圖1示出兩個(gè)NAND存儲(chǔ)單元串。如從圖1可見(jiàn)的，示例NAND存儲(chǔ)單元串(見(jiàn)左偵D包括位線102和可選擇的32個(gè)串聯(lián)的浮接?xùn)艠O存儲(chǔ)單元，每個(gè)浮接?xùn)艠O存儲(chǔ)單元的浮接?xùn)艠O連接到相應(yīng)字線，字線標(biāo)號(hào)為WL0、WL1、WL2...WL30、WL31。用參考標(biāo)號(hào)104指示32個(gè)串聯(lián)的浮接?xùn)艠O存儲(chǔ)單元最上面的一個(gè)示例浮接?xùn)艠O存儲(chǔ)單元。示例NAND存儲(chǔ)單元串還包括串選擇晶體管106，其漏極連接到位線102，源極連接到示例浮接?xùn)艠O存儲(chǔ)單元104的漏極。串選擇晶體管106的柵極連接到串選擇線(SSL)。
[0029]示例NAND存儲(chǔ)單元串包括接地選擇晶體管108，其漏極連接到32個(gè)串聯(lián)的浮接?xùn)艠O存儲(chǔ)單元中最下面的浮接?xùn)艠O存儲(chǔ)單元的源極。接地選擇晶體管108的源極連接到本地共同電源線(CSL)。接地選擇晶體管108的柵極連接到接地選擇線(GSL)。
[0030]通常，將多個(gè)NAND存儲(chǔ)單元串組合成塊，其中，對(duì)于給定塊，每個(gè)NAND存儲(chǔ)單元串共用字線、接地選擇線、本地共同電源線和串選擇線。然后將這種塊排列成塊陣列。
[0031]公知的是，用主核心控制塊來(lái)控制CSL信號(hào)電平，對(duì)于整個(gè)塊陣列而言可能只有一個(gè)主核心控制塊。這種情況下，將CSL信號(hào)發(fā)送給陣列中所有的塊。這種CSL可以稱為全局共同電源線(GCSL)0 Chavallier 等人的美國(guó)專(zhuān)利 6, 914, 813“Segmented Non-VolatileMemory Block With Multiple Sources Having Improved Source Line DecodeCircuitry”(下文稱為“Chavallier”)公開(kāi)了全局電源線和本地電源線。Chavallier公開(kāi)了為不同塊提供不同的電源線。
[0032]Chavallier的圖9示出所選塊上的一個(gè)字線以Vpgm偏置且所選塊的其余字線以Vpass偏置時(shí)本地電源線控制和用于頁(yè)面編程操作的概念性全局和本地電源線結(jié)構(gòu)。然而，ChavalIier沒(méi)有提供足以用于電源線編程方案的邏輯組合。
[0033]當(dāng)在NAND閃速存儲(chǔ)器中使用電源線編程方案時(shí)，將GCSL電平發(fā)送給陣列中的所有塊。因而，發(fā)生GCSL電平改變操作時(shí)，例如，在編程操作之后，陣列中每個(gè)塊的GCSL電平從高電壓向接地的切換會(huì)花費(fèi)時(shí)間且消耗功率。
[0034]一個(gè)實(shí)施例中，多個(gè)NAND閃速單元塊中的每個(gè)NAND閃速單元塊和一個(gè)本地開(kāi)關(guān)邏輯單元相關(guān)聯(lián)。本地開(kāi)關(guān)邏輯單元用于選通GCSL電平，以在相關(guān)聯(lián)的NAND閃速單元塊是所選NAND閃速單元塊時(shí)，僅將GCSL電平傳送給該相關(guān)聯(lián)的NAND閃速單元塊。如圖8所示，根據(jù)一個(gè)實(shí)施例的本地開(kāi)關(guān)邏輯單元208包括通常不存在的兩個(gè)晶體管(802、804)。在增加了所提出的邏輯后，可以降低由電源線編程引起的功耗。
[0035]根據(jù)一個(gè)實(shí)施例，提供了一種用于降低包括NAND閃速存儲(chǔ)器串的塊中電源線頁(yè)面編程引起的功耗的本地開(kāi)關(guān)邏輯單元，這些NAND閃速存儲(chǔ)器串連接到一個(gè)本地共同電源線。本地開(kāi)關(guān)邏輯單元包括:第一半導(dǎo)體開(kāi)關(guān)，用于選擇性地允許在全局共同電源線上接收的信號(hào)傳輸?shù)奖镜毓餐娫淳€上的所述包括NAND閃速存儲(chǔ)器串的塊；以及第二半導(dǎo)體開(kāi)關(guān)，用于選擇性地將預(yù)定電壓施加到所述本地共同電源線。
[0036]根據(jù)另一個(gè)實(shí)施例，提供了一種用于降低在包括NAND閃速存儲(chǔ)器串的塊中進(jìn)行電源線頁(yè)面編程引起的功耗的方法，這些NAND閃速存儲(chǔ)器串連接到本地共同電源線。該方法包括:接收所述包括NAND閃速存儲(chǔ)器串的塊被選中的指示；而且，響應(yīng)于接收到所述選中指示，允許在全局共同電源線上接收的信號(hào)傳輸?shù)奖镜毓餐娫淳€上的所述包括NAND閃速存儲(chǔ)器串的塊。該方法還包括:接收使能指示；以及響應(yīng)于接收到所述使能指示，隔離本地共同電源線和預(yù)定電壓。
[0037]根據(jù)另一個(gè)實(shí)施例，提供了一種用于降低在包括NAND閃速存儲(chǔ)器串的塊中進(jìn)行電源線頁(yè)面編程引起的功耗的方法，這些NAND閃速存儲(chǔ)器串連接到一個(gè)本地共同電源線。該方法包括:接收所述包括NAND閃速存儲(chǔ)器串的塊未被選中的指示；以及響應(yīng)于接收到所述指示，隔離全局共同電源線和所述包括NAND閃速存儲(chǔ)器串的塊的本地共同電源線。本方法還包括:接收禁用指示；以及響應(yīng)于接收到所述禁用指示，將本地共同電源線連接到預(yù)定電壓。
[0038]根據(jù)另一個(gè)實(shí)施例，提供了一種存儲(chǔ)器陣列。該存儲(chǔ)器陣列包括:NAND閃速單元塊，所述NAND閃速單元塊包括多個(gè)NAND閃速存儲(chǔ)器串，所述多個(gè)NAND閃速存儲(chǔ)器串中的每個(gè)NAND閃速存儲(chǔ)器串連接到一個(gè)本地共同電源線；以及本地開(kāi)關(guān)邏輯單元。該本地開(kāi)關(guān)邏輯單元包括:第一半導(dǎo)體開(kāi)關(guān)，用于選擇性地允許在本地共同電源線上將信號(hào)傳輸?shù)絅AND閃速單元塊中的多個(gè)NAND閃速存儲(chǔ)器串，其中在全局共同電源線上接收所述信號(hào)；以及第二半導(dǎo)體開(kāi)關(guān)，用于選擇性地將預(yù)定電壓施加到本地共同電源線。
[0039]通過(guò)研讀下面結(jié)合附圖對(duì)本發(fā)明具體實(shí)施例的描述，本發(fā)明的其他方面和特征對(duì)本領(lǐng)域技術(shù)人員就是顯見(jiàn)的。
[0040]圖2示出NAND閃速單元塊202的示例陣列200。如本領(lǐng)域技術(shù)人員所清楚的，簡(jiǎn)化了陣列200，以便于圖示。已知的NAND閃速單元塊的多個(gè)陣列包括在單個(gè)陣列或平面結(jié)構(gòu)中的至少2048個(gè)NAND閃速單元塊。每個(gè)NAND閃速單元塊202和本地開(kāi)關(guān)邏輯單元208以及組合的行解碼器和字線驅(qū)動(dòng)器210相關(guān)聯(lián)，并且接收來(lái)自該本地開(kāi)關(guān)邏輯單元208以及來(lái)自該組合的行解碼器和字線驅(qū)動(dòng)器210的輸入。特別地，每個(gè)本地邏輯開(kāi)關(guān)單元208通信連接到相應(yīng)的行解碼器和字線驅(qū)動(dòng)器210。陣列200還包括全局開(kāi)關(guān)邏輯單元204，其接收來(lái)自電源線功率發(fā)生器206的輸入，并通信連接到每個(gè)本地開(kāi)關(guān)邏輯單元208。此外，行預(yù)解碼器212通信連接到每個(gè)組合的行解碼器和字線驅(qū)動(dòng)器210。
[0041]圖3給出每個(gè)NAND閃速單元塊202的詳細(xì)圖示。圖3對(duì)本地開(kāi)關(guān)邏輯單元208和NAND閃速單元塊202之間的連接給出標(biāo)示。具體而言，本地共同電源線(CSL)和接地選擇線(GSL)將本地開(kāi)關(guān)邏輯單元208連接到NAND閃速單元塊202。
[0042]圖4示出示例性的組合的行解碼器和字線驅(qū)動(dòng)器210中的各部件。如圖4所示，組合的行解碼器和字線驅(qū)動(dòng)器210包括連接到本地電荷泵404的行解碼器402，本地電荷泵404進(jìn)而連接到字線驅(qū)動(dòng)器406。行解碼器402還連接到行預(yù)解碼器212。字線驅(qū)動(dòng)器406通過(guò)多個(gè)字線連接到相關(guān)聯(lián)的NAND閃速單元塊202。此外，行解碼器402和本地電荷泵404保持到本地開(kāi)關(guān)邏輯單元208的連接。
[0043]如圖5A所示，行解碼器402包括與門(mén)502，其被設(shè)置成接收來(lái)自行預(yù)解碼器212的經(jīng)預(yù)解碼的行信息。感測(cè)晶體管504的柵極接收與門(mén)502的輸出。一個(gè)實(shí)施例中，感測(cè)晶體管504是η型金屬氧化物半導(dǎo)體(NMOS)晶體管。如MOS晶體管所固有的，感測(cè)晶體管504具有源極和漏極。感測(cè)晶體管504的源極連接到源極電源電壓。感測(cè)晶體管504的漏極連接到NMOS鎖存使能晶體管506的源極。鎖存使能晶體管506的柵極接收來(lái)自一組周邊塊(未示出)中的一個(gè)的LCHBD信號(hào)。如從圖5B的時(shí)序圖可見(jiàn)的，LCHBD信號(hào)是防止由毛刺引起的錯(cuò)誤解碼的脈沖。鎖存使能晶體管506的漏極連接到地址鎖存器510的兩個(gè)端子之一。如所示，地址鎖存器510實(shí)現(xiàn)成交叉耦合的反相器。地址鎖存器510的兩個(gè)端子中的另外一個(gè)連接到NMOS重置晶體管508的漏極。重置晶體管508的柵極接收來(lái)自與從中接收LCHBD信號(hào)的周邊塊相同的周邊塊(未示出)的RST_BD信號(hào)。RST_BD信號(hào)是在開(kāi)始新的解碼操作之前產(chǎn)生的脈沖。如從圖5B的時(shí)序圖可見(jiàn)的，RST_BD信號(hào)將“BDLCH_out”初始化為低狀態(tài)。連接到NMOS重置晶體管508的漏極的地址鎖存器510的端子還可被視為行解碼器402的兩個(gè)輸出之一 BDLCH_out，而行解碼器402的兩個(gè)輸出中的另一個(gè)“DIS_EN”是從鎖存使能晶體管506的漏極獲得的。
[0044]圖6中，將本地電荷泵404示為高電壓開(kāi)關(guān)裝置，用于控制字線驅(qū)動(dòng)器406和本地開(kāi)關(guān)邏輯單元208中的晶體管。本地電荷泵404通常包括一個(gè)增強(qiáng)型NMOS晶體管610、兩個(gè)耗盡型NMOS晶體管602、606、一個(gè)原生的NMOS晶體管608和雙輸入與非門(mén)604。當(dāng)?shù)刂锋i存器510的輸出BDLCH_out是Vdd且OSC振蕩時(shí)(注意，本地電荷泵是公知電路)，本地電荷泵404的輸出信號(hào)“BD_out”提升到Vhv612。當(dāng)相關(guān)聯(lián)的NAND閃速單元塊202被選中時(shí)，BD_0UT=Vhv612。當(dāng)相關(guān)聯(lián)的NAND閃速單元塊202未被選中時(shí)，BD_0UT=Vss。
[0045]圖7示出字線驅(qū)動(dòng)器406的細(xì)節(jié)，字線驅(qū)動(dòng)器406接收BD_out信號(hào)，并將BD_out信號(hào)分發(fā)給多個(gè)NMOS晶體管的柵極。有32個(gè)字線的情況下，字線驅(qū)動(dòng)器406中有33個(gè)NMOS晶體管:對(duì)應(yīng)于每個(gè)字線有一個(gè)NMOS晶體管，還有一個(gè)串選擇NMOS晶體管TSS。為示出簡(jiǎn)便，圖7僅示出了對(duì)應(yīng)于字線0、1、2、27、28、29、30和31的NMOS晶體管TSO、TSUTS2...，TS27、TS28、TS29、TS30、TS31。
[0046]除字線驅(qū)動(dòng)器406之外，本地開(kāi)關(guān)邏輯單元208還向NAND閃速單元塊202提供輸入。圖8示出電源線頁(yè)面編程方案中使用的本地開(kāi)關(guān)邏輯單元208中的各元件。本地開(kāi)關(guān)邏輯單元208包括接地選擇線(GSL)晶體管802。圖8所示的GSL晶體管802是NMOS晶體管，其源極接收來(lái)自行預(yù)解碼器212的接地選擇(GS)信號(hào)。此外，本地開(kāi)關(guān)邏輯單元208包括共同電源線(CSL)晶體管804。圖8所示的CSL晶體管804是NMOS晶體管，其源極連接到來(lái)自全局開(kāi)關(guān)邏輯單元204的主電源線(GCSL)。和字線驅(qū)動(dòng)器406中的晶體管相同的是，來(lái)自本地電荷泵404的BD_out信號(hào)是GSL晶體管802的柵極和CSL晶體管804的柵極上的信號(hào)。本地開(kāi)關(guān)邏輯單元208從行解碼器402接收的DIS_EN信號(hào)連接到放電晶體管806的柵極。放電晶體管806的源極接地，放電晶體管806的漏極連接到CSL晶體管804的漏極。
[0047]圖9示出NAND閃速單元塊202中的各元件。如所知的，NAND閃速單元塊202包括多個(gè)NAND存儲(chǔ)單元串。圖9中用參考標(biāo)號(hào)900示出一個(gè)示例NAND存儲(chǔ)單元串。示例NAND存儲(chǔ)單元串900包括位線902和32個(gè)串聯(lián)的浮接?xùn)艠O存儲(chǔ)單元，每個(gè)浮接?xùn)艠O存儲(chǔ)單元的浮接?xùn)艠O連接到各個(gè)字線，字線標(biāo)號(hào)為WL0、WL1、WL2...WL30、WL31。圖9中用參考標(biāo)號(hào)931指示32個(gè)串聯(lián)的浮接?xùn)艠O存儲(chǔ)單元中最上面的一個(gè)示例浮接?xùn)艠O存儲(chǔ)單元。示例NAND存儲(chǔ)單元串900還包括串選擇晶體管904，其漏極連接到位線902，源極連接到示例浮接?xùn)艠O存儲(chǔ)單元931的漏極。串選擇晶體管904的柵極連接到從字線驅(qū)動(dòng)器406接收的串選擇線(SSL)0
[0048]示例NAND存儲(chǔ)單元串900包括接地選擇晶體管906，其漏極連接到32個(gè)串聯(lián)的浮接?xùn)艠O存儲(chǔ)單元中最下面的浮接?xùn)艠O存儲(chǔ)單元的源極。接地選擇晶體管906的源極連接到從本地開(kāi)關(guān)邏輯單元208接收的CSL。接地選擇晶體管906的柵極連接到從行預(yù)解碼器212接收的GSL。
[0049]示例NAND存儲(chǔ)單元串900通過(guò)奇數(shù)位選擇線(BSLo)晶體管908連接到共用的二維頁(yè)面緩沖器910-0。示例NAND存儲(chǔ)單元串900與另一個(gè)NAND存儲(chǔ)單元串配對(duì)，后者通過(guò)偶數(shù)位選擇線(BSLe)晶體管912連接到共用的二維頁(yè)面緩沖器910-0。雖然位線置于列方向，邏輯上講，閃速存儲(chǔ)單元部分是由行地址選擇的。對(duì)于圖9的示例，其中NAND存儲(chǔ)單元串成對(duì)且和共用的二維頁(yè)面緩沖器910相關(guān)聯(lián)，物理上講字線是32個(gè)，但是，邏輯上講，有64個(gè)字線。所關(guān)心的存儲(chǔ)單元的行地址是奇數(shù)時(shí)，在奇數(shù)位選擇線晶體管908的柵極施加高BSLo值，從而選擇和奇數(shù)的第O個(gè)位線“B/LOo”相關(guān)聯(lián)的示例NAND存儲(chǔ)單元串900。發(fā)出讀出操作時(shí)，向偶數(shù)位選擇線晶體管912的柵極施加低BSLe值，從而不選擇和偶數(shù)的第O個(gè)位線“B/LOe”相關(guān)聯(lián)的NAND存儲(chǔ)單元串。
[0050]其他成對(duì)的NAND存儲(chǔ)單元串與以下相關(guān)聯(lián):偶數(shù)的第32767個(gè)位線“B/L32767e”、奇數(shù)的第32767個(gè)位線“B/L32767o”以及第32767個(gè)共用的二維頁(yè)面緩沖器910-32767 ;和，偶數(shù)的第34511個(gè)位線“B/L34511e”、奇數(shù)的第34511個(gè)位線“B/L34511o”以及第34511個(gè)共用的二維頁(yè)面緩沖器910-34511。
[0051]總而言之，圖2的陣列200中，只有所選的NAND閃速單元塊202在CSL上接收值，該值指示GCSL上的值。通過(guò)接地可禁用未選的NAND閃速單元塊的CSL。
[0052]操作時(shí)，從電源線功率發(fā)生器206接收用于全局開(kāi)關(guān)邏輯單元204的功率。全局開(kāi)關(guān)邏輯單元204在GCSL上輸出電壓電平。每個(gè)本地開(kāi)關(guān)邏輯單元208接收GCSL上的信號(hào)。根據(jù)行預(yù)解碼器212的輸出，選擇NAND閃速單元塊202。
[0053]和所選NAND閃速單元塊202相關(guān)聯(lián)的行解碼器和字線驅(qū)動(dòng)器210產(chǎn)生V_電平作為BD_out。響應(yīng)于BD_out上的Vpgm電平，和所選NAND閃速單元塊202相關(guān)聯(lián)的本地開(kāi)關(guān)邏輯單元208在CSL上傳輸在全局共同電源線上接收的信號(hào)。
[0054]和每個(gè)所選NAND閃速單元塊202相關(guān)聯(lián)的組合的行解碼器和字線驅(qū)動(dòng)器210在DIS_EN上產(chǎn)生Vdd電平。響應(yīng)于DIS_EN上的Vdd電平，和所選NAND閃速單元塊202相關(guān)聯(lián)的本地開(kāi)關(guān)邏輯單元208偏置放電晶體管806使得CLS接地。
[0055]圖10示出對(duì)應(yīng)于圖3的NAND閃速單元塊202是所選NAND閃速單元塊的情況時(shí)行解碼器402和本地開(kāi)關(guān)邏輯單元208的時(shí)序圖。這一結(jié)構(gòu)稱為“分級(jí)的”，這是由于，在給定時(shí)刻，一個(gè)NAND閃速單元塊202的位置高于其他NAND閃速單元塊。
[0056]圖10中用tlOOl指示編程準(zhǔn)備階段。在編程準(zhǔn)備階段tlOOl，通過(guò)在RST_BD線上施加脈沖重置塊解碼器402。塊解碼器402中的地址鎖存器510的輸出BDLCH_out的電平變?yōu)?V。行預(yù)解碼信號(hào)Xp/Xq/Xr/Xt —旦有效，塊解碼器402的鎖存使能信號(hào)LCHBD就形成脈沖。在行預(yù)解碼信號(hào)Xp/Xq/Xr/Xt匹配時(shí)，地址鎖存器510的BDLCH_out上升到VDD。本地電荷泵404中，在圖10覆蓋的整個(gè)編程期間(tl到t7)，將Vhv設(shè)為Vpgm。響應(yīng)于RST_BD線上的脈沖，和每個(gè)未選NAND閃速單元塊202相關(guān)聯(lián)的BD_out降低到0V。這樣，未選塊中的所有字線 WL0、WL1、WL2...WL30、WL31、SSL、GSL 和 CSL 都浮接。
[0057]圖10中用tl002指示的NAND串預(yù)充電階段中，本地開(kāi)關(guān)邏輯單元208接收到相應(yīng)的NAND閃速單元塊202被選中的指示。即，行解碼器和字線驅(qū)動(dòng)器210的輸出信號(hào)BD_out上升到本地電荷泵404中的Vpgm (=18V)。響應(yīng)于向CSL晶體管804的柵極施加Vpgm電平的BD_out，CSL晶體管804允許在GCSL上接收的信號(hào)在CSL上傳輸?shù)剿xNAND閃速單元塊202 ;相應(yīng)地，CSL上升到V4 (=10V)。BD_out的信號(hào)上升到Vpgm的同時(shí)，來(lái)自行解碼器402的鎖存使能晶體管506的漏極的DIS_EN上的信號(hào)降低到接地，從而截止放電晶體管806，并隔離CSL和地。DIS_EN接地可被視為使能指示。
[0058]對(duì)于未選的NAND閃速單元塊202，BD_out保持接地，且和未選NAND閃速單元塊202相關(guān)聯(lián)的本地開(kāi)關(guān)邏輯單元208可以認(rèn)為BD_out接地指示沒(méi)有選擇該相關(guān)聯(lián)的NAND閃速單元塊202。由于CSL晶體管804柵極上的接地BD_out信號(hào)，CSL晶體管804保持截止，且GCSL和相關(guān)聯(lián)NAND閃速單元塊202的CSL隔離。將BD_out信號(hào)降低到接地的同時(shí)，來(lái)自行解碼器402的鎖存使能晶體管506的漏極的DIS_EN信號(hào)上升，從而導(dǎo)通放電晶體管806，并且將CSL接地。DIS_EN上的高電壓電平可視為禁用指示。
[0059]BD_out的改變導(dǎo)通字線驅(qū)動(dòng)器406中的所有晶體管TSS、TSO到TS31和GSL晶體管802以及CSL晶體管804。除了 Si+Ι之外的所有S信號(hào)上升到V2(Vpass=IOV),同時(shí)Si+1上升到V3 (Vdcp=4V), GSL上的信號(hào)上升到V5 (Vgsl=IOV)0在NAND串預(yù)充電階段tl002結(jié)束時(shí)，可認(rèn)為所選NAND存儲(chǔ)單元串是預(yù)充電了的。與所選NAND閃速單元塊202相關(guān)聯(lián)的本地開(kāi)關(guān)邏輯單元208輸出在CSL上的電平依照GCSL上的電平。
[0060]圖10中用tl003指示的增壓階段中，S1-1返回0V，GSL上的信號(hào)返回
上升到Vl (V_=18V)，且NAND存儲(chǔ)單元串中的所選浮動(dòng)?xùn)艠O存儲(chǔ)單元的溝道從預(yù)充電的電平開(kāi)始本地增壓。
[0061]圖10中用tl004指示的位線數(shù)據(jù)加載階段中，SS上升到V。。，以將位線電壓加載到所選NAND串上。如果編程數(shù)據(jù)是I，位線電壓是V。。，該電壓保持所選浮動(dòng)?xùn)艠O存儲(chǔ)單元中經(jīng)預(yù)充電且經(jīng)增壓的溝道電壓。如果編程數(shù)據(jù)是0，位線電壓是0V，該電壓使所選浮動(dòng)?xùn)艠O存儲(chǔ)單元中經(jīng)預(yù)充電且經(jīng)增壓的溝道電壓放電。
[0062]特別地，圖10中用tl005指示的編程階段的持續(xù)時(shí)間比圖10中指示的其他階段長(zhǎng)。在編程階段tl005期間中，保持所有信號(hào)電平。
[0063]圖10中用tl006指示的編程恢復(fù)階段的第一部分中，可將對(duì)應(yīng)于所選字線的Si放電到0V，以避免編程恢復(fù)期間出現(xiàn)意外編程。在圖10中用tl007指示的編程恢復(fù)階段的第二部分中，核心中所有其他信號(hào)，包括CSL上的信號(hào)都放電。
[0064]如本領(lǐng)域技術(shù)人員清楚的，CSL晶體管804和放電晶體管806不一定必須是NMOS晶體管，根據(jù)相關(guān)陣列中使用的制造方法，其可以選自多種類(lèi)型的半導(dǎo)體開(kāi)關(guān)。
[0065]因而，這里描述的分級(jí)的共同電源線結(jié)構(gòu)偏置控制可以提供兩大益處。一個(gè)益處是降低功耗。另一益處是，通過(guò)布置并激活放電晶體管806，和所選NAND閃速單元塊202相關(guān)聯(lián)的CSL可具有高電壓電平，而和其他NAND閃速單元塊202相關(guān)聯(lián)的CSL則具有地電平，所以電源線編程電平(GCSL)可快速放電到地。如本領(lǐng)域技術(shù)人員清楚的，上述結(jié)構(gòu)中，GCSL所感測(cè)到的容性負(fù)載比將GCSL提供給所有NAND閃速單元塊的結(jié)構(gòu)要明顯低很多。
[0066]上述本申請(qǐng)的實(shí)施例僅為示例之用。本領(lǐng)域技術(shù)人員可對(duì)特定實(shí)施例進(jìn)行改變、修改和變化而不背離有所附權(quán)利要求限定的本發(fā)明范圍。
【權(quán)利要求】
1.一種NAND閃速存儲(chǔ)器裝置，包括:NAND閃速單元塊，其包括連接到本地共同電源線的多個(gè)NAND閃速存儲(chǔ)器串，以及本地開(kāi)關(guān)邏輯，其包括:第一半導(dǎo)體開(kāi)關(guān)，用于選擇性地允許在全局共同電源線上接收的信號(hào)傳輸?shù)剿霰镜毓餐娫淳€上的所述單元塊；以及第二半導(dǎo)體開(kāi)關(guān)，用于選擇性地將預(yù)定電壓施加到所述本地共同電源線。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中，所述預(yù)定電壓是地。
3.根據(jù)權(quán)利要求1所述的 存儲(chǔ)器裝置，其中，所述本地開(kāi)關(guān)邏輯還包括第一輸入線，該第一輸入線用于接收全局共同電源線信號(hào)。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中，所述本地開(kāi)關(guān)邏輯還包括第二輸入線，該第二輸入線用于接收指示所述NAND閃速單元塊未被選中的電壓電平。
5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中，所述本地開(kāi)關(guān)邏輯還包括第三輸入線，該第三輸入線用于接收接地選擇信號(hào)。
6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器裝置，其中，所述本地開(kāi)關(guān)邏輯還包括第三半導(dǎo)體開(kāi)關(guān)，該第三半導(dǎo)體開(kāi)關(guān)用于選擇性地允許所述接地選擇信號(hào)傳輸?shù)剿鯪AND閃速單元塊中的接地選擇線。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器裝置，其中，所述多個(gè)NAND閃速存儲(chǔ)器串連接到所述接地選擇線。
8.根據(jù)權(quán)利要求5所述的存儲(chǔ)器裝置，還包括行解碼器，其適于接收行預(yù)解碼信號(hào)，并基于所述行預(yù)解碼信號(hào)在所述第三輸入線上提供所述接地選擇信號(hào)。
9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其中，所述本地開(kāi)關(guān)邏輯還包括第四輸入線，該第四輸入線用于從本地電荷泵接收塊解碼信號(hào)。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器陣列，其中，所述本地電荷泵適于接收塊解碼鎖存信號(hào)，并向所述第一半導(dǎo)體開(kāi)關(guān)和所述第三半導(dǎo)體開(kāi)關(guān)提供所述塊解碼信號(hào)。
11.根據(jù)權(quán)利要求10所述的存儲(chǔ)器陣列，其中，所述接地選擇信號(hào)的傳輸是基于所述第四輸入線上的所述塊解碼信號(hào)的。
12.—種在NAND閃速存儲(chǔ)器裝置中的電源線頁(yè)面編程方法，所述方法包括:接收NAND閃速存儲(chǔ)器串的塊被選中的指示；響應(yīng)于接收到所述被選中的指示，允許在全局共同電源線上接收的信號(hào)傳輸?shù)奖镜毓餐娫淳€上的NAND閃速存儲(chǔ)器串的塊；接收使能指示；以及響應(yīng)于接收到所述使能指示，隔離所述本地共同電源線和預(yù)定電壓。
13.根據(jù)權(quán)利要求12所述的方法，其中，所述預(yù)定電壓是地。
14.一種在NAND閃速存儲(chǔ)器裝置中的電源線頁(yè)面編程方法，所述方法包括:接收NAND閃速存儲(chǔ)器串的塊未被選中的指示；響應(yīng)于接收到所述指示，隔離全局共同電源線和NAND閃速存儲(chǔ)器串的塊的本地共同電源線；接收禁用指示；以及響應(yīng)于接收到所述禁用指示，將所述本地共同電源線連接到預(yù)定電壓。
15.根據(jù)權(quán)利要求14所述的方法，其中所述預(yù)定電壓是地。
16.一種包括NAND閃速存儲(chǔ)器裝置的存儲(chǔ)器系統(tǒng)，所述裝置包括:單元塊，其包括連接到本地共同電源線的多個(gè)NAND閃速存儲(chǔ)器串，以及本地開(kāi)關(guān)邏輯，其包括: 第一半導(dǎo)體開(kāi)關(guān)，用于選擇性地允許在全局共同電源線上接收的信號(hào)傳輸?shù)剿霰镜毓餐娫淳€上的所述單元塊；以及第二半導(dǎo)體開(kāi)關(guān)，用于選擇性地允許所述本地共同電源線上的預(yù)定電壓的傳輸。
17.根據(jù)權(quán)利要求16所述的存儲(chǔ)器系統(tǒng)，其中，所述預(yù)定電壓是地。
18.根據(jù)權(quán)利要求16所述的存儲(chǔ)器系統(tǒng)，其中，所述本地開(kāi)關(guān)邏輯還包括第一輸入線，該第一輸入線用于接收全局共同電源線信號(hào)。
19.根據(jù)權(quán)利要求16所述的存儲(chǔ)器系統(tǒng)，其中，所述本地開(kāi)關(guān)邏輯還包括第二輸入線，該第二輸入線用于接收指示所述單元塊未被選中的電壓電平。
20.根據(jù)權(quán)利要求16所述的存儲(chǔ)器系統(tǒng)，其中，所述本地開(kāi)關(guān)邏輯還包括第三輸入線，該第三輸入線用于接收接地選擇信號(hào)。
21.根據(jù)權(quán)利要求20所述的存儲(chǔ)器系統(tǒng)，其中，所述本地開(kāi)關(guān)邏輯還包括第三半導(dǎo)體開(kāi)關(guān)，該第三半導(dǎo)體開(kāi)關(guān)用于選擇性地允許所述接地選擇信號(hào)傳輸?shù)剿鰡卧獕K中的接地選擇線。
22.根據(jù)權(quán)利要求21所述的存儲(chǔ)器系統(tǒng)，其中，所述多個(gè)NAND閃速存儲(chǔ)器串連接到所述接地選擇線。
23.根據(jù)權(quán)利要求20所述的存儲(chǔ)器系統(tǒng)，還包括行解碼器，其適于接收行預(yù)解碼信號(hào)，并基于所述行預(yù)解碼信號(hào)在所述第三輸入線上提供所述接地選擇信號(hào)。
24.根據(jù)權(quán)利要求16所述的存儲(chǔ)器系統(tǒng)，其中，所述本地開(kāi)關(guān)邏輯還包括第四輸入線，該第四輸入線用于從本地電荷泵接收塊解碼信號(hào)。
25.根據(jù)權(quán)利要求24所述的存儲(chǔ)器系統(tǒng)，其中，所述本地電荷泵適于接收塊解碼鎖存信號(hào)，并向所述第一半導(dǎo)體開(kāi)關(guān)和所述第三半導(dǎo)體開(kāi)關(guān)提供所述塊解碼信號(hào)。
26.根據(jù)權(quán)利要求25所述的存儲(chǔ)器系統(tǒng)，其中，所述接地選擇信號(hào)的傳輸是基于所述第四輸入線上的所述塊解碼信號(hào)的。
【文檔編號(hào)】G11C16/12GK103606382SQ201310491463
【公開(kāi)日】2014年2月26日 申請(qǐng)日期:2008年12月19日 優(yōu)先權(quán)日:2007年12月21日
【發(fā)明者】潘弘柏, 金鎮(zhèn)祺 申請(qǐng)人:莫塞德技術(shù)公司