存儲器的寄生電容測試結(jié)構的制作方法
【技術領域】
[0001]本發(fā)明涉及半導體制作領域，特別涉及一種存儲器的寄生電容測試結(jié)構。
【背景技術】
[0002]靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)作為存儲器中的一員，具有高速度、低功耗與標準工藝相兼容等優(yōu)點，廣泛應用于電腦、個人通信、消費電子產(chǎn)品(智能卡、數(shù)碼相機、多媒體播放器)等領域。
[0003]圖1為現(xiàn)有6T結(jié)構的SRAM存儲器的存儲單元的電路結(jié)構示意圖，所述存儲單元包括:第一 PM0S晶體管P1、第二 PM0S晶體管P2、第一 NM0S晶體管N1、第二 NM0S晶體管N2、第三NM0S晶體管N3以及第四NM0S晶體管N4。
[0004]所述第一 PM0S晶體管P1、第二 PM0S晶體管P2、第一 NM0S晶體管N1、第二 NM0S晶體管N2形成雙穩(wěn)態(tài)電路，所述雙穩(wěn)態(tài)電路形成一個鎖存器用于鎖存數(shù)據(jù)信息。所述第一PM0S晶體管P1和第二 PM0S晶體管P2為上拉晶體管；所述第一 NM0S晶體管N1和第二 NM0S晶體管N2為下拉晶體管。第三NM0S晶體管N3和第四NM0S晶體管N4為傳輸晶體管。
[0005]第一 PM0S晶體管P1的柵極、第一 NM0S晶體管N1的柵極、第二 PM0S晶體管P2的漏極、第二 NM0S晶體管N2的漏極、第四NM0S晶體管N4的源極電連接，形成第一存儲節(jié)點11 ;第二 PM0S晶體管P2的柵極、第二 NM0S晶體管N2的柵極、第一 PM0S晶體管P1的漏極、第一 NM0S晶體管N1的漏極、第三NM0S晶體管N3的源極電連接，形成第二存儲節(jié)點12。
[0006]第三NM0S晶體管N3和第四NM0S晶體管N4的柵極與字線WL電連接；第三NM0S晶體管N3的漏極與第一位線AL電連接，第四NM0S晶體管N4的漏極與第二位線(互補位線)BLB電連接；第一 PM0S晶體管P1的源極和第二 PM0S晶體管P2的源極與電源線Vdd電連接；第一 NM0S晶體管N1的源極和第二 NM0S晶體管N2的源極與地線Vss電連接。
[0007]在對所述SRAM存儲器進行讀操作時，會有電流從高電平的第一位線AL、第二位線ALB流向低電平的第一存儲節(jié)點11或第二存儲節(jié)點12 ;在對所述SRAM存儲器進行寫操作時，會有電流從高電平的第一存儲節(jié)點11或第二存儲節(jié)點12流向低電平的第一位線AL或第二位線ALB。
[0008]為了獲得制作的SRAM存儲器電學性能，需要對SRAM存儲器的性能參數(shù)進行測試，其中，寄生電容是衡量SRAM存儲器的電學性能的一種重要的參數(shù)。
[0009]現(xiàn)有技術在進行寄生電容測試時，由于SRAM存儲器相比于邏輯器件具有更小的設計規(guī)則，而實際SRAM單元的版圖設計也比單個邏輯器件更為復雜，因此實際SRAM器件中的寄生電容參數(shù)與分立的邏輯器件模型參數(shù)并不完全等效，若在SRAM存儲器寄生電容測試模型中完全沿用邏輯器件寄生電容的模型參數(shù)，勢必會對寄生電容的測試結(jié)構的準確性和測試效率產(chǎn)生較大影響。

【發(fā)明內(nèi)容】

[0010]本發(fā)明解決的問題是怎樣提高現(xiàn)有的存儲器的寄生電容的測試精度和測試效率。
[0011]為解決上述問題，本發(fā)明提供一種存儲器的寄生電容測試結(jié)構，包括:電源端、第一脈沖輸出端、第二脈沖輸出端、第一 PM0S晶體管、第二 PM0S晶體管、第一 NM0S晶體管、第二 NM0S晶體管、待測試的存儲器，其中，所述待測試的存儲器包括接地端、若干存儲單元，以及與若干存儲單兀電連接的字線和位線；所述第一脈沖輸出端用于輸出第一脈沖信號，第二脈沖輸出端用于輸出第二脈沖信號；所述第一 PM0S晶體管的柵極與第二 PM0S晶體管的柵極電連接且與第一脈沖輸出端電連接，所述第一 PM0S晶體管的漏極和第二 PM0S晶體管的漏極與電源端電連接，所述第一 PM0S晶體管的源極與第一 NM0S晶體管的漏極電連接且與存儲器的字線或位線電連接，所述第二 PM0S晶體管的源極與第二 NM0S晶體管的漏極電連接，所述第一 NM0S晶體管的柵極與第二 NM0S晶體管的柵極電連接且與第二脈沖輸出端電連接，所述第一 NM0S晶體管的源極和第二 NM0S晶體管的源極與接地端電連接。
[0012]可選的，所述第一 PM0S晶體管與第二 PM0S晶體管相同，所述第一 NM0S晶體管與第二 NM0S晶體管相同。
[0013]可選的，所述第一脈沖信號和第二脈沖信號的頻率相等，且所述第二脈沖信號滯后于第一脈沖信號，所述第二脈沖信號的脈沖寬度小于第一脈沖信號的脈沖寬度。
[0014]可選的，所述第二脈沖信號的脈沖寬度為第一脈沖信號的脈沖寬度的0.2?0.9。
[0015]可選的，所述第二脈沖信號滯后于第一脈沖信號的時間為ΔΤ, ΔΤ= (Tl-T2)/2,其中所述Τ1表示第一脈沖信號的一個脈沖的寬度，Τ2表示第二脈沖信號的一個脈沖的寬度。
[0016]可選的，所述第一脈沖信號和第二脈沖信號的頻率為50?lOOOMhz。
[0017]可選的，所述待測試的存儲器的寄生電容C的獲得方式為:C = (IA1-1A2)/(X*Vdd)，其中IA1為流過第一 PM0S晶體管漏極的電流，IA2為流過第二 PM0S晶體管漏極的電流，X為第一脈沖信號和第二脈沖信號的頻率，Vdd為電源端的電壓。
[0018]可選的，所述第一脈沖信號的脈沖控制第一 PM0S晶體管與第二 PM0S晶體管的打開，所述第二脈沖信號的脈沖控制第一 NM0S晶體管與第二 NM0S晶體管的關閉。
[0019]可選的，所述測試結(jié)構形成在基底上，所述第一 PM0S晶體管的源極通過第一金屬線與第一 NM0S晶體管的漏極電連接，存儲單元的字線或位線通過第二金屬線與第一金屬線電連接。
[0020]可選的，所述第二 PM0S晶體管的源極通過第三金屬線與第二 NM0S晶體管的漏極電連接，第四金屬線的一端與第三金屬線電連接，第四金屬線的一端懸空。
[0021]可選的，所述第一金屬線的尺寸、材料和長度與第三金屬線的尺寸、材料和長度相同，所述第二金屬線的尺寸、材料和長度與第四金屬線的尺寸、材料和長度相同。
[0022]可選的，所述第一 PM0S晶體管的漏極與第五金屬線的一端相連，第五金屬線的另一端與第一金屬墊相連，第一金屬墊與電源端電連接，所述第二 PM0S晶體管的漏極與第六金屬線的一端相連，所述第六金屬線的另一端與第二金屬墊相連，第二金屬墊與電源端電連接。
[0023]可選的，所述第五金屬線的尺寸、材料和長度與第六金屬線的尺寸、材料和長度相同。
[0024]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0025]本發(fā)明的存儲器的寄生電容測試結(jié)構，包括:電源端、第一脈沖輸出端、第二脈沖輸出端、第一PMOS晶體管、第二 PMOS晶體管、第一NM0S晶體管、第二 NM0S晶體管、待測試的存儲器，所述第一 PM0S晶體管的柵極與第二 PM0S晶體管的柵極電連接且與第一脈沖輸出端電連接，所述第一PM0S晶體管的漏極和第二PM0S晶體管的漏極與電源端電連接，所述第一 PM0S晶體管的源極與第一 NM0S晶體管的漏極電連接且與待測試的存儲器的字線或位線電連接，所述第二 PM0S晶體管的源極與第二 NM0S晶體管的漏極電連接，所述第一 NM0S晶體管的柵極與第二 NM0S晶體管的柵極電連接且與第二脈沖輸出端電連接，所述第一 NM0S晶體管的源極和第二 NM0S晶體管的源極與接地端電連接。本發(fā)明實施例的寄生電容測試結(jié)構中將電流第一 PM0S晶體管的漏極