Sram存儲單元、sram存儲單元寫操作方法及sram存儲器的制造方法
【專利摘要】本發(fā)明公開了一種SRAM存儲單元、SRAM存儲單元寫操作方法及SRAM存儲器。所述SRAM存儲單元包括：數(shù)據(jù)鎖存器、選擇控制器、第一傳輸管及第二傳輸管，所述選擇控制器與所述數(shù)據(jù)鎖存器的電源相連，用于控制所述數(shù)據(jù)鎖存器的電源與電源電壓相連或者與地電平相連。所述寫操作方法包括：在對所述SRAM存儲單元進行寫操作之前，對所述SRAM存儲單元清零，使第一存儲節(jié)點和第二存儲節(jié)點放電至地電平。本發(fā)明可以提高SRAM存儲單元寫操作的可靠性，降低寫操作時的瞬時功耗。
【專利說明】SRAM存儲單元、SRAM存儲單元寫操作方法及SRAM存儲器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，尤其涉及一種SRAM存儲單元、一種SRAM存儲單元寫操作方法以及一種SRAM存儲器。
【背景技術(shù)】
[0002]半導(dǎo)體存儲器根據(jù)存儲數(shù)據(jù)的方式不同，可分為隨機存取存儲器(RAM)和只讀存儲器(ROM)兩大類。隨機存取存儲器(RAM)又可分為靜態(tài)隨機存取存儲器(SRAM)和動態(tài)隨機存取存儲器(DRAM)。與DRAM相比，SRAM具有更快的讀寫速度。而且SRAM不需要周期性刷新存儲的信息，其設(shè)計和制造相對簡單。
[0003]存儲單元是SRAM存儲器中最基本、最重要的組成部分，占據(jù)了整個SRAM存儲器面積的大部分。存儲單元的穩(wěn)定性決定了存儲器的數(shù)據(jù)可靠性。
[0004]主流的SRAM存儲單元為六晶體管單元(6T)。如圖1所示，所述6T存儲單元具有對稱性，由6個M OS管組成。其中MOS管Ml~M4構(gòu)成兩個交叉耦合的反相器，用來鎖存存儲節(jié)點的信號。MOS管M5、M6是傳輸管，它們在對SRAM存儲器進行讀/寫操作時起到將所述存儲單元與位線連接或斷開的作用。
[0005]所述SRAM存儲單元一共有3個狀態(tài)，分別為:讀、寫和數(shù)據(jù)保持。
[0006]讀數(shù)據(jù)時，位線BL/^Z首先被充電至高電平，然后把字線WL充到高電平，使傳輸管M5/M6導(dǎo)通,存儲節(jié)點bit/bit—向位線BL/SL放電，使一根位線電壓下降Δν而另一個位線保持高電平不變，靈敏放大器放大這個電壓差△ V使數(shù)據(jù)被讀出。
[0007]寫數(shù)據(jù)時，先根據(jù)要寫的數(shù)據(jù)將某一根位線預(yù)充至高電平，同時另一根位線放電到地電平。然后使字線WL充電至高電平，導(dǎo)通傳輸管Μ5/Μ6，位線向存儲節(jié)點bit/bit—充放電。這時要保證充/放電電流要大于下/上拉路徑電流，使存儲節(jié)點bit/bit —的電壓足以使反相器反轉(zhuǎn)的程度，否則就是一次失敗的寫入(fail write)。
[0008]現(xiàn)有技術(shù)中通過各MOS管的尺寸設(shè)計，使各MOS管存在一定的強弱關(guān)系以確保數(shù)據(jù)的成功寫入。而一旦各MOS管充放電能力強弱發(fā)生改變，則數(shù)據(jù)仍可能寫入錯誤。

【發(fā)明內(nèi)容】

[0009]本發(fā)明所要解決的技術(shù)問題是如何提高SRAM存儲單元寫操作的可靠性。
[0010]為了解決上述問題，本發(fā)明提供了一種SRAM存儲單元，包括:
[0011]數(shù)據(jù)鎖存器，所述數(shù)據(jù)鎖存器包括第一存儲節(jié)點和第二存儲節(jié)點；
[0012]選擇控制器，所述選擇控制器與所述數(shù)據(jù)鎖存器的電源相連，用于控制所述數(shù)據(jù)鎖存器的電源與電源電壓相連或者與地電平相連；
[0013]第一傳輸管，所述第一傳輸管位于第一位線與所述第一存儲節(jié)點之間；
[0014]第二傳輸管，所述第二傳輸管位于第二位線與所述第二存儲節(jié)點之間；
[0015]所述第一傳輸管的柵極和所述第二傳輸管的柵極均與字線相連。[0016]可選地，所述選擇控制器受控于所述SRAM存儲單元的寫控制信號，使所述數(shù)據(jù)鎖存器的電源在所述寫控制信號有效前與地電平相連，在寫控制信號有效時與電源電壓相連。
[0017]可選地，所述選擇控制器受控于復(fù)位控制信號；所述復(fù)位控制信號有效，所述選擇控制器使所述數(shù)據(jù)鎖存器的電源與地電平相連，所述復(fù)位控制信號無效，所述選擇控制器使所述數(shù)據(jù)鎖存器的電源與電源電壓相連。
[0018]可選地，所述SRAM存儲單元為標(biāo)準(zhǔn)6T存儲單元；
[0019]所述數(shù)據(jù)鎖存器包括:第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦接；
[0020]所述第一反相器包括:第一 PMOS晶體管和第一 NMOS晶體管；
[0021]所述第二反相器包括:第二 PMOS晶體管和第二 NMOS晶體管；
[0022]所述數(shù)據(jù)鎖存器的電源包括:所述第一 PMOS晶體管的源極和所述第二 PMOS晶體管的源極。
[0023]本發(fā)明還提供了一種SRAM存儲單元寫操作方法，適用于上述SRAM存儲單元，包括:
[0024]在對所述SRAM存儲單元進行寫操作之前，對所述SRAM存儲單元清零，使所述第一存儲節(jié)點和所述第二存儲節(jié)點放電至地電平。
[0025]可選地，所述對所述SRAM存儲單元清零包括:
[0026]將所述第一位線和所述第二位線與地電平相連；
[0027]將所述數(shù)據(jù)鎖存器的電源與地電平相連；
[0028]將所述字線與電源電壓相連。
[0029]可選地，所述對所述SRAM存儲單元進行寫操作包括:
[0030]將所述數(shù)據(jù)鎖存器的電源與電源電壓相連；
[0031 ] 將所述第一位線和所述第二位線載入待寫數(shù)據(jù)。
[0032]可選地,所述清零至少持續(xù)3ns。
[0033]本發(fā)明還提供了一種SRAM存儲器，包括:上述SRAM存儲單元。
[0034]與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點:
[0035]本發(fā)明在寫SRAM存儲單元前，先清除原存數(shù)據(jù)，將SRAM存儲單元兩個存儲節(jié)點的電壓均降到地電平，使寫操作時位線送入的數(shù)據(jù)不會與原存儲節(jié)點的數(shù)據(jù)存在充放電沖突，進而降低寫操作時的瞬時功耗，提高SRAM存儲器整體的良率。
【專利附圖】

【附圖說明】
[0036]圖1是一種現(xiàn)有技術(shù)的SRAM存儲單元的結(jié)構(gòu)示意圖；
[0037]圖2是本發(fā)明的SRAM存儲單元一實施例的結(jié)構(gòu)示意圖；
[0038]圖3是本發(fā)明的SRAM存儲單元寫操作方法一實施例的流程示意圖；
[0039]圖4是本發(fā)明的SRAM存儲單元寫操作方法一實施例的時序圖。
【具體實施方式】
[0040]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。
[0041]其次，本發(fā)明利用示意圖進行詳細(xì)描述，在詳述本發(fā)明實施例時，為便于說明，所述示意圖只是實例，其在此不應(yīng)限制本發(fā)明保護的范圍。
[0042]發(fā)明人對寫入失敗的情況進行了分析研究，發(fā)現(xiàn):之所以寫入失敗，是因為寫入過程中可能發(fā)生各管的充放電沖突。
[0043]由于寫操作時，兩根位線總是一高一低。而前一次的寫操作使得SRAM存儲單元中兩個存儲節(jié)點的電壓也保持一高一低。高電平的位線向低電平的存儲節(jié)點放電時，傳輸管和數(shù)據(jù)鎖存器中的NMOS管構(gòu)成一條通路，位線電壓被拉低，低電平存儲節(jié)點電壓升高但不足以使另一 NMOS管開啟。低電平位線被高電平存儲節(jié)點充電時，PMOS管和傳輸管形成一條通路，高電平存儲節(jié)點電壓下降至使另一 PMOS管導(dǎo)通時，鎖存器存儲狀態(tài)切換，寫入完成。在這個過程中，有一段時間PM0S、NM0S管同時導(dǎo)通，存在靜態(tài)電流。而且對6個管子能力強弱要求嚴(yán)格，才能使各管按正確的電流走向依次導(dǎo)通，否則就會寫入錯誤。
[0044]因此，發(fā)明人提供了一種新的寫入方法，能有效避免寫入過程中的充放電沖突，提聞與入可罪性。
[0045]為了解決【背景技術(shù)】中的技術(shù)問題，本發(fā)明提供了一種SRAM存儲單元。圖2是本發(fā)明的SRAM存儲單元一實施例的結(jié)構(gòu)示意圖。如圖2所示,本實施例是一個標(biāo)準(zhǔn)6T存儲單元，包括:由第一 PMOS管M3、第一 NMOS管Ml、第二 PMOS管M4和第二 NMOS管M2交叉耦接構(gòu)成的數(shù)據(jù)鎖存器；第一傳輸管M5 ;第二傳輸管M6及選擇控制器S。
[0046]所述第一 PMOS管M3和所述第一 NMOS管Ml構(gòu)成第一反相器。所述第二 PMOS管M4和所述第二 NMOS管M2構(gòu)成第二反相器。
[0047]第一存儲節(jié)點bit位于所述第一 PMOS管M3的漏極和所述第一 NMOS管Ml的漏極之間，同時耦接至所述第二 PMOS管M4的柵極和所述第二 NMOS管M2的柵極之間。
[0048]第二存儲節(jié)點bit —位于所述第二 PMOS管M4的漏極和所述第二 NMOS管M2的漏極之間，同時耦接至所述第一 PMOS管M3的柵極和所述第一 NMOS管Ml的柵極之間。
[0049]所述第一傳輸管M5位于所述第一存儲節(jié)點bit與第一位線BL之間。
[0050]所述第二傳輸管M6位于所述第二存儲節(jié)點bit—與第二位纟kiZ間。
[0051]所述第一傳輸管M5的柵極和所述第二傳輸管的柵極M6均與字線WL相連。
[0052]所述數(shù)據(jù)鎖存器的電源latch (即所述第一 PMOS管M3的源極和所述第二 PMOS管M4的源極)連接所述選擇控制器S。
[0053]所述選擇控制器S控制所述數(shù)據(jù)鎖存器的電源latch接入電源電壓VDD或者接入地電平。
[0054]本實施例中，所述選擇控制器S受控于復(fù)位控制信號RST。所述復(fù)位控制信號RST有效時，開始清零原存數(shù)據(jù)。具體地，所述第一位線BL和所述第二位線瓦被送入地電平，所述選擇控制器S將所述數(shù)據(jù)鎖存器的電源latch與地電平相連，所述字線WL被送入電源電壓VDD。所述復(fù)位控制信號RST無效時，所述選擇控制器S將所述數(shù)據(jù)鎖存器的電源latch與電源電壓VDD相連，使新的數(shù)據(jù)可以寫入。本領(lǐng)域技術(shù)人員可以理解，本實施例的SRAM存儲單元在寫入操作前，增加了清零原存數(shù)據(jù)的步驟，所以，在其他實施例中，所述選擇控制器S還可受控于所述SRAM存儲單元的寫控制信號(圖未示)，使所述數(shù)據(jù)鎖存器的電源latch在所述寫控制信號有效前與地電平相連，在寫控制信號有效時與電源電壓VDD相連。
[0055]本實施例的SRAM存儲單元能在寫操作前，清零原存數(shù)據(jù)，進而有效避免寫入過程中各管間的充放電沖突。
[0056]需要說明的是，本領(lǐng)域技術(shù)人員可以理解，雖然本實施例的SRAM存儲單元是標(biāo)準(zhǔn)6T單元，但不應(yīng)理解為對SRAM存儲單元的限定。在其他實施例中，其他類型的SRAM存儲單元，比如:4T、8T等，皆適用本發(fā)明。
[0057]相應(yīng)地，本發(fā)明還提供了一種SRAM存儲單元寫操作方法。圖3是本發(fā)明的SRAM存儲單元寫操作方法一實施例的流程示意圖。如圖3所示，本實施例包括以下步驟:
[0058]執(zhí)行步驟101，對SRAM存儲單元清零，使第一存儲節(jié)點和所述第二存儲節(jié)點放電至地電平。
[0059]具體地，可以先將所述第一位線BL和所述第二位線與地電平相連。再將所述
數(shù)據(jù)鎖存器的電源latch與地電平相連，使所述第一存儲節(jié)點的電壓和所述第二存儲節(jié)點的電壓持續(xù)下降。最后將所述字線WL與電源電壓VDD相連，以導(dǎo)通所述第一傳輸管M5和所述第二傳輸管M6。導(dǎo)通后，所述第一位線BL的地電平和所述第二位線瓦的地電平將分別寫入所述第一存儲節(jié)點和所述第二存儲節(jié)點。
[0060]具體地，所述清零至少持續(xù)3ns，以確保所述第一存儲節(jié)點的電壓和所述第二存儲節(jié)點的電壓已降至地電平，原存數(shù)據(jù)被清零。
[0061]之后執(zhí)行步驟102，對SRAM存儲單元進行寫操作。
[0062]具體地，可以將所述數(shù)據(jù)鎖存器的電源latch與電源電壓VDD相連。接著，將所述第一位線BL和所述第二位線載入待寫數(shù)據(jù)，開始寫操作。
[0063]本實施例在寫操作之前先將原存數(shù)據(jù)清零，在清零后的寫操作過程中不會出現(xiàn)充放電沖突，降低了寫入時的瞬時功耗，提高了寫入SRAM存儲單元的可靠性，進而提高了SRAM存儲器整體的良率。
[0064]圖4是本發(fā)明的SRAM存儲單元寫操作方法一實施例的時序圖。下面結(jié)合圖4說明圖2所示實施例的工作過程。
[0065]對圖2所示的SRAM存儲單元進行寫操作之前，先對所述SRAM存儲單元清零。
[0066]圖4虛線a處于SRAM存儲單元的清零階段，所述清零包括:將所述第一位線BL和所述第二位線瓦與地電平相連(圖未示)。將數(shù)據(jù)鎖存器的電源latch接地電平(即V(latch)波形)。將字線WL接高電平(即V (WL)波形)。
[0067]圖中可見，第一存儲節(jié)點bit和第二存儲節(jié)點bit—的電壓被迅速降至地電平卿
V(bit)波形和V (bit—)波形),原存數(shù)據(jù)被清零。
[0068]之后，第一存儲節(jié)點bit和第二存儲節(jié)點bit —的電壓為地電平的狀態(tài)保持了一端時間后，進入SRAM存檔單元的寫入階段。將數(shù)據(jù)鎖存器的電源latch接入高電平，將字線WL接入高電平，第一位線BL和第二位線瓦根據(jù)寫入的數(shù)據(jù)分別輸入一高一低兩個電壓(圖未示)。最終，要寫入的數(shù)據(jù)在第一存儲節(jié)點bit和第二存儲節(jié)點bit —以一高一低的電壓形式被存儲起來。圖4虛線b處示出了寫入完成后，第一存儲節(jié)點bit和第二存儲節(jié)點bit—的電壓。如圖所示，第一存儲節(jié)點bit的電壓為低，第二存儲節(jié)點bit—的電壓為聞ο
[0069]本發(fā)明還提供了一種SRAM存儲器(圖未示)，包括:上述SRAM存儲單元。
[0070]需要說明的是，本發(fā)明可用于眾多通用或?qū)Ｓ玫挠嬎阆到y(tǒng)環(huán)境或配置中。例如:個人計算機、服務(wù)器計算機、手持設(shè)備或便攜式設(shè)備、平板型設(shè)備、多處理器系統(tǒng)、基于微處理器的系統(tǒng)、置頂盒、可編程的消費電子設(shè)備、網(wǎng)絡(luò)PC、小型計算機、大型計算機、包括以上任何系統(tǒng)或設(shè)備的分布式計算環(huán)境等。
[0071]本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護范圍。
【權(quán)利要求】
1.一種SRAM存儲單元，其特征在于，包括: 數(shù)據(jù)鎖存器，所述數(shù)據(jù)鎖存器包括第一存儲節(jié)點和第二存儲節(jié)點； 選擇控制器，所述選擇控制器與所述數(shù)據(jù)鎖存器的電源相連，用于控制所述數(shù)據(jù)鎖存器的電源與電源電壓相連或者與地電平相連； 第一傳輸管，所述第一傳輸管位于第一位線與所述第一存儲節(jié)點之間； 第二傳輸管，所述第二傳輸管位于第二位線與所述第二存儲節(jié)點之間； 所述第一傳輸管的柵極和所述第二傳輸管的柵極均與字線相連。
2.根據(jù)權(quán)利要求 1所述的SRAM存儲單元，其特征在于，所述選擇控制器受控于所述SRAM存儲單元的寫控制信號，使所述數(shù)據(jù)鎖存器的電源在所述寫控制信號有效前與地電平相連，在寫控制信號有效時與電源電壓相連。
3.根據(jù)權(quán)利要求1所述的SRAM存儲單元，其特征在于，所述選擇控制器受控于復(fù)位控制信號；所述復(fù)位控制信號有效，所述選擇控制器使所述數(shù)據(jù)鎖存器的電源與地電平相連，所述復(fù)位控制信號無效，所述選擇控制器使所述數(shù)據(jù)鎖存器的電源與電源電壓相連。
4.根據(jù)權(quán)利要求1所述的SRAM存儲單元，其特征在于，所述SRAM存儲單元為標(biāo)準(zhǔn)6T存儲單元； 所述數(shù)據(jù)鎖存器包括:第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦接； 所述第一反相器包括--第一 PMOS晶體管和第一 NMOS晶體管； 所述第二反相器包括:第二 PMOS晶體管和第二 NMOS晶體管； 所述數(shù)據(jù)鎖存器的電源包括:所述第一 PMOS晶體管的源極和所述第二 PMOS晶體管的源極。
5.—種SRAM存儲單兀寫操作方法,適用于權(quán)利要求1~4中任一權(quán)利要求所述的SRAM存儲單元，其特征在于，包括: 在對所述SRAM存儲單元進行寫操作之前，對所述SRAM存儲單元清零，使所述第一存儲節(jié)點和所述第二存儲節(jié)點放電至地電平。
6.根據(jù)權(quán)利要求5所述的SRAM存儲單元寫操作方法，其特征在于，所述對所述SRAM存儲單元清零包括: 將所述第一位線和所述第二位線與地電平相連； 將所述數(shù)據(jù)鎖存器的電源與地電平相連； 將所述字線與電源電壓相連。
7.根據(jù)權(quán)利要求5所述的SRAM存儲單元寫操作方法，其特征在于，所述對所述SRAM存儲單元進行寫操作包括: 將所述數(shù)據(jù)鎖存器的電源與電源電壓相連； 將所述第一位線和所述第二位線載入待寫數(shù)據(jù)。
8.根據(jù)權(quán)利要求5所述的SRAM存儲單元寫操作方法，其特征在于，所述清零至少持續(xù)3ns。
9.一種SRAM存儲器，其特征在于，包括:權(quán)利要求1~4中任一權(quán)利要求所述的SRAM存儲單元。
【文檔編號】G11C11/413GK103700397SQ201310674701
【公開日】2014年4月2日 申請日期:2013年12月11日 優(yōu)先權(quán)日:2013年12月11日
【發(fā)明者】趙立新, 董小英, 俞大立, 喬勁軒 申請人:格科微電子（上海）有限公司