移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路及顯示器件的制作方法
【專利摘要】本發(fā)明實(shí)施例提供移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路及顯示器件，涉及顯示【技術(shù)領(lǐng)域】，能夠在移位寄存器單元的非工作時(shí)間，使得與所述移位寄存器單元相對應(yīng)的柵線一直保持無輸出的狀態(tài)。該移位寄存器單元包括輸入模塊、上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊以及復(fù)位模塊。
【專利說明】移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路及顯示器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路及顯示器件。
【背景技術(shù)】
[0002]液晶顯示器(Liquid Crystal Display,簡稱LCD)具有低福射、體積小及低耗能等優(yōu)點(diǎn)，被廣泛地應(yīng)用在筆記本電腦、平面電視或移動電話等電子產(chǎn)品中。液晶顯示器是由位于水平和垂直兩個(gè)方向的像素矩陣交錯(cuò)構(gòu)成，當(dāng)液晶顯示器進(jìn)行顯示時(shí)，數(shù)據(jù)驅(qū)動電路可以將輸入的顯示數(shù)據(jù)及時(shí)鐘信號定時(shí)順序鎖存，轉(zhuǎn)換成模擬信號后輸入到液晶面板的數(shù)據(jù)線，柵級驅(qū)動電路則可以將輸入的時(shí)鐘信號經(jīng)過移位寄存器轉(zhuǎn)換成控制像素開啟/關(guān)斷的電壓，并逐行施加到液晶面板的柵級線上。
[0003]為了進(jìn)一步降低液晶顯示器產(chǎn)品的生產(chǎn)成本，現(xiàn)有的柵極驅(qū)動電路常采用GOA(Gate Driver on Array,陣列基板行驅(qū)動)設(shè)計(jì)將TFT (Thin Film Transistor,薄膜場效應(yīng)晶體管)柵極開關(guān)電路集成在顯示面板的陣列基板上以形成對顯示面板的掃描驅(qū)動，從而可以省掉柵極驅(qū)動集成電路部分，其不僅可以從材料成本和制作工藝兩方面降低產(chǎn)品成本，而且顯示面板可以做到兩邊對稱和窄邊框的美觀設(shè)計(jì)。這種利用GOA技術(shù)集成在陣列基板上的棚極開關(guān)電路也稱為GOA電路或移位寄存器電路。
[0004]現(xiàn)有的GOA電路中，需要TFT的開啟或關(guān)斷來實(shí)現(xiàn)對應(yīng)行的柵線的打開或關(guān)閉。具體的，可以通過信號輸入端向GOA電路中的TFT輸入控制信號使得TFT關(guān)斷，從而控制該TFT對應(yīng)行的柵線無信號輸出。然而，當(dāng)該控制信號為交流方波時(shí)，會使得TFT的關(guān)斷狀態(tài)出現(xiàn)間隙，從而不能保證該TFT對應(yīng)行的柵線在非輸出階段一直保持無輸出的狀態(tài)。如果采用直流信號來控制TFT關(guān)斷時(shí)，雖然可以避免上述間隙的產(chǎn)生，但是長時(shí)間處于該直流高電平會的TFT會產(chǎn)生閾值電壓漂移，降低TFT的使用壽命，最終導(dǎo)致TFT無法正常開啟，從而降低TFT以及GOA電路的穩(wěn)定性。
【發(fā)明內(nèi)容】
[0005]本發(fā)明的實(shí)施例提供一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路及顯示器件，能夠在移位寄存器單元的非工作時(shí)間，使得與所述移位寄存器單元相對應(yīng)的柵線一直保持無輸出的狀態(tài)。
[0006]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0007]本發(fā)明實(shí)施例的一方面，提供一種移位寄存器單兀，包括:輸入模塊、上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊以及復(fù)位模塊；
[0008]所述輸入模塊，分別連接第一信號輸入端、第一電壓端、上拉控制節(jié)點(diǎn)，用于根據(jù)所述第一信號輸入端輸入的信號控制所述上拉控制節(jié)點(diǎn)的電位；
[0009]所述上拉模塊，分別連接第一時(shí)鐘信號端、所述上拉控制節(jié)點(diǎn)以及本級信號輸出端，用于在所述上拉控制節(jié)點(diǎn)的控制下使得所述本級信號輸出端輸出所述第一時(shí)鐘信號端的信號；
[0010]所述下拉控制模塊，分別連接所述第一時(shí)鐘信號端、第二時(shí)鐘信號端、所述上拉控制節(jié)點(diǎn)、第一下拉控制節(jié)點(diǎn)、第二下拉控制節(jié)點(diǎn)以及第二電壓端；用于通過所述上拉控制節(jié)點(diǎn)的電位、以及所述第一時(shí)鐘信號端和所述第二時(shí)鐘信號端輸入的信號，控制所述第一下拉控制節(jié)點(diǎn)和所述第二下拉控制節(jié)點(diǎn)的電位；
[0011]所述第一下拉模塊，分別連接所述第一下拉控制節(jié)點(diǎn)、所述第二電壓端、所述上拉控制節(jié)點(diǎn)以及所述本級信號輸出端；用于在所述第一下拉控制節(jié)點(diǎn)的控制下分別將所述上拉控制節(jié)點(diǎn)的電位和所述本級信號輸出端輸出的信號下拉為低電平；
[0012]所述第二下拉模塊，分別連接所述第二下拉控制節(jié)點(diǎn)、所述第二電壓端、所述上拉控制節(jié)點(diǎn)以及所述本級信號輸出端；用于在所述第二下拉控制節(jié)點(diǎn)的控制下分別將所述上拉控制節(jié)點(diǎn)的電位和所述本級信號輸出端輸出的信號下拉為低電平；
[0013]所述復(fù)位模塊，分別連接第二信號輸入端、所述上拉控制節(jié)點(diǎn)以及第三電壓端；用于根據(jù)所述第二信號輸入端輸入的信號復(fù)位所述上拉控制節(jié)點(diǎn)的電位。
[0014]本發(fā)明實(shí)施例的另一方面，提供一種柵極驅(qū)動電路，包括多級如上所述的任意一種移位寄存器單元；
[0015]除第一級移位寄存器單元外，其余每個(gè)移位寄存器單元的第一信號輸入端與其相鄰的上一級移位寄存器單元的本級信號輸出端相連接；
[0016]除最后一級移位寄存器單元外，其余每個(gè)移位寄存器單元的第二信號輸入端與其相鄰的下一級移位寄存器單元的本級信號輸出端相連接。
[0017]本發(fā)明實(shí)施例的又一方面，提供一種顯示器件包括如上所述的任意一種柵極驅(qū)動電路。
[0018]本發(fā)明實(shí)施例的又一方面，提供一種移位寄存器單元的驅(qū)動方法，包括:
[0019]第一階段，輸入模塊通過第一信號輸入端輸入的信號將上拉控制節(jié)點(diǎn)的電位拉升至第一電壓端的電壓，通過上拉模塊將所述第一電壓端的電壓進(jìn)行存儲；
[0020]第二階段，所述上拉控制節(jié)點(diǎn)控制所述上拉模塊將所述第一時(shí)鐘信號端輸入的信號提供至本級信號輸出端；下拉控制模塊將第一下拉控制節(jié)點(diǎn)和第二下拉控制節(jié)點(diǎn)的電位下拉至第二電壓端的電壓；
[0021]第三階段，復(fù)位模塊通過第二信號輸入端輸入的信號將所述上拉控制節(jié)點(diǎn)的電位拉低至第三電壓端的電壓；
[0022]所述下拉控制模塊通過第二時(shí)鐘信號端將所述第一下拉控制節(jié)點(diǎn)的電位上拉至所述第一電壓端的電壓；所述第一下拉控制節(jié)點(diǎn)通過第一下拉模塊將所述上拉控制節(jié)點(diǎn)的電位以及所述本級信號輸出端的輸出信號下拉至所述第二電壓端的電壓；
[0023]第四階段，所述下拉控制模塊通過所述第一時(shí)鐘信號端將所述第二下拉控制節(jié)點(diǎn)的電位上拉至所述第一電壓端的電壓；所述第二下拉控制節(jié)點(diǎn)通過第二下拉模塊將所述上拉控制節(jié)點(diǎn)的電位以及所述本級信號輸出端的輸出信號下拉至所述第二電壓端的電壓；
[0024]第五階段，所述下拉控制模塊通過所述第二時(shí)鐘信號端將所述第一下拉控制節(jié)點(diǎn)的電位上拉至所述第一電壓端的電壓；所述第一下拉控制節(jié)點(diǎn)通過所述第一下拉模塊將所述上拉控制節(jié)點(diǎn)的電位以及所述本級信號輸出端的輸出信號下拉至所述第二電壓端的電壓。
[0025]本發(fā)明實(shí)施例提供一種移位寄存器單元及驅(qū)動方法、柵極驅(qū)動電路及顯示器件。該移位寄存器單元包括輸入模塊、上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊以及復(fù)位模塊。在移位寄存器單元的非工作時(shí)間，通過第一下拉模塊和第二下拉模塊交替將與它們相連接的上拉模塊的輸出電壓下拉至低電平，從而使得與所述移位寄存器單元相對應(yīng)的柵線能夠保持無輸出的狀態(tài)。
【專利附圖】
【附圖說明】
[0026]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0027]圖1為本發(fā)明實(shí)施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0028]圖2為本發(fā)明實(shí)施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖；
[0029]圖3為本發(fā)明實(shí)施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0030]圖4為本發(fā)明實(shí)施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0031]圖5為本發(fā)明實(shí)施例提供的一種移位寄存器單元的信號時(shí)序圖；
[0032]圖6為本發(fā)明實(shí)施例提供的又一種移位寄存器單元的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0033]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0034]本發(fā)明實(shí)施例提供一種移位寄存器單元，如圖1所示，可以包括輸入模塊10、上拉模塊20、下拉控制模塊30、第一下拉模塊40、第二下拉模塊50以及復(fù)位模塊60。
[0035]具體的，輸入模塊10,可以分別連接第一信號輸入端Input、第一電壓端VDD、上拉控制節(jié)點(diǎn)PU，用于根據(jù)第一信號輸入端Input輸入的信號控制上拉控制節(jié)點(diǎn)的電位。
[0036]上拉模塊20，可以分別連接第一時(shí)鐘信號端CLK、上拉控制節(jié)點(diǎn)PU以及本級信號輸出端Output,用于在上拉控制節(jié)點(diǎn)PU的控制下使得本級信號輸出端Output輸出第一時(shí)鐘信號端CLK的信號。
[0037]下拉控制模塊30，可以分別連接第一時(shí)鐘信號端CLK、第二時(shí)鐘信號端CLKB、上拉控制節(jié)點(diǎn)PU、第一下拉控制節(jié)點(diǎn)ro1、第二下拉控制節(jié)點(diǎn)TO2以及第二電壓端VGL ;用于通過上拉控制節(jié)點(diǎn)PU的電位、以及第一時(shí)鐘信號端CLK和第二時(shí)鐘信號端CLKB輸入的信號，控制第一下拉控制節(jié)點(diǎn)PDl和第二下拉控制節(jié)點(diǎn)TO2的電位。
[0038]第一下拉模塊40，分別連接第一下拉控制節(jié)點(diǎn)ro1、第二電壓端VGL、上拉控制節(jié)點(diǎn)PU以及本級信號輸出端Output;用于在第一下拉控制節(jié)點(diǎn)roi的控制下分別將上拉控制節(jié)點(diǎn)I3U的電位和本級信號輸出端Output輸出的信號下拉為低電平。
[0039]第二下拉模塊50，分別連接第二下拉控制節(jié)點(diǎn)Η)2、第二電壓端VGL、上拉控制節(jié)點(diǎn)PU以及本級信號輸出端Output ;用于在第二下拉控制節(jié)點(diǎn)TO2的控制下分別將上拉控制節(jié)點(diǎn)I3U的電位和本級信號輸出端Output輸出的信號下拉為低電平。
[0040]復(fù)位模塊60，分別連接第二信號輸入端Reset、上拉控制節(jié)點(diǎn)PU以及第三電壓端VSS ;用于根據(jù)第二信號輸入端Reset輸入的信號復(fù)位上拉控制節(jié)點(diǎn)的電位。
[0041]需要說明的是，本發(fā)明實(shí)施例中，是以第一電壓端VDD輸入高電平，第二電壓端VGL以及第三電壓端VSS輸入低電平或接地為例進(jìn)行的說明。
[0042]本發(fā)明實(shí)施例提供一種移位寄存器單元，包括輸入模塊、上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊以及復(fù)位模塊。在移位寄存器單元的非工作時(shí)間，通過第一下拉模塊和第二下拉模塊交替將與它們相連接的上拉模塊的輸出電壓下拉至低電平，從而使得與所述移位寄存器單元相對應(yīng)的柵線能夠保持無輸出的狀態(tài)。
[0043]需要說明的是:第一、多級如上所述的移位寄存器單元(SR(KSRl-SRn)能夠構(gòu)成一種柵極驅(qū)動電路。
[0044]其中，除第一級移位寄存器單元SRO外，其余每個(gè)移位寄存器單元的第一信號輸入端Input與其相鄰的上一級移位寄存器單元的本級信號輸出端Output相連接；
[0045]除最后一級移位寄存器單元SRn外，其余每個(gè)移位寄存器單元的第二信號輸入端Reset與其相鄰的下一級移位寄存器單元的本級信號輸出端Output相連接。
[0046]第二、當(dāng)移位寄存器單元的輸入信號和連接電壓的電位不同時(shí)，柵極驅(qū)動電路對每一行柵線進(jìn)行掃描的功能也不盡相同，例如柵極驅(qū)動電路可以具有雙向掃描功能或只具有單向掃描功能。
[0047]實(shí)施例一，柵極驅(qū)動電路具有雙向掃描功能:
[0048]如圖2所示，當(dāng)上述柵極驅(qū)動電路的各級移位寄存器單元(SR(KSRl-SRn)中的第一極移位寄存器單兀SRO的第一信號輸入端Input輸入正向掃描信號STV-U時(shí),各級移位寄存器(SRO、SRl-SRn)的本級信號輸出端Output按正向(從上至下)順序地將掃描信號輸出到與其相對應(yīng)的柵線(G1、G2…Gn)上。其中，上述移位寄存器單元的結(jié)構(gòu)如圖1所
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[0049]當(dāng)改變移位寄存器單元連接電壓的電位，即將圖1中的第一電壓端VDD與第三電壓端VSS互換時(shí)。上述柵極驅(qū)動電路的各級移位寄存器單元(SR(KSRPuSRn)中的最后一級移位寄存器單兀SRn的第二信號輸入端Reset能夠輸入反向掃描信號STV_D,各級的本級信號輸出端Output按反向(從下至上)順序地將掃描信號輸出到與其相對應(yīng)的柵線(Gn、Gn-1…Gl)上。
[0050]這樣一來，通過改變移位寄存器單元的輸入信號和連接電壓的電位就可以對各行柵線進(jìn)行不同方向的掃描，本領(lǐng)域技術(shù)人員可以根據(jù)具體情況對其進(jìn)行調(diào)整。
[0051]實(shí)施例二，柵極驅(qū)動電路具有單向掃描功能:
[0052]通過改變移位寄存器單元的輸入信號和連接電壓的電位使得柵極驅(qū)動電路僅具有單向掃描的功能。具體的如圖3所示，將圖1中的第一電壓VDD采用第一信號輸入端代替，并將第三電壓端VSS采用第二電壓端VGL代替。這樣一來，構(gòu)成的柵極驅(qū)動電路的各級移位寄存器單元(SR(KSRPuSRn)中的第一極移位寄存器單元SRO的第一信號輸入端Input接收幀起始信號STV (圖中未示出)，各級移位寄存器(SRO、SRl-SRn)的本級信號輸出端Output按正向(從上至下)順序地將掃描信號輸出到與其相對應(yīng)的柵線(G1、G2…Gn)上。此外，最后一級移位寄存器單兀SRn的第二信號輸入端Reset可以輸入復(fù)位信號RST,或者最后一級移位寄存器單元SRn的輸出Output(Gn)作為本級的復(fù)位信號RST (圖中未示出)。
[0053]上述柵極驅(qū)動電路具有前述實(shí)施例中的移位寄存器單元相同的有益效果，由于已經(jīng)對移位寄存器單元的結(jié)構(gòu)和有益效果進(jìn)行了描述，在此不再贅述。
[0054]以下，對如圖1所示的移位寄存器單元的具體結(jié)構(gòu)進(jìn)行詳細(xì)的舉例說明。其它連接方式的移位寄存器單元同理可得，在此不再一一贅述。
[0055]需要說明的是，移位寄存器單元的上述各個(gè)模塊中包括多個(gè)晶體管，以下實(shí)施例中是以移位寄存器單元中的晶體管均采用N型晶體管為例進(jìn)行的說明。
[0056]實(shí)施例三
[0057]如圖4所示，上述輸入模塊10可以包括:
[0058]第一晶體管Ml,其第一極連接第一電壓端VDD,柵極連接第一信號輸入端Input,第二極與上拉控制節(jié)點(diǎn)PU相連接。
[0059]上拉模塊20可以包括:第二晶體管M2和電容C ；
[0060]其中，第二晶體管M2的第一極連接第一時(shí)鐘信號端CLK，柵極連接上述上拉控制節(jié)點(diǎn)PU,第二極與本級信號輸出端Output相連接。
[0061]電容C，其一端與第二晶體管M2的柵極相連接，另一端連接本級信號輸出端Output0
[0062]下拉控制模塊30可以包括:第三晶體管M3、第四晶體管M4、第五晶體管M5以及第六晶體管M6。
[0063]其中，第三晶體管M3的第一極和柵極連接第二時(shí)鐘信號端CLKB，第二極與第一下拉控制節(jié)點(diǎn)PDl相連接。
[0064]第四晶體管M4的第一極和柵極連接第一時(shí)鐘信號端CLK，第二極與第二下拉控制節(jié)點(diǎn)PD2相連接。
[0065]第五晶體管M5的第一極連接第一下拉控制節(jié)點(diǎn)F1Dl,柵極連接上拉控制節(jié)點(diǎn)PU,第二極與第二電壓端VGL相連接。
[0066]第六晶體管M6的第一極連接第二下拉控制節(jié)點(diǎn)TO2，柵極連接上拉控制節(jié)點(diǎn)PU，第二極與第二電壓端VGL相連接。
[0067]第一下拉模塊40可以包括:第一晶體管M7和第八晶體管M8。
[0068]其中，第七晶體管M7的第一極連接上拉控制節(jié)點(diǎn)PU,柵極連接第一下拉控制節(jié)點(diǎn)roi，第二極與第二電壓端VGL相連接。
[0069]第八晶體管M8的第一極連接本級信號輸出端Output,柵極連接第一下拉控制節(jié)點(diǎn)roi，第二極與第二電壓端VGL相連接。
[0070]第二下拉模塊包括:第九晶體管M9和第十晶體管MlO ；
[0071]第九晶體管M9的第一極連接上拉控制節(jié)點(diǎn)PU，柵極連接第二下拉控制節(jié)點(diǎn)TO2，第二極與第二電壓端VGL相連接。
[0072]第十晶體管MlO的第一極連接本級信號輸出端Output,柵極連接第二下拉控制節(jié)點(diǎn)TO2，第二極與第二電壓端VGL相連接。
[0073]復(fù)位模塊60可以包括:
[0074]第十一晶體管Mll的第一極連接第三電壓端VSS，柵極連接第二信號輸入端Reset,第二極與上拉控制節(jié)點(diǎn)PU相連接。
[0075]以及下結(jié)合移位寄存器單元的時(shí)序圖，如圖5所示，對上述移位寄存器單元的工作過程進(jìn)行詳細(xì)的描述。
[0076]第一階段Tl，CLK = O ；CLKB = I ；PU = I ；PD1 = O ；PD2 = 0 ；Input = I ；Output=0 ；Reset = 0。需要說明的是，以下實(shí)施例中，“0”表示低電平VGL ;“1”表示高電平VGH。
[0077]第一信號輸入端Input輸入高電平，將第一晶體管Ml導(dǎo)通，將上拉控制節(jié)點(diǎn)的電位上拉至第一電壓端VDD輸入的高電平，并對電容C進(jìn)行充電。上拉控制節(jié)點(diǎn)I3U將第二晶體管M2導(dǎo)通，本級信號輸出端Output將第一時(shí)鐘信號端CLK輸入的低電平進(jìn)行輸出。
[0078]第二時(shí)鐘信號端CLKB輸入高電平，將第三晶體管M3導(dǎo)通，但是由于上拉控制節(jié)點(diǎn)PU將第五晶體管M5導(dǎo)通，因此第一下拉控制節(jié)點(diǎn)PDl的電位被拉至第二電壓端VGL輸入的低電平，在此情況下，第七晶體管M7和第八晶體管M8處于截止?fàn)顟B(tài)。
[0079]由于第一時(shí)鐘信號端CLK輸入低電平,第二下拉控制節(jié)點(diǎn)PD2的電位為低電平，因此第九晶體管M9和第十晶體管MlO處于截止?fàn)顟B(tài)。第二信號輸入端Rsest輸入低電平，第十一晶體管處于截止?fàn)顟B(tài)。
[0080]綜上所述，第一階段Tl為該移位寄存器單元中電容C的預(yù)充電階段。
[0081]第二階段T2，CLK = I ；CLKB = O ；PU = I ；PD1 = O ；PD2 = 0 ； Input = 0 ；Output=I ；Reset = 0。
[0082]第一信號輸入端Input輸入低電平,第一晶體管Ml處于截止?fàn)顟B(tài),但是在電容C的自舉作用下，將上拉控制節(jié)點(diǎn)PU的電位進(jìn)一步拉高，第二晶體管M2、第五晶體管M5以及第六晶體管M6導(dǎo)通。這時(shí)，第一時(shí)鐘信號輸入端CLK輸入高電平，并傳輸至本級信號輸出端Output，使得本級信號輸出端Output輸出高電平，并對與其相對應(yīng)的柵線進(jìn)行掃描。
[0083]第二時(shí)鐘信號輸入端CLKB輸入低電平,第一下拉控制節(jié)點(diǎn)F1Dl的電位為低電平。導(dǎo)通的第六晶體管M6將第二下拉控制節(jié)點(diǎn)TO2的電位下拉至第二電壓端VGL輸入的低電平。在此情況下，第七晶體管M7和第八晶體管M8，以及第九晶體管M9和第十晶體管MlO處于截止?fàn)顟B(tài)。第二信號輸入端Rsest輸入低電平，第^ 晶體管處于截止?fàn)顟B(tài)。
[0084]綜上所述，第二階段T2為該移位寄存器單元打開的階段。
[0085]第三階段T3，CLK = O ；CLKB = I ；PU = O ；PD1 = I ；PD2 = 0 ； Input = 0 ；Output=0 ；Reset = I。
[0086]第一信號輸入端Input輸入低電平,第一晶體管Ml處于截止?fàn)顟B(tài)。在此情況下，第二信號輸入端Reset輸入高電平，將第十一晶體管Mll導(dǎo)通，使得上拉控制節(jié)點(diǎn)的電位被拉至第三電壓端VSS輸入的低電平。由于上拉控制節(jié)點(diǎn)的電位為低電平，因此第五晶體管M5、第六晶體管M6以及第二晶體管M2處于截止?fàn)顟B(tài)，本級信號輸出端Output無輸出。
[0087]第一時(shí)鐘信號端CLK輸入低電平，第四晶體管M4處于截止?fàn)顟B(tài)，第二下拉控制節(jié)點(diǎn)TO2的電位為低電平。在此情況下，第九晶體管M9和第十晶體管MlO處于截止?fàn)顟B(tài)。
[0088]第二時(shí)鐘信號端CLKB輸入高電平，第三晶體管M3導(dǎo)通，將第一下拉控制節(jié)點(diǎn)HH的電位上拉至高電平。在此情況下，第七晶體管M7和第八晶體管M8導(dǎo)通，其分別將上拉控制節(jié)點(diǎn)I3U的電位和本級信號輸出端Output的輸出信號下拉至第二電壓端VGL輸入的低電平。這樣一來，在非工作狀態(tài)下，可以有效避免移位寄存器單元的上拉控制節(jié)點(diǎn)PU和本級信號輸出端Output噪聲的產(chǎn)生。
[0089]綜上所述，第三階段T3可以為該移位寄存器單元的復(fù)位階段。
[0090]第四階段T4，CLK = I ；CLKB = O ；PU = O ；PD1 = O ；PD2 = I ； Input = 0 ；Output=0 ；Reset = 0。
[0091]第一信號輸入端Input、第二信號輸入端Reset均輸入低電平,第一晶體管Ml和第十一晶體管Mll處于截止?fàn)顟B(tài)。上拉控制節(jié)點(diǎn)的電位為低電平，第五晶體管M5、第六晶體管M6以及第二晶體管M2處于截止?fàn)顟B(tài)。本級信號輸出端Output無輸出。
[0092]第二時(shí)鐘信號端CLKB輸入低電平，第三晶體管M3處于截止?fàn)顟B(tài)，第一下拉控制節(jié)點(diǎn)roi的電位為低電平。在此情況下，第七晶體管M7和第八晶體管M8處于截止?fàn)顟B(tài)。
[0093]第一時(shí)鐘信號端CLK輸入高電平，第四晶體管M4導(dǎo)通，第二下拉控制節(jié)點(diǎn)TO2的電位被拉至高電平。在此情況下，第九晶體管M9和第十晶體管MlO導(dǎo)通，其分別將上拉控制節(jié)點(diǎn)I3U的電位和本級信號輸出端Output的輸出信號下拉至第二電壓端VGL輸入的低電平。這樣一來，在非工作狀態(tài)下，可以有效避免移位寄存器單元的上拉控制節(jié)點(diǎn)PU和本級信號輸出端Output噪聲的產(chǎn)生。
[0094]第五階段T5, CLK = O ；CLKB = I ；PU = O ；PD1 = I ；PD2 = 0 ；Input = 0 ；Output=0 ；Reset = 0。
[0095]與上述第四階段T4不同之處在于，第一時(shí)鐘信號端CLK輸入低電平，第四晶體管M4處于截止?fàn)顟B(tài)，第二下拉控制節(jié)點(diǎn)TO2的電位為低電平。在此情況下，第九晶體管M9和第十晶體管MlO處于截止?fàn)顟B(tài)。
[0096]第二時(shí)鐘信號端CLKB輸入高電平，第三晶體管M3導(dǎo)通，將第一下拉控制節(jié)點(diǎn)HH的電位上拉至高電平。在此情況下，第七晶體管M7和第八晶體管M8導(dǎo)通，其分別將上拉控制節(jié)點(diǎn)I3U的電位和本級信號輸出端Output的輸出信號下拉至第二電壓端VGL輸入的低電平。這樣一來，在非工作狀態(tài)下，可以有效避免移位寄存器單元的上拉控制節(jié)點(diǎn)PU和本級信號輸出端Output噪聲的產(chǎn)生。
[0097]需要說明的是，此后直到下一次第一信號輸入端Input為高電平時(shí)，該移位寄存器單元重復(fù)T4和T5階段，這一時(shí)期可以稱為移位寄存器單元的非工作時(shí)間。在上述非工作時(shí)間內(nèi)，第一下拉控制節(jié)點(diǎn)PDl和第二下拉控制節(jié)點(diǎn)PD2的電位被交替拉至高電平，從而使得第七晶體管M7、第八晶體管M8和第九晶體管M9、第十晶體管MlO交替導(dǎo)通，以使得上拉控制節(jié)點(diǎn)PU的電位和本級信號輸出端Output的輸出信號，在上述非工作時(shí)間內(nèi)，一直處于低電平。
[0098]而Tl?T3階段可以稱為移位寄存器單元的工作時(shí)間。本級信號輸出端Output只有在T2階段，即移位寄存器的打開階段，才輸出高電平，其它非輸出時(shí)間均無信號輸出。
[0099]實(shí)施例四
[0100]進(jìn)一步地，為了確保在Tl?T3階段之后，第一下拉控制節(jié)點(diǎn)PDl和第二下拉控制節(jié)點(diǎn)PD2的電位被交替拉至高電平。從而避免第一下拉控制節(jié)點(diǎn)PDl和第二下拉控制節(jié)點(diǎn)PD2的電位同時(shí)處于高電平，而導(dǎo)致其控制的晶體管長時(shí)間處于導(dǎo)通狀態(tài)，以減小晶體管的壽命。本發(fā)明提供了另外一種移位寄存器單元的結(jié)構(gòu)，如圖6所示。
[0101]下拉控制模塊30還可以包括:
[0102]第十二晶體管M12，其第一極連接第一下拉控制節(jié)點(diǎn)roi，柵極連接第一時(shí)鐘信號端CLB，第二極與第二電壓端VGL相連接。
[0103]這樣一來，當(dāng)?shù)谝粫r(shí)鐘信號端CLK輸入高電平、第二時(shí)鐘信號端CLKB輸入低電平時(shí)(例如上述第四階段T4)，第四晶體管M4導(dǎo)通，第二下拉控制節(jié)點(diǎn)PD2的電位被拉至高電平，使得第九晶體管M9、第十晶體管MlO導(dǎo)通，以分別將上拉控制節(jié)點(diǎn)的電位和本級信號輸出端Output的輸出信號拉至低電平。
[0104]在此情況下，第一時(shí)鐘信號端CLK輸入高電平將第十二晶體管M12導(dǎo)通，以使得第一下拉控制節(jié)點(diǎn)roi的電位被拉至第二電壓端VGL輸入的低電平。這樣一來，即使第二時(shí)鐘信號端CLKB誤輸入高電平，將第一下拉控制節(jié)點(diǎn)roi的電位拉高，也可以通過第十二晶體管M12將第一下拉控制節(jié)點(diǎn)roi的電位拉直低電平。從而確保第二下拉控制節(jié)點(diǎn)PD2的電位為高電平時(shí)，第一下拉控制節(jié)點(diǎn)roi的電位為低電平。
[0105]在此基礎(chǔ)上，下拉控制模塊30還可以包括:
[0106]第十三晶體管M13，其第一極連接第二時(shí)鐘信號端CLKB，柵極連接第二下拉控制節(jié)點(diǎn)TO2，第二極與第二電壓端VGL相連接。
[0107]這樣一來，當(dāng)?shù)诙r(shí)鐘信號端CLKB輸入高電平、第一時(shí)鐘信號端CLK輸入低電平時(shí)(例如上述第五階段T5)，第三晶體管M3導(dǎo)通，第一下拉控制節(jié)點(diǎn)PDl的電位被拉至高電平，使得第七晶體管M7、第八晶體管M8導(dǎo)通，以分別將上拉控制節(jié)點(diǎn)的電位和本級信號輸出端Output的輸出信號拉至低電平。
[0108]在此情況下，第二時(shí)鐘信號端CLKB輸入高電平將第十三晶體管M13導(dǎo)通，以使得第二下拉控制節(jié)點(diǎn)TO2的電位被拉至第二電壓端VGL輸入的低電平。這樣一來，即使第一時(shí)鐘信號端CLK誤輸入高電平，將第二下拉控制節(jié)點(diǎn)PD2的電位拉高，也可以通過第十三晶體管M13將第二下拉控制節(jié)點(diǎn)PD2的電位拉直低電平。從而確保第一下拉控制節(jié)點(diǎn)PDl的電位為高電平時(shí)，第二下拉控制節(jié)點(diǎn)Η)2的電位為低電平。
[0109]這樣一來，在Tl?T3階段之后，第一下拉控制節(jié)點(diǎn)PDl和第二下拉控制節(jié)點(diǎn)Η)2的電位被交替拉至高電平。
[0110]需要說明的是，上述實(shí)施例中的晶體管均是以N型晶體管為例進(jìn)行的說明，當(dāng)均采用P型晶體管時(shí)。具體的工作過程可以參照上述N型晶體管構(gòu)成的移位寄存器單元的工作原理，其中需要相應(yīng)調(diào)整驅(qū)動信號的時(shí)序，此處不再贅述。
[0111]本發(fā)明實(shí)施例提供一種顯示裝置，包括如上所述的任意一種柵極驅(qū)動電路。具有與本發(fā)明前述實(shí)施例提供的柵極驅(qū)動電路相同的有益效果，由于柵極驅(qū)動電路在前述實(shí)施例中已經(jīng)進(jìn)行了詳細(xì)說明，此處不再贅述。
[0112]該顯示裝置具體可以為液晶顯示器、液晶電視、數(shù)碼相框、手機(jī)、平板電腦等任何具有顯示功能的液晶顯示產(chǎn)品或者部件。
[0113]本發(fā)明實(shí)施例提供一種移位寄存器單元的驅(qū)動方法，可以包括:
[0114]第一階段Tl，輸入模塊10通過第一信號輸入端Input輸入的信號將上拉控制節(jié)點(diǎn)PU的電位拉升至第一電壓端VDD的電壓，通過上拉模塊20將第一電壓端VDD的電壓進(jìn)行存儲。
[0115]第二階段T2，上拉控制節(jié)點(diǎn)控制上拉模塊20將第一時(shí)鐘信號端CLK輸入的信號提供至本級信號輸出端Output ;下拉控制模塊30將第一下拉控制節(jié)點(diǎn)PDl和第二下拉控制節(jié)點(diǎn)PD2的電位下拉至第二電壓端VGL的電壓。
[0116]第三階段T3，復(fù)位模塊60通過第二信號輸入端Reset輸入的信號將上拉控制節(jié)點(diǎn)PU的電位拉低至第三電壓端VSS的電壓。
[0117]下拉控制模塊30通過第二時(shí)鐘信號端CLKB將第一下拉控制節(jié)點(diǎn)PDl的電位上拉至第一電壓端VDD的電壓；第一下拉控制節(jié)點(diǎn)PDl通過第一下拉模塊40將上拉控制節(jié)點(diǎn)I3U的電位以及本級信號輸出端Output的輸出信號下拉至第二電壓端VGL的電壓。
[0118]第四階段T4，下拉控制模塊30通過第一時(shí)鐘信號端CLK將第二下拉控制節(jié)點(diǎn)TO2的電位上拉至第一電壓端VDD的電壓；第二下拉控制節(jié)點(diǎn)PD2通過第二下拉模塊50將上拉控制節(jié)點(diǎn)PU的電位以及本級信號輸出端Output的輸出信號下拉至第二電壓端VGL的電壓。
[0119]第五階段T5，下拉控制模塊30通過第二時(shí)鐘信號端CLKB將第一下拉控制節(jié)點(diǎn)PDl的電位上拉至第一電壓端VDD的電壓；第一下拉控制節(jié)點(diǎn)PDl通過第一下拉模塊40將上拉控制節(jié)點(diǎn)PU的電位以及本級信號輸出端Output的輸出信號下拉至第二電壓端VGL的電壓。
[0120]此后直到下一次第一信號輸入端Input為高電平時(shí)，該移位寄存器單元重復(fù)T4和T5階段，這一時(shí)期可以稱為移位寄存器單元的非工作時(shí)間。在上述非工作時(shí)間內(nèi)，第一下拉控制節(jié)點(diǎn)PD I和第二下拉控制節(jié)點(diǎn)PD2的電位被交替拉至高電平，從而使得第七晶體管M7、第八晶體管M8和第九晶體管M9、第十晶體管MlO交替導(dǎo)通，以使得上拉控制節(jié)點(diǎn)的電位和本級信號輸出端Output的輸出信號,在上述非工作時(shí)間內(nèi)，一直處于低電平。而Tl?T3階段可以稱為移位寄存器單元的工作時(shí)間。本級信號輸出端Output只有在T2階段，即移位寄存器的打開階段，才輸出高電平，其它非輸出時(shí)間均無信號輸出。
[0121]本領(lǐng)域普通技術(shù)人員可以理解:實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲于一計(jì)算機(jī)可讀取存儲介質(zhì)中，該程序在執(zhí)行時(shí)，執(zhí)行包括上述方法實(shí)施例的步驟；而前述的存儲介質(zhì)包括:R0M、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。
[0122]以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種移位寄存器單元，其特征在于，包括:輸入模塊、上拉模塊、下拉控制模塊、第一下拉模塊、第二下拉模塊以及復(fù)位模塊； 所述輸入模塊，分別連接第一信號輸入端、第一電壓端、上拉控制節(jié)點(diǎn)，用于根據(jù)所述第一信號輸入端輸入的信號控制所述上拉控制節(jié)點(diǎn)的電位； 所述上拉模塊，分別連接第一時(shí)鐘信號端、所述上拉控制節(jié)點(diǎn)以及本級信號輸出端，用于在所述上拉控制節(jié)點(diǎn)的控制下使得所述本級信號輸出端輸出所述第一時(shí)鐘信號端的信號; 所述下拉控制模塊，分別連接所述第一時(shí)鐘信號端、第二時(shí)鐘信號端、所述上拉控制節(jié)點(diǎn)、第一下拉控制節(jié)點(diǎn)、第二下拉控制節(jié)點(diǎn)以及第二電壓端；用于通過所述上拉控制節(jié)點(diǎn)的電位、以及所述第一時(shí)鐘信號端和所述第二時(shí)鐘信號端輸入的信號，控制所述第一下拉控制節(jié)點(diǎn)和所述第二下拉控制節(jié)點(diǎn)的電位； 所述第一下拉模塊，分別連接所述第一下拉控制節(jié)點(diǎn)、所述第二電壓端、所述上拉控制節(jié)點(diǎn)以及所述本級信號輸出端；用于在所述第一下拉控制節(jié)點(diǎn)的控制下分別將所述上拉控制節(jié)點(diǎn)的電位和所述本級信號輸出端輸出的信號下拉為低電平； 所述第二下拉模塊，分別連接所述第二下拉控制節(jié)點(diǎn)、所述第二電壓端、所述上拉控制節(jié)點(diǎn)以及所述本級信號輸出端；用于在所述第二下拉控制節(jié)點(diǎn)的控制下分別將所述上拉控制節(jié)點(diǎn)的電位和所述本級信號輸出端輸出的信號下拉為低電平； 所述復(fù)位模塊，分別連接第二信號輸入端、所述上拉控制節(jié)點(diǎn)以及第三電壓端；用于根據(jù)所述第二信號輸入端輸入的信號復(fù)位所述上拉控制節(jié)點(diǎn)的電位。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述輸入模塊包括: 第一晶體管，其第一極連接所述第一電壓端，柵極連接所述第一信號輸入端，第二極與所述上拉控制節(jié)點(diǎn)相連接。
3.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于，所述上拉模塊包括: 第二晶體管，其第一極連接所述第一時(shí)鐘信號端，柵極連接所述上拉控制節(jié)點(diǎn)，第二極與所述本級信號輸出端相連接； 電容，其一端與所述第二晶體管的柵極相連接，另一端連接所述本級信號輸出端。
4.根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于，所述下拉控制模塊包括: 第三晶體管，其第一極和柵極連接所述第二時(shí)鐘信號端，第二極與所述第一下拉控制節(jié)點(diǎn)相連接； 第四晶體管，其第一極和柵極連接所述第一時(shí)鐘信號端，第二極與所述第二下拉控制節(jié)點(diǎn)相連接； 第五晶體管，其第一極連接所述第一下拉控制節(jié)點(diǎn)，柵極連接所述上拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接； 第六晶體管，其第一極連接所述第二下拉控制節(jié)點(diǎn)，柵極連接所述上拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接。
5.根據(jù)權(quán)利要求4所述的移位寄存器單元，其特征在于，所述第一下拉模塊包括: 第七晶體管，其第一極連接所述上拉控制節(jié)點(diǎn)，柵極連接所述第一下拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接； 第八晶體管，其第一極連接所述本級信號輸出端，柵極連接所述第一下拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接。
6.根據(jù)權(quán)利要求5所述的移位寄存器單元，其特征在于，所述第二下拉模塊包括: 第九晶體管，其第一極連接所述上拉控制節(jié)點(diǎn)，柵極連接所述第二下拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接； 第十晶體管，其第一極連接所述本級信號輸出端，柵極連接所述第二下拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接。
7.根據(jù)權(quán)利要求6所述的移位寄存器單元，其特征在于，所述復(fù)位模塊包括: 第十一晶體管，其第一極連接所述第三電壓端，柵極連接所述第二信號輸入端，第二極與所述上拉控制節(jié)點(diǎn)相連接。
8.根據(jù)權(quán)利要求7所述的移位寄存器單元，其特征在于，所述下拉控制模塊還包括: 第十二晶體管，其第一極連接所述第一下拉控制節(jié)點(diǎn)，柵極連接所述第一時(shí)鐘信號端，第二極與所述第二電壓端相連接。
9.根據(jù)權(quán)利要求7或8所述的移位寄存器單元，其特征在于，所述下拉控制模塊還包括: 第十三晶體管，其第一極連接所述第二時(shí)鐘信號端，柵極連接所述第二下拉控制節(jié)點(diǎn)，第二極與所述第二電壓端相連接。
10.一種柵極驅(qū)動電路，其特征在于，包括多級如權(quán)利要求1至9任一項(xiàng)所述的移位寄存器單元； 除第一級移位寄存器單元外，其余每個(gè)移位寄存器單元的第一信號輸入端與其相鄰的上一級移位寄存器單元的本級信號輸出端相連接； 除最后一級移位寄存器單元外，其余每個(gè)移位寄存器單元的第二信號輸入端與其相鄰的下一級移位寄存器單元的本級信號輸出端相連接。
11.一種顯示器件，其特征在于，包括如權(quán)利要求10所述的柵極驅(qū)動電路。
12.—種移位寄存器單元的驅(qū)動方法，其特征在于，包括: 第一階段，輸入模塊通過第一信號輸入端輸入的信號將上拉控制節(jié)點(diǎn)的電位拉升至第一電壓端的電壓，通過上拉模塊將所述第一電壓端的電壓進(jìn)行存儲； 第二階段，所述上拉控制節(jié)點(diǎn)控制所述上拉模塊將所述第一時(shí)鐘信號端輸入的信號提供至本級信號輸出端；下拉控制模塊將第一下拉控制節(jié)點(diǎn)和第二下拉控制節(jié)點(diǎn)的電位下拉至第二電壓端的電壓； 第三階段，復(fù)位模塊通過第二信號輸入端輸入的信號將所述上拉控制節(jié)點(diǎn)的電位拉低至第三電壓端的電壓； 所述下拉控制模塊通過第二時(shí)鐘信號端將所述第一下拉控制節(jié)點(diǎn)的電位上拉至所述第一電壓端的電壓；所述第一下拉控制節(jié)點(diǎn)通過第一下拉模塊將所述上拉控制節(jié)點(diǎn)的電位以及所述本級信號輸出端的輸出信號下拉至所述第二電壓端的電壓； 第四階段，所述下拉控制模塊通過所述第一時(shí)鐘信號端將所述第二下拉控制節(jié)點(diǎn)的電位上拉至所述第一電壓端的電壓；所述第二下拉控制節(jié)點(diǎn)通過第二下拉模塊將所述上拉控制節(jié)點(diǎn)的電位以及所述本級信號輸出端的輸出信號下拉至所述第二電壓端的電壓； 第五階段，所述下拉控制模塊通過所述第二時(shí)鐘信號端將所述第一下拉控制節(jié)點(diǎn)的電位上拉至所述第一電壓端的電壓；所述第一下拉控制節(jié)點(diǎn)通過所述第一下拉模塊將所述上拉控制節(jié)點(diǎn)的電位以及所述本級信號輸出端的輸出信號下拉至所述第二電壓端的電壓。
【文檔編號】G11C19/28GK104252853SQ201410449210
【公開日】2014年12月31日 申請日期:2014年9月4日 優(yōu)先權(quán)日:2014年9月4日
【發(fā)明者】龐鳳春, 馬磊 申請人:京東方科技集團(tuán)股份有限公司, 北京京東方光電科技有限公司