本發(fā)明涉及存儲器編譯技術(shù)領(lǐng)域，尤其涉及一種測量存儲器IP核管腳電容的方法及裝置。

背景技術(shù)：

利用存儲器編譯器生成存儲器IP(intellectual property，知識產(chǎn)權(quán))核的過程中，需要測量存儲器IP核的管腳電容來描述存儲器IP核的管腳信息?，F(xiàn)有的測量存儲器IP核管腳電容的方法通常為提取存儲器IP核的RC參數(shù)，其中，RC參數(shù)為寄生參數(shù)，其包括寄生電阻和寄生電容，然后通過仿真工具來測量存儲器IP核的管腳電容，以驗(yàn)證所生成的存儲器IP核的電路性能。

在實(shí)現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下技術(shù)問題：

由于是對整個(gè)存儲器IP核進(jìn)行RC參數(shù)的提取，所以RC參數(shù)的提取速度非常慢，尤其是遇到大尺寸的存儲器IP核時(shí)，可能出現(xiàn)RC參數(shù)根本無法提取；進(jìn)一步地，即使RC參數(shù)能夠提取，但是在使用仿真工具進(jìn)行仿真時(shí)，由于仿真工具的處理數(shù)據(jù)量非常大，也會導(dǎo)致仿真速度非常慢，更甚者可能導(dǎo)致仿真失敗。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供的測量存儲器IP核管腳電容的方法及裝置，其能夠?qū)崿F(xiàn)存儲器IP核管腳電容的快速測量，進(jìn)而提高存儲器IP核的電路性能的驗(yàn)證效率。

第一方面，本發(fā)明提供一種測量存儲器IP核管腳電容的方法，包括：

抽取存儲器IP核包含的各個(gè)子模塊的RC網(wǎng)表；

根據(jù)所述存儲器IP核的拼接規(guī)則將所述各個(gè)子模塊的RC網(wǎng)表拼接成第一RC網(wǎng)表，其中，所述第一RC網(wǎng)表為所述存儲器IP核的RC網(wǎng)表；

利用仿真工具對所述第一RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，在所述根據(jù)所述存儲器IP核的拼接規(guī)則將所述各個(gè)子模塊的RC網(wǎng)表拼接成第一RC網(wǎng)表之后，還包括：

對所述第一RC網(wǎng)表進(jìn)行簡化，得到第二RC網(wǎng)表；

所述利用仿真工具對所述第一RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值包括：利用仿真工具對所述第二RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，所述對所述第一RC網(wǎng)表進(jìn)行簡化，得到第二RC網(wǎng)表包括：

記錄所述第一RC網(wǎng)表中頂層模塊的輸入管腳和輸出管腳的信息；

依次刪除所述第一RC網(wǎng)表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊；

根據(jù)預(yù)定的MOS管刪除規(guī)則，刪除經(jīng)過上述刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網(wǎng)表。

可選地，當(dāng)所述MOS管為NMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述NMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子NMOS管，切斷所述兩個(gè)子NMOS 管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子NMOS管中的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述NMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至接地端VSS。

可選地，當(dāng)所述MOS管為PMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述PMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子PMOS管，切斷所述兩個(gè)子PMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子PMOS管中的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至電源VDD。

第二方面，本發(fā)明提供一種測量存儲器IP核管腳電容的裝置，所述裝置包括抽取模塊、拼接模塊和仿真模塊，其中，

所述抽取模塊，用于抽取存儲器IP核包含的各個(gè)子模塊的RC網(wǎng)表；

所述拼接模塊，用于根據(jù)所述存儲器IP核的拼接規(guī)則將所述各個(gè)子模塊的RC網(wǎng)表拼接成第一RC網(wǎng)表，其中，所述第一RC網(wǎng)表為所述存儲器IP核的RC網(wǎng)表；

所述仿真模塊，用于利用仿真工具對所述第一RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，所述裝置還包括簡化模塊，其中，所述簡化模塊，用于對所述第一RC網(wǎng)表進(jìn)行簡化，得到第二RC網(wǎng)表；

所述仿真模塊，用于利用仿真工具對所述第二RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

可選地，所述簡化模塊包括記錄單元、第一刪除單元和第二刪除單元，其中，所述記錄單元，用于記錄所述第一RC網(wǎng)表中頂層模塊的輸入管腳和輸出管腳的信息；

所述第一刪除單元，用于依次刪除所述第一RC網(wǎng)表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊；

所述第二刪除單元，用于根據(jù)預(yù)定的MOS管刪除規(guī)則，刪除經(jīng)過上述刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網(wǎng)表。

可選地，當(dāng)所述MOS管為NMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述NMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子NMOS管，切斷所述兩個(gè)子NMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子NMOS管中的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述NMOS 管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至接地端VSS。

可選地，當(dāng)所述MOS管為PMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述PMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子PMOS管，切斷所述兩個(gè)子PMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子PMOS管中的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至電源VDD。

本發(fā)明實(shí)施例提供的測量存儲器IP核管腳電容的方法及裝置，根據(jù)存儲器IP核的拼接規(guī)則，將抽取到的存儲器IP核包含的各個(gè)子模塊的RC網(wǎng)表拼接成第一RC網(wǎng)表，其中，所述第一RC網(wǎng)表為所述存儲器IP核的RC網(wǎng)表；利用仿真工具對所述第一RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。與現(xiàn)有技術(shù)相比，本發(fā)明不需要對整個(gè)存儲器IP核提取RC參數(shù)，只需對構(gòu)成整個(gè)存儲器IP核的各個(gè)子模塊提取RC參數(shù)，從而提高了RC參數(shù)的提取速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數(shù)的提取和仿真。

附圖說明

圖1為本發(fā)明一實(shí)施例測量存儲器IP核管腳電容的方法的流程圖；

圖2為本發(fā)明另一實(shí)施例測量存儲器IP核管腳電容的方法的流程圖；

圖3為上述實(shí)施例中步驟S14的一種具體實(shí)現(xiàn)的流程圖；

圖4為PMOS管的刪除規(guī)則的說明示意圖；

圖5為本發(fā)明一實(shí)施例測量存儲器IP核管腳電容的裝置的結(jié)構(gòu)示意圖；

圖6為本發(fā)明另一實(shí)施例測量存儲器IP核管腳電容的裝置的結(jié)構(gòu)示意圖；

圖7為上述實(shí)施例中所述簡化模塊的結(jié)構(gòu)示意圖。

具體實(shí)施方式

為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明提供一種測量存儲器IP核管腳電容的方法，如圖1所示，所述方法包括：

S11、抽取存儲器IP核包含的各個(gè)子模塊的RC網(wǎng)表。

S12、根據(jù)所述存儲器IP核的拼接規(guī)則將所述各個(gè)子模塊的RC網(wǎng)表拼接成第一RC網(wǎng)表，其中，所述第一RC網(wǎng)表為所述存儲器IP核的RC網(wǎng)表。

S13、利用仿真工具對所述第一RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

本發(fā)明實(shí)施例提供的測量存儲器IP核管腳電容的方法，與現(xiàn)有技術(shù)相比，本發(fā)明不需要對整個(gè)存儲器IP核提取RC參數(shù)，只需對構(gòu)成整個(gè)存儲器IP核的各個(gè)子模塊提取RC參數(shù)，從而提高了RC參數(shù)的提取速度，本發(fā)明尤其適用于 大尺寸存儲器IP核RC參數(shù)的提取和仿真。

進(jìn)一步地，如圖2所示，在所述S12步驟之后還包括：

S14、對所述第一RC網(wǎng)表進(jìn)行簡化，得到第二RC網(wǎng)表。

相應(yīng)地，所述S13步驟為：

利用仿真工具對所述第二RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

本發(fā)明實(shí)施例提供的測量存儲器IP核管腳電容的方法，與現(xiàn)有技術(shù)相比，一方面，本發(fā)明不需要對整個(gè)存儲器IP核提取RC參數(shù)，只需對構(gòu)成整個(gè)存儲器IP核的各個(gè)子模塊提取RC參數(shù)，從而提高了RC參數(shù)的提取速度；另一方面，本發(fā)明通過對拼接得到的整個(gè)存儲器IP核的RC網(wǎng)表進(jìn)行適當(dāng)?shù)暮喕軌蛱岣逺C網(wǎng)表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數(shù)的提取和仿真。

可選地，如圖3所示，步驟S14具體為：

S141、記錄所述第一RC網(wǎng)表中頂層模塊的輸入管腳和輸出管腳的信息。

S142、依次刪除所述第一RC網(wǎng)表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊。

S143、根據(jù)預(yù)定的MOS管刪除規(guī)則，刪除經(jīng)過上述刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網(wǎng)表。

由于存儲器IP核管腳電容與存儲器IP核的輸入管腳或輸入管腳直接連接的MOS管以及寄生在管腳上的電容有關(guān)，因此，這里的所述預(yù)定的MOS管刪除規(guī)則主要是基于上述考慮來設(shè)置的，具體地，當(dāng)所述MOS管為NMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述NMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子NMOS管，切斷所述兩個(gè)子NMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子NMOS管中的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述NMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至接地端VSS。

當(dāng)所述MOS管為PMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述PMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子PMOS管，切斷所述兩個(gè)子PMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子PMOS管中的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至電源VDD。

例如，如圖4所示，給出了PMOS管的刪除規(guī)則，具體為：

如圖4中的左圖所示，當(dāng)PMOS管只有漏極D與外部輸入管腳連接時(shí)，則切斷所述PMOS管的柵極G和源極S與其他MOS管的連接，并將所述柵極G和源極S均連接至接地端VSS(圖中未示出)；

如圖4中的中間圖所示，當(dāng)PMOS管的漏極D和柵極G與外部輸入管腳連接時(shí)，則所述PMOS管分成只有漏極D與外部輸入管腳連接的第一子PMOS管和只有柵極G與外部輸入管腳連接的第二子PMOS管，并切斷所述第一子PMOS管的柵極G和源極S與其他MOS管的連接，并將所述柵極G和源極S均連接至接地端VSS，同時(shí)切斷所述第二子PMOS管的漏極D和源極S與其他MOS管的連接，并將所述漏極D和源極S均連接至接地端VSS(圖中未示出)。

如圖4中的右圖所示，當(dāng)PMOS管只有源極S與外部輸出管腳連接時(shí)，則切斷所述PMOS管的柵極G和漏極D與其他MOS管的連接，并將所述柵極G和漏極D均連接至電源VDD(圖中未示出)。

可見，與現(xiàn)有技術(shù)相比，本發(fā)明基于存儲器IP核管腳電容的影響因素，對存儲器IP核的RC網(wǎng)表進(jìn)行了簡化，能夠提高RC網(wǎng)表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數(shù)的提取和仿真。

本發(fā)明實(shí)施例還提供一種測量存儲器IP核管腳電容的裝置，如圖5所示，所述裝置包括抽取模塊21、拼接模塊22和仿真模塊23，其中，

所述抽取模塊21，用于抽取存儲器IP核包含的各個(gè)子模塊的RC網(wǎng)表；

所述拼接模塊22，用于根據(jù)所述存儲器IP核的拼接規(guī)則將所述各個(gè)子模塊的RC網(wǎng)表拼接成第一RC網(wǎng)表，其中，所述第一RC網(wǎng)表為所述存儲器IP核的RC網(wǎng)表；

所述仿真模塊23，用于利用仿真工具對所述第一RC網(wǎng)表進(jìn)行仿真，得到 所述存儲器IP核管腳電容的測量值。

本發(fā)明實(shí)施例提供的測量存儲器IP核管腳電容的方法，與現(xiàn)有技術(shù)相比，本發(fā)明不需要對整個(gè)存儲器IP核提取RC參數(shù)，只需對構(gòu)成整個(gè)存儲器IP核的各個(gè)子模塊提取RC參數(shù)，從而提高了RC參數(shù)的提取速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數(shù)的提取和仿真。

進(jìn)一步地，如圖6所示，所述裝置還包括簡化模塊24，其中，所述簡化模塊24，用于對所述第一RC網(wǎng)表進(jìn)行簡化，得到第二RC網(wǎng)表；

相應(yīng)地，所述仿真模塊23，用于利用仿真工具對所述第二RC網(wǎng)表進(jìn)行仿真，得到所述存儲器IP核管腳電容的測量值。

本發(fā)明實(shí)施例提供的測量存儲器IP核管腳電容的裝置，與現(xiàn)有技術(shù)相比，一方面，本發(fā)明不需要對整個(gè)存儲器IP核提取RC參數(shù)，只需對構(gòu)成整個(gè)存儲器IP核的各個(gè)子模塊提取RC參數(shù)，從而提高了RC參數(shù)的提取速度；另一方面，本發(fā)明通過對拼接得到的整個(gè)存儲器IP核的RC網(wǎng)表進(jìn)行適當(dāng)?shù)暮喕?，能夠提高RC網(wǎng)表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數(shù)的提取和仿真。

可選地，如圖7所示，所述簡化模塊24包括記錄單元241、第一刪除單元242和第二刪除單元243，其中，

所述記錄單元241，用于記錄所述第一RC網(wǎng)表中頂層模塊的輸入管腳和輸出管腳的信息；

所述第一刪除單元242，用于依次刪除所述第一RC網(wǎng)表中第二層至最低層中沒有輸入管腳或者輸出管腳的模塊；

所述第二刪除單元243，用于根據(jù)預(yù)定的MOS管刪除規(guī)則，刪除經(jīng)過上述 刪除步驟的剩余模塊中不相干的MOS管，從而得到所述第二RC網(wǎng)表。

由于存儲器IP核管腳電容與存儲器IP核的輸入管腳或輸入管腳直接連接的MOS管以及寄生在管腳上的電容有關(guān)，因此，這里的所述預(yù)定的MOS管刪除規(guī)則主要是基于上述考慮來設(shè)置的，具體地，當(dāng)所述MOS管為NMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述NMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述NMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述NMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子NMOS管，切斷所述兩個(gè)子NMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述兩個(gè)子NMOS管中的另外兩個(gè)極均連接至電源VDD；

如果所述NMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述NMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述NMOS管的另外兩個(gè)極均連接至接地端VSS。

當(dāng)所述MOS管為NMOS管時(shí)，所述預(yù)定的MOS管刪除規(guī)則包括：

如果所述PMOS管中只有一個(gè)極與外部輸入管腳連接，則切斷所述PMOS管中未與所述外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中有兩個(gè)極與外部輸入管腳連接，則將所述PMOS管分成只有一個(gè)極與外部輸入管腳連接的兩個(gè)子PMOS管，切斷所述兩個(gè)子PMOS管中未與對應(yīng)的外部輸入管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所 述兩個(gè)子PMOS管中的另外兩個(gè)極均連接至接地端VSS；

如果所述PMOS管中只有一個(gè)極與外部輸出管腳連接，則切斷所述PMOS管中未與所述外部輸出管腳連接的另外兩個(gè)極與其他MOS管的連接，并將所述PMOS管的另外兩個(gè)極均連接至電源VDD。

可見，與現(xiàn)有技術(shù)相比，本發(fā)明基于存儲器IP核管腳電容的影響因素，對存儲器IP核的RC網(wǎng)表進(jìn)行了簡化，能夠提高RC網(wǎng)表的仿真速度，本發(fā)明尤其適用于大尺寸存儲器IP核RC參數(shù)的提取和仿真。

本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，是可以通過計(jì)算機(jī)程序來指令相關(guān)的硬件來完成，所述的程序可存儲于一計(jì)算機(jī)可讀取存儲介質(zhì)中，該程序在執(zhí)行時(shí)，可包括如上述各方法的實(shí)施例的流程。其中，所述的存儲介質(zhì)可為磁碟、光盤、只讀存儲記憶體(Read-Only Memory，ROM)或隨機(jī)存儲記憶體(Random Access Memory，RAM)等。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。