本申請案依據(jù)35U.S.C.119(e)(1)主張2015年4月15日申請的第62/147,881號美國臨時專利申請案的優(yōu)先權(quán)。
技術(shù)領(lǐng)域：
本發(fā)明的
技術(shù)領(lǐng)域：
涉及連接于掃描鏈中的多位觸發(fā)器。
背景技術(shù)：
：將多個觸發(fā)器連接在一起成為形成寄存器的單個多位觸發(fā)器。在此多位寄存器中，每一位為可獨(dú)立地讀取及寫入。在串行掃描鏈中將多位寄存器中的個別位連接在一起?，F(xiàn)有技術(shù)僅將位級聯(lián)在一起且共享共同時鐘/掃描產(chǎn)生邏輯。此現(xiàn)有技術(shù)提供優(yōu)于離散獨(dú)立觸發(fā)器的一些面積及功率改進(jìn)(例如，10％)。技術(shù)實現(xiàn)要素：本發(fā)明為一種多位觸發(fā)器寄存器中的內(nèi)部掃描邏輯的智能連接。此寄存器中的個別位連接于串行掃描鏈中。在本發(fā)明中，串行鏈為重用位n上的從鎖存器與位n+1上的主鎖存器之間的邏輯的連接。此重用減少實施多位寄存器所需的晶體管的數(shù)目。所需晶體管的數(shù)目的此減少促使所需集成電路面積隨之減少，借此降低制造成本。替代地，使用本發(fā)明而節(jié)省的面積可用于其它目的。在不增加制造成本的情況下，此可增加對應(yīng)集成電路的價值。附圖說明圖式中說明本發(fā)明的這些及其它方面，其中：圖1說明具有數(shù)據(jù)及掃描輸入的現(xiàn)有技術(shù)反相主從觸發(fā)器的電路；圖2說明來自圖1的反相主從觸發(fā)器的示范性4位寄存器的構(gòu)造；圖3說明根據(jù)本發(fā)明的示范性4位寄存器的構(gòu)造；圖4說明根據(jù)本發(fā)明的具有數(shù)據(jù)及掃描輸入的反相主從觸發(fā)器的電路；圖5說明具有數(shù)據(jù)及掃描輸入的現(xiàn)有技術(shù)非反相主從觸發(fā)器的電路；及圖6說明根據(jù)本發(fā)明的具有數(shù)據(jù)及掃描輸入的非反相主從觸發(fā)器的電路。具體實施方式圖1說明具有數(shù)據(jù)及掃描輸入的現(xiàn)有技術(shù)反相主從觸發(fā)器100。主從觸發(fā)器100分為輸入/主區(qū)段110及從/輸出區(qū)段130。輸入/主區(qū)段110包含：輸入?yún)^(qū)段FET111、112、113、114、115、116、117、118、121及121；及主鎖存器，其包含時鐘控制反相器123及反相器124。從/輸出區(qū)段130包含：通過門131；從鎖存器，其具有時鐘控制反相器132及反相器133；及輸出區(qū)段，其包含反相器134及135。反相器141及142(其提供相應(yīng)經(jīng)反相的時鐘及掃描信號)不是輸入/主區(qū)段110或從/輸出區(qū)段130的部分。取決于輸入，輸入?yún)^(qū)段將節(jié)點(diǎn)120拉向電源+V或拉向接地。輸入?yún)^(qū)段接收以下信號：作為輸入的數(shù)據(jù)信號；作為掃描輸入的Sin信號；正常及經(jīng)反相的版本的掃描輸入控制信號Scan/～Scan；及正常及經(jīng)反相的時鐘信號Clk/～Clk。取決于時鐘相位，F(xiàn)ET121及122兩者皆為導(dǎo)通的或兩者皆為切斷的。主從觸發(fā)器100以正常模式或掃描鏈模式操作。在正常模式中，ScanEnable為非作用的且～ScanEnable為作用中的。FET103及108為使主從觸發(fā)器100與Sin信號隔離的切斷器。如果Data輸入信號為作用中的，那么在FET121及122為導(dǎo)通時節(jié)點(diǎn)120被拉向+V。如果Data信號為非作用的，那么在FET121及122為導(dǎo)通時節(jié)點(diǎn)120被拉向接地。在掃描模式中，ScanEnable為作用中的且～ScanEnable為非作用的。FET101及106為使主從觸發(fā)器100與數(shù)據(jù)輸入信號隔離的切斷器。如果Sin輸入信號為作用中的，那么在FET121及122為導(dǎo)通時節(jié)點(diǎn)120被拉向+V。如果Sin信號為非作用的，那么在FET121及122為導(dǎo)通時節(jié)點(diǎn)120被拉向接地。如所屬領(lǐng)域中已知，F(xiàn)ET121及122為任選的。通過用到節(jié)點(diǎn)120的導(dǎo)體代替FET121及122，圖1的電路將正確地操作。所屬領(lǐng)域的技術(shù)人員應(yīng)認(rèn)識到，輸入?yún)^(qū)段中的一些場效應(yīng)晶體管的連接順序是無關(guān)緊要的。舉例來說，在P溝道場效應(yīng)晶體管111及112的順序顛倒的情況下，電路將類似地操作。對于場效應(yīng)晶體管對113及114、115及116以及117及118來說，情況也是如此。由時鐘控制反相器123及反相器124組成的主鎖存器保存節(jié)點(diǎn)120的狀態(tài)。時鐘控制反相器123的時鐘控制與FET121及123具有相同意義。因此主鎖存器保存預(yù)定時鐘相位上的Data或Sin中的選定一者的狀態(tài)。從/輸出區(qū)段130存儲主鎖存器的先前狀態(tài)。以時鐘控制反相器123以及FET121及123的相反意義而時鐘控制通過門131。在此相反時鐘相位上，在由時鐘控制反相器132及反相器133組成的鎖存器中保存反相器124的輸出的狀態(tài)。由通過門131提供的此隔離使得能夠從從鎖存器讀取觸發(fā)器100的狀態(tài)，同時在相同時鐘循環(huán)期間將另一狀態(tài)加載入主鎖存器。通過在位于反相器135的輸出處的Sout輸出端子的反相器136的輸出處的數(shù)據(jù)輸出端子來讀取從鎖存器狀態(tài)。兩個反相器141及142提供相應(yīng)逆信號。反相器141在其輸入處接收Clk信號且產(chǎn)生逆信號～Clk。反相器142在其輸入處接收ScanEnable信號且產(chǎn)生逆信號～ScanEnable。使用這些正常及逆信號來控制觸發(fā)器100，如圖1及上文描述中所說明。圖1中所說明的電路通常以32個FET體現(xiàn)，如表1中所展示：電路元件FET的數(shù)目FET111到118、121及12210反相器124、133、134及1358時鐘控制反相器123及1328通過門1312反相器141及1424總計32表1觸發(fā)器(例如觸發(fā)器100)一般部署在多位群組中，例如32、64、128等等。在現(xiàn)有技術(shù)中圖1的電路針對每一個實施位重復(fù)。反相器141及142提供相同的功能且可在多位之間共享。圖2說明四位寄存器的實例。每一位(位0201、位1202、位2203及位3204)由正常主110及正常從130組成。每一正常主110接收位輸入。每一正常從130產(chǎn)生位輸出。如果在四個位電路之間共享反相器141及142，那么此四位實例所需的總共FET如表2中所展示：電路元件FET的數(shù)目FET111到118、121及1224x10＝40反相器124、133、134及1354x8＝32時鐘控制反相器123及1324x8＝32通過門1314x2＝8反相器141及1424總計116表2本發(fā)明探索正常模式與掃描模式之間的輸出的差異。在正常模式中，觸發(fā)器輸出通 常必須將相對較長的導(dǎo)體驅(qū)動到使用電路。如果觸發(fā)器組用于CPU寄存器堆，那么每一位輸出必須將線驅(qū)動到可使用寄存器數(shù)據(jù)的所有功能單元。此一般需要針對每一輸出級的大驅(qū)動容量。寄存器的大多數(shù)其它使用類似地需要針對數(shù)據(jù)位輸出的大驅(qū)動容量。對于掃描模式來說，情況并非如此。如所屬領(lǐng)域中已知，串行掃描鏈允許如下受測試電路的測試。在掃描模式中，數(shù)據(jù)經(jīng)由串行掃描鏈加載入受測試電路的寄存器中。在掃描模式中，每一掃描鏈提供輸入、受測試電路的一些數(shù)據(jù)寄存器與輸出之間的串行路徑。此布置允許通過在適當(dāng)數(shù)據(jù)中掃描而將受測試電路的條件設(shè)定成所要狀態(tài)。一組并行掃描鏈通常經(jīng)設(shè)計以包含存儲關(guān)于受測試電路的內(nèi)部條件的數(shù)據(jù)的寄存器。在以此方式加載數(shù)據(jù)之后，受測試電路響應(yīng)于針對時間間隔的其自身的時鐘信號而在正常模式中操作。在此操作時間間隔之后，經(jīng)由相同掃描鏈輸出受測試電路的內(nèi)部狀態(tài)?？蓪⑹軠y試電路的內(nèi)部狀態(tài)的此視圖與預(yù)期內(nèi)部狀態(tài)相比較。存儲器位的此使用一般使用與正常模式不同的位之間的連接性。不是驅(qū)動長數(shù)據(jù)路徑，掃描鏈通常連接到相同寄存器內(nèi)的鄰近位。此不需要大驅(qū)動容量會促使所需的FET數(shù)目的減少。通常僅在從當(dāng)前寄存器到另一寄存器堆的串行鏈的輸出上需要大驅(qū)動容量的現(xiàn)有技術(shù)構(gòu)造。此將通常為寄存器的最后觸發(fā)器或位。另外，寄存器的第一位的主的輸入?yún)^(qū)段將通常需要對提供到FET柵極(正常主110)的連接而非到FET源極-漏極路徑(共享主410)的連接的掃描鏈信號的更好的靈敏度。圖3說明根據(jù)本發(fā)明的四位寄存器的實例。第一位(位0201)由正常主110及共享從430組成。位1202及位2203中的每一者由共享主430及共享從410組成。最后位(位3204)由共享主410及正常從130組成。正常主110及每一共享主410接收對應(yīng)位輸入。每一共享從430及正常從130產(chǎn)生位輸出。此為根據(jù)本發(fā)明如何構(gòu)造寄存器的實例。串行鏈包含寄存器中的連續(xù)位。寄存器中的第一位包含正常主110及共享從430。每一中間位包含共享主430及共享從410。寄存器中的最后位包含共享主410及正常從130。圖4說明來自位n的共享從430及來自位n+1的共享主410的細(xì)節(jié)。這些被說明為鄰近的，如將跨越位n與位n+1之間的位邊界發(fā)生。共享從430包含：通過門431；從鎖存器，其具有時鐘控制反相器432及反相器433；及反相器435。共享主410包含：FET411、412、414、415、416、419、421及422；時鐘控制反相器423；及反相器424。圖3的四位寄存器還將包含針對逆Clk及ScanEnable信號的對應(yīng)于反相器141及142的共享反相器(圖4中未說明)。共享從430及共享主410的組合與正常從130及正常主110的不同之處在于：共享從430的Sout輸出耦合到共享主410的Sin輸入。由共享從430及共享主410組成的對與 由正常從130及正常主110組成的對相比需要更少的FET。在不具有對應(yīng)于反相器134的電路的情況下，共享從/共享主組合供應(yīng)直接來自由時鐘控制反相器432及反相器433組成的鎖存器的Sout輸出。在共享主430中，將Sout輸出供應(yīng)到FET414及418的源極-漏極路徑。這些FET對應(yīng)于正常主110的相應(yīng)FET104及108。因此共享主430不包含對應(yīng)于FET113及117的FET。表3展示圖3的四位寄存器實例所需的FET的數(shù)目。表3此展示與根據(jù)圖2中所展示的現(xiàn)有技術(shù)所需的FET的數(shù)目相比節(jié)省12個FET。此FET的節(jié)省隨著寄存器大小按比例縮放。針對數(shù)據(jù)讀取/寫入并行使用以及針對掃描鏈串行使用的N位寄存器與現(xiàn)有技術(shù)相比將使用(N-1)×4個更少的FET。此節(jié)省取決于所使用的共享主及共享從的數(shù)目，而不是取決于逆信號反相器的共享。此假設(shè)第一位包含正常主，最后位包含正常從，且共享所有其它主及從。減少此多位寄存器所需的FET的數(shù)目有利地增加對應(yīng)集成電路的價值。集成電路在硅晶片中制造。每硅晶片的制造成本相對獨(dú)立于所形成的集成電路的數(shù)目。所需的FET(例如由本發(fā)明所提供的FET)數(shù)目的減少減少每一集成電路的面積，且使更多的集成電路能夠在同一晶片中形成。因此降低每一集成電路的制造成本。作為替代方案，使用本發(fā)明而節(jié)省的面積可用于其它目的。在通過保持相同面積而不增加制造成本的情況下， 此可增加對應(yīng)集成電路的價值。圖5說明具有數(shù)據(jù)及掃描輸入的現(xiàn)有技術(shù)非反相主從觸發(fā)器500。主從觸發(fā)器500分為輸入/主區(qū)段510及從/輸出區(qū)段530。輸入/主區(qū)段510包含：輸入?yún)^(qū)段FET511、512、513、514、515、516、517、518、521及522；及主鎖存器，其包含時鐘控制反相器523及反相器524。從/輸出區(qū)段530包含：時鐘控制反相器531；從鎖存器，其具有時鐘控制反相器532及反相器533；及輸出區(qū)段，其包含反相器534及535。反相器541及542(提供相應(yīng)經(jīng)反相的時鐘及掃描信號)不是輸入/主區(qū)段510或從/輸出區(qū)段530的部分。除了通過門131由時鐘控制反相器531替代之外，非反相主從觸發(fā)器500類似于如上文所描述的反相主從觸發(fā)器100而操作。表4中展示使用非反相主從觸發(fā)器500的四位寄存器所需的總FET。電路元件FET的數(shù)目FET511到518、521及5224x10＝40反相器524、533、534及5354x8＝32時鐘控制反相器123、131及1324x12＝48反相器141及1424總計124表4圖6說明根據(jù)本發(fā)明的用于非反相主從觸發(fā)器的共享從630及共享主610的細(xì)節(jié)。與圖4類似，這些被說明為鄰近的，如將跨越位邊界發(fā)生。共享從630包含：時鐘控制反相器631；從鎖存器，其具有時鐘控制反相器632及反相器633；及反相器635。共享主610包含：FET611、612、614、615、616、619、621及622；時鐘控制反相器623；及反相器624。圖3的四位寄存器還將包含針對逆Clk及ScanEnable信號的對應(yīng)于反相器141及142的共享反相器(圖4中未說明)。除了通過門431由時鐘控制反相器631替代之外，非反相共享主610及共享從630類似于上文所描述的正常主410及共享從430而操作。表5中展示使用共享主610及共享從630的四位寄存器所需的總FET。表5所屬領(lǐng)域的技術(shù)人員應(yīng)理解，可在若干變化的情況下實踐本發(fā)明。每一觸發(fā)器可包含～Clk信號上的額外緩沖器?？墒褂萌龖B(tài)邏輯或其它混合邏輯類型來實施主的輸入級。Sout輸出信號可從從鎖存器的其它意義來理解。主輸入可包含集成邏輯功能。當(dāng)前第1頁1 2 3