專利名稱：存儲裝置及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于視頻及其類似系統(tǒng)的數(shù)據(jù)延遲電路的多端口存儲器的控制方法。
作為普通多端口存儲器的一個例子，雙端口存儲器(以下稱“兩端口存儲器”)具有一個讀譯碼器和一個寫譯碼器，并且可以在一個周期中執(zhí)行讀處理和寫處理。
本發(fā)明的目的是避免如下問題即當(dāng)供給存儲器的讀地址和寫地址在周期上彼此不同時，由于讀地址和寫地址相符合(coincidence)而破壞被讀出的數(shù)據(jù)或讀寫同時發(fā)生。
根據(jù)本發(fā)明的一個方面，為實現(xiàn)上述目的提供了一種存儲裝置，包括一個差分電路，用于輸出一個信號，該信號值對應(yīng)于輸入讀地址信號與輸入寫地址信號的差值；一個判定電路，用于當(dāng)上述差分電路的輸入信號值在某預(yù)定值之內(nèi)時該判定電路輸出具有第一電平的判定信號，當(dāng)所述差分電路的輸出信號值超出預(yù)定值時該判定電路輸出具有第二電平的判定信號。
一個地址生成電路，用于接收輸入的寫地址信號，輸入的讀地址信號及其判定信號，并且輸出該電路生成的寫地址和讀地址，其信號差值至少大于預(yù)定值，而不管輸入寫地址信號和輸入讀地址信號間的差值。
一個寫地址譯碼器，用于譯碼生成的寫地址；一個讀地址譯碼器，用于譯碼生成的讀地址；及一個存儲器，用于在某地址存儲輸入數(shù)據(jù)，該地址對應(yīng)于寫地址譯碼器產(chǎn)生的輸出及從某地址輸出數(shù)據(jù)，該地址對應(yīng)于讀地址譯碼器產(chǎn)生的輸出。
以上已經(jīng)簡要描述了本申請的各種典型發(fā)明。通過以下描述將能理解本申請的各種發(fā)明及其具體結(jié)構(gòu)。
盡管說明書的結(jié)論是權(quán)利要求書具體地闡明并明確地指出了的，被看作為發(fā)明的主要內(nèi)容，但是可以相信，通過以下描述及參照附圖可以更好地理解本發(fā)明的目的，特征及進(jìn)一步的目的，特征和優(yōu)點。其中

圖1為兩端口存儲器的邏輯框圖，是本發(fā)明的一個實施例；圖2是寫地址生成電路的方框圖；圖3是讀地址生成電路的方框圖；圖4是地址符合(coincidence)檢測電路8的電路圖；圖5是地址符合檢測電路15的電路圖；及圖6是描述兩端口存儲器的時序圖，是本發(fā)明的一個實施例。
下面將參照附圖描述本發(fā)明的最佳實施例。
圖1是示出本發(fā)明的一個實施例的示意方框圖。
兩端口存儲器包括一個差分電路1，一個判定電路2，一個地址生成電路3，一個讀地址譯碼器4，一個寫地址譯碼器5，一個輸入/輸出電路6及一個內(nèi)存或存儲單元7。
差分電路1是用于輸出差分信號的電路，該差分信號表示輸入讀地址與輸入寫地址之差的絕對值。判定電路2是用于輸出判定信號的電路，該判定信號表示差分信號值是否大于某預(yù)定值(本實施例中為2)。具體地說，當(dāng)差分信號值比2大時，判定電路2輸出一個低電平判定信號；當(dāng)差分信號值比2小或相等時輸出一個高電平判定信號。地址生成電路3包括一個讀地址生成電路和一個寫地址生成電路。地址生成電路3是用于根據(jù)輸入讀地址、輸入寫地址、判定信號、差分信號輸出一個生成的讀地址和一個生成的寫地址的電路。輸入/輸出電路6是用于輸入外部數(shù)據(jù)并將其輸出到存儲器7以及輸入存儲器7輸出的數(shù)據(jù)再將其輸出到外部。讀地址譯碼器4是用于將生成的讀地址進(jìn)行譯碼的電路。寫地址譯碼器5是用于將生成的寫地址進(jìn)行譯碼的電路。存儲器7是用于將輸入/輸出電路6的輸出數(shù)據(jù)寫入由寫地址譯碼器5所確定的地址中并將由讀地址譯碼器4所確定的地址中存儲的數(shù)據(jù)輸出。
圖2是寫地址生成電路的電路圖。
寫地址生成電路包括一個地址符合檢測電路8、一個NOR電路9、一個計數(shù)器10、D觸發(fā)器12和13，鎖存電路14及選擇器11。地址符合檢測電路8是用于輸出一個信號A的電路，該信號A表示差分信號值與預(yù)先定義的值“2”是否相同。具體地說，當(dāng)判定電路2的輸出與設(shè)定值“2”相同時，地址符合檢測電路8輸出一個低電平信號A，并且當(dāng)判定電路2的輸出與設(shè)定值“ 2”不相同時輸出一個高電平信號A。D觸發(fā)器12是用于接收一個判定信號及一個寫時鐘并輸出一個通過將判定信號延遲一個寫時鐘得到的信號B的電路。NOR電路9用于實現(xiàn)信號A和信號B的“或非”操作并輸出信號C。當(dāng)高電平信號C輸入計數(shù)器10時，計數(shù)器10在下一寫時鐘的上升沿輸出一個預(yù)定的轉(zhuǎn)移地址(jumpaddress)“16”作為計數(shù)器值“16”。接著，計數(shù)器10響應(yīng)寫時鐘的上升沿對前一輸出的計數(shù)器值進(jìn)行增量并輸出其增量結(jié)果。D觸發(fā)器13用于接收輸入寫地址及其寫時鐘并輸出一個延遲一個寫時鐘的輸入寫地址的信號。選擇器11接收計數(shù)器10的輸出以及D觸發(fā)器12和13的輸出并且，響應(yīng)對應(yīng)于D觸發(fā)器12的輸出信號B，將計數(shù)器10和D觸發(fā)器13的某一個輸出作為生成的寫地址。具體地說，選擇器11當(dāng)輸入的是低電平信號B時，輸出D觸發(fā)器13的輸出，而當(dāng)輸入的是高電平信號B時輸出計數(shù)器10的輸出。生成的寫地址端子與選擇器11之間有電連接以接收生成的寫地址。鎖存電路14接收生成的寫地址和信號C。當(dāng)鎖存電路14中輸入高電平信號C時，鎖存電路14鎖存此時輸入其中的生成的寫地址，并將該鎖存的生成的寫地址作為信號J輸出。
圖4給出的是地址符合檢測電路8的電路圖。
地址符合檢測電路8包括八個EXOR門81個，兩個NOR門82及一個NAND門83。八個EXOR門81的輸入端(A7、A6、A5、A4、A3、A2、A1和A0)以二進(jìn)制格式供給設(shè)定值<2>，此設(shè)定值的二進(jìn)制表示為(00000010)。另一方面，八個EXOR門的其它輸入端(B7、B6、B5、B4、B3、B2、B1和B0)被供給用二進(jìn)制形式表示的差分信號。
圖3給出的是讀地址生成電路的電路圖。該讀地址生成電路包括一個地址符合檢測電路15，一個計數(shù)器16，一個選擇器17和一個T觸發(fā)器18。
地址符合檢測電路15的輸入是信號J和輸入讀地址。地址符合檢測電路15是這樣一種電路，當(dāng)信號J的值與輸入讀地址不相同時輸出一個低電平信號，而當(dāng)信號J的值與輸入讀地址相同時，則輸出一個高電平信號。
當(dāng)高電平信號a輸入計數(shù)器16時，計數(shù)器16在下一讀時鐘的上升沿輸出一個預(yù)定轉(zhuǎn)移地址(此例中為16)作為計數(shù)器值16。然后，計數(shù)器16響應(yīng)讀時鐘的上升沿增加以前輸出的計數(shù)器值并輸出該增量結(jié)果。T型觸發(fā)器18用于接收計數(shù)器16的輸出信號a，并輸出信號b。具體地講，T觸發(fā)器18用于將前一輸出信號b的電平反相，并且，響應(yīng)信號a從高電平到低電平的下降沿輸出反相電平信號。選擇器17接收計數(shù)器16的輸出，信號b及輸入讀地址。選擇器17響應(yīng)信號b的電平輸出輸入讀地址及計數(shù)器16的輸出中的一個。具體地說，當(dāng)輸入低電平信號b時選擇器17輸出輸入的讀地址，當(dāng)輸入高電平信號b時選擇器17輸出計數(shù)器16的輸出。生成的讀地址端子20與選擇器17間有電連接并被提供生成的讀地址。
圖5示出地址符合檢測電路15的電路圖。
地址符合檢測電路15包括八個EXNOR門151，兩個NAND門及一個NOR門153。八個EXNOR門151的輸入端(A0、A1、A2、A3、A4、A5、A6及A7)被供給以二進(jìn)制表示的信號“J”。將以二進(jìn)制形式表示的輸入讀地址提供給八個EXNOR門的其它輸入端(B7、B6、B5、B4、B3、B2、B1和B0)。
下面將參照附圖6描述本發(fā)明的實施例的工作過程。
圖6描述的是根據(jù)本發(fā)明的實施例的兩端口存儲器工作過程的時序圖。
根據(jù)時序圖，以T為周期輸入兩端口存儲器的數(shù)據(jù)10、12、13……被延遲并以周期T的兩倍即2T周期輸出。根據(jù)該時序圖還可知，由于有一未示出的寫地址計數(shù)器，寫地址以8T為周期重復(fù)出現(xiàn)。
首先描述第一周期兩端口存儲器的工作過程。
該周期對應(yīng)于這樣的周期即其間輸入讀地址和輸入寫地址之差的絕對值大于2。差分電路1輸出一個表示值大于2的差分信號。判定電路2由于差分信號值大于2而輸出一個低電平判定信號。由于在此周期寫地址生成電路的D觸發(fā)器12輸出一個低電平信號B，因此選擇器11輸出D觸發(fā)器13的輸出。即，地址生成電路3輸出通過將輸入寫地址延遲一個寫時鐘而得到的信號作為生成的寫地址。進(jìn)一步說，由于讀地址生成電路的T觸發(fā)器18被復(fù)位，所以輸出一個低電平信號b，選擇器17輸出輸入的讀地址。即地址生成電路3將輸入讀地址作為生成的讀地址輸出。
下面描述第二周期期間兩端口存儲器的工作過程。
差分電路1在輸入一個輸入讀地址“2”和一個輸入寫地址“0”及輸入一個輸入讀地址“5”和一個輸入寫地址“T”之間輸出一個表示值小于或等于2的差分信號。在差分電路1輸出表示值小于或等于2的差分信號期間，判定電路2輸出一個高電平判定信號。在第二個周期，當(dāng)差分電路1的輸出差分信號值第一次達(dá)到“2”時，NOR門9接收一個低電平信號A和一個低電平信號B并輸出一個高電平信號C。鎖存電路14響應(yīng)高電平信號C鎖存此時輸入的生成的寫地址“7”。鎖存電路14將鎖存的生成的寫地址“7”作為信號J輸出。響應(yīng)高電平C，計數(shù)器10在下一寫時鐘的上升沿將一預(yù)定轉(zhuǎn)移地址“16”作為計數(shù)器值“16”輸出。然后計數(shù)器10響應(yīng)寫時鐘的上升沿增加前一輸出計數(shù)器值并輸出增量結(jié)果。當(dāng)選擇器11接收到低電平信號B時，其將D觸發(fā)器13的輸出作為生成的寫地址輸出。另一方面，當(dāng)選擇器11接收到高電平信號B時，其將計數(shù)器10的輸出作為生成的寫地址輸出。接著，差分電路1接收一個輸入讀地址“ 6”和一個輸入寫地址“0”。另外，差分電路1輸出一個值為“6”的差分信號。此時，由于差分信號值大于2，所以判定電路2輸出一個低電平判定信號。由于D觸發(fā)器12是將判定信號延遲一個寫時鐘后再輸出，因此D觸發(fā)器12在判定信號變成低電平后也是將低電平信號B延遲一個寫時鐘后再輸出。當(dāng)選擇器11接收到低電平信號B時，則輸出觸發(fā)器13的輸出。即，地址生成電路3輸出一個信號作為生成的寫地址，該信號是通過將輸入寫地址延遲一個寫時鐘得到的。
由于在第二周期輸入讀地址的值與信號J的值“7”不相等，地址符合檢測電路15輸出一個低電平信號。由于T觸發(fā)器18輸出一個低電平信號b，故選擇器17輸出輸入的讀地址。即，在第二周期地址生成電路3輸出輸入的讀地址。
下面描述第三周期兩端口存儲器的工作過程。
該周期對應(yīng)這樣一個周期即此間輸入讀地址與輸入與地址之差的絕對值大于2。差分電路1輸出一個表示值大于2的差分信號。判定電路2由于差分信號值大于等于2而輸出一個低電平判定信號。由于此間寫地址生成電路的D觸發(fā)器12輸出一個低電平信號B，故選擇器11輸出D觸發(fā)器13的輸出。即，地址生成電路3輸出一個信號作為生成的寫地址，該信號是通過將輸入寫地址延遲一個寫時鐘得到的。當(dāng)讀地址生成電路的地址符合檢測電路15接收到輸入讀地址“7”時，地址符合檢測電路15輸出一個高電平信號a。然后，當(dāng)輸入讀地址的值變成一個非“7”的值時，地址符合檢測電路15輸出一個低電平信號。響應(yīng)地址符合檢測電路15輸出的高電平信號a，計數(shù)器16在輸入高電平信號a后的下一個讀時鐘的上升沿輸出一個預(yù)定的轉(zhuǎn)移地址(此時為16)作為計數(shù)器值16。然后，計數(shù)器16響應(yīng)讀時鐘的上升沿增加前一輸出計數(shù)器值并輸出增量結(jié)果。響應(yīng)信號9從高電平到低電平的跳轉(zhuǎn)，T觸發(fā)器18輸出一個高電平信號b。選擇器17在高電平信號b輸入的同時輸出計數(shù)器16的輸出。
下面描述第四周期兩端口存儲器的操作。
差分電路1在輸入一個輸入讀地址“2”和一個輸入寫地址“0”及輸入一個輸入讀地址“5”和一個輸入寫地址“7”之間輸出一個值小于或等于2的差分信號。當(dāng)差分電路1輸出值小于或等于2的差分信號時，判定電路2輸出一個高電平判定信號。在第四周期，當(dāng)差分電路1輸出的差分信號值第一次達(dá)到“2”時，NOR電路9接收到一個低電平信號A和一個低電平信號B并輸出一個高電平信號C。響應(yīng)高電平信號C，鎖存電路14鎖存此時輸入的生成的寫地址“7”，并將其作為信號J輸出。計數(shù)器10中輸入高電平信號C后，其在下一個寫時鐘的上升沿輸出一個預(yù)定轉(zhuǎn)移地址(此時為16)作為計數(shù)器值“16”。然后，計數(shù)器10響應(yīng)寫時鐘的上升沿，增加前一輸出的計數(shù)器值并輸出增量結(jié)果。當(dāng)選擇器11接收到低電平信號B時，其將D觸發(fā)器13的輸出作為生成的寫地址輸出。另外，當(dāng)選擇器11接收到高電平信號B時，選擇器11將計數(shù)器10的輸出作為生成的寫地址輸出。然后，當(dāng)差分電路1接收到輸入讀地址“6”和輸入寫地址“0”時，輸出一個差分信號，其值為“6”。此時，由于差分信號值大于2，判定電路2輸出一個低電平判定信號。由于D觸發(fā)器12輸出一個被延遲了一個寫時鐘的判定信號，則其在判定信號已變?yōu)榈碗娖胶筝敵鲆粋€被延遲了一個寫時鐘的低電平信號B。當(dāng)選擇器11接收到低電平信號B時，輸出觸發(fā)器13的輸出。由于在第四周期，T觸發(fā)器18輸出一個高電平信號b，則選擇器17輸出計數(shù)器16的輸出。
下面描述第五周期兩端口存儲器的工作過程。
該周期對應(yīng)于輸入讀地址與輸入寫地址之差的絕對值大于2的周期。差分電路1輸出一個值大于2的差分信號。判定電路2由于差分信號值大于2而輸出一個低電平判定信號。由于本周期內(nèi)寫地址生成電路的D觸發(fā)器12輸出一個低電平信號B，則選擇器11輸出D觸發(fā)器13的輸出。即，地址生成電路3輸出一個信號作為生成的寫地址，該信號是通過將輸入寫地址延遲一個寫時鐘得到的。當(dāng)?shù)刂贩蠙z測電路15接收到輸入讀地址值“7”時，其輸出一個高電平信號。然后，當(dāng)輸入讀地址值成為非“7”值時，地址符合檢測電路15輸出一個低電平信號。響應(yīng)高電平信號a，計數(shù)器16在輸入高電平信號a后在下一讀時鐘的上升沿輸出一個預(yù)定轉(zhuǎn)移地址(此時為16)作為計數(shù)器值16。然后，計數(shù)器16響應(yīng)讀時鐘的上升沿增加前一輸出計數(shù)器值并輸出增量結(jié)束。響應(yīng)信號a從高電平到低電平的跳轉(zhuǎn)，T觸發(fā)器18輸出一個低電平信號b。當(dāng)?shù)碗娖叫盘朾輸入到選擇器17時，選擇器將輸入的讀地址作為生成的讀地址輸出。
從第一周期到第五周期，寫地址譯碼器5將生成的寫地址譯碼，讀地址譯碼器4將生成的讀地址譯碼。然后，存儲器7在寫地址譯碼器5輸出的地址中存儲輸入數(shù)據(jù)，并輸出對應(yīng)于讀地址譯碼器4的輸出的地址中存儲的數(shù)據(jù)。
如上所述，根據(jù)本發(fā)明實施例的兩端口存儲施器，當(dāng)輸入讀地址和輸入寫地址之差值大于一個預(yù)定值時，為存儲器提供具有理想差值的兩個地址。這樣，由于避免了提供給存儲器的地址間發(fā)生沖突這種現(xiàn)象，就防止了存儲裝置的誤操作。由于不必討論使用兩端口存儲器時的地址控制，因此可以使用簡單的系統(tǒng)構(gòu)成。
盡管本發(fā)明是參照圖示性的實施例進(jìn)行描述的，但是該描述并不是用于限制本發(fā)明的范圍。根據(jù)該描述對圖示性的實施例及本發(fā)明的其它實施例進(jìn)行各種修改，對于熟練技術(shù)的人員來說是輕而易舉的。因此可以預(yù)見，在不超出本發(fā)明的實質(zhì)范圍的情況下，附帶的權(quán)利要求覆蓋了任何這種修改和實施例。
權(quán)利要求
1.一種存儲裝置，包括一個差分電路，用于輸出一個信號，該信號的值對應(yīng)于輸入讀地址信號與輸入寫地址信號的差值；一個判定電路，用于當(dāng)從所述差分電路輸出的信號值在某預(yù)定值之內(nèi)時輸出具有第一電平的判定信號，并且當(dāng)所述值超過預(yù)定值時輸出具有第二電平的判定信號；一個地址生成電路，用于接收輸入寫地址信號，輸入讀地址信號和判定信號，并輸出生成的寫地址和讀地址，該兩地址信號值的差值，至少大于預(yù)定值，而不管輸入寫地址信號和輸入讀地址信號之間的差值；一個寫地址譯碼器，用于對生成的寫地址進(jìn)行譯碼；一個讀地址譯碼器，用于對生成的讀地址進(jìn)行譯碼；及一個存儲器，用于在所述寫地址譯碼器輸出的地址中存儲輸入數(shù)據(jù)，并輸出所述讀地址譯碼器輸出的地址中存儲的輸出數(shù)據(jù)。
2.一種存儲裝置，包括一個差分電路，用于輸出一個信號，該信號的值對應(yīng)于輸入讀地址信號和輸入寫地址信號之間的差值；一個判定電路，用于當(dāng)從所述差分電路輸出的信號值在某預(yù)定值之內(nèi)時輸出具有第一電平的判定信號，并且當(dāng)所述值超過預(yù)定值時輸出具有第二電平的判定信號；一個地址生成電路，用于接收輸入寫地址信號，輸入讀地址信號，以及判定信號，并用于從生成讀地址端子輸出讀地址信號，還用于響應(yīng)具有第一電平的判定信號，從生成寫地址端子輸出具有第一值的信號，該第一值為輸入寫地址信號與具有第一值至少超過預(yù)測值的信號之差值。也用于響應(yīng)具有第二電平的判定信號，從生成寫地址端子輸出與輸入寫地址信號相應(yīng)的信號；一個寫地址譯碼器，用于對從生成寫地址端子得到的輸出進(jìn)行譯碼；一個讀地址譯碼器，用于對從生成讀地址端子得到的輸出進(jìn)行譯碼；及一個存儲器，用于從所述寫地址譯碼器的輸出所對應(yīng)的地址中存儲輸入的的數(shù)據(jù)，并輸出于所述讀地址譯碼器輸出的所對應(yīng)的地址中存儲輸入的數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的存儲裝置，其中從生成寫地址端子輸出的信號對應(yīng)于輸入寫地址信號，是通過將輸入寫地址信號延遲得到的。
4.根據(jù)權(quán)利要求2或3所述的存儲裝置，其中提供了所述地址生成電路，用于在所述地址生成電路響應(yīng)具有第一電平的判定信號輸出具有第一值的信號之前即時地存儲對應(yīng)于輸入寫地址的信號值。該信號從生成寫地址端子輸出，而第一值是輸入寫地址信號與具有第一值至少超過預(yù)測值的信號之差值，該地址生成電路響應(yīng)輸入讀地址信號值與對應(yīng)于輸入寫地址信號的保持值之間的符合操作從生成讀地址端子輸出具有第一值的信號作為生成的讀地址。
5.一種控制存儲裝置的方法，包括以下步驟當(dāng)輸入讀地址信號和與輸入讀地址周期不同的輸入寫地址信號的差值大于某預(yù)定值時，向存儲器提供一個對應(yīng)于輸入讀地址信號的信號及一個對應(yīng)于輸入寫地址信號的信號；及當(dāng)差值在預(yù)定值之內(nèi)時向存儲器提供一個生成的讀地址和生成的寫地址，此兩地址用于從所述存儲器中讀寫數(shù)據(jù)，并且其信號差值至少超過預(yù)定值。
全文摘要
一種存儲裝置,包括一個差分電路,用于輸出一個對應(yīng)于輸入讀地址信號和輸入寫地址信號的差值的信號,一個判定電路,用于輸出響應(yīng)差分電路要求的判定信號,以及一個地址生成電路,用于根據(jù)輸入讀地址信號,輸入寫地址信號及判定信號輸出一個生成的寫地址和一個生成的讀地址,此兩地址信號之差值之間,等于或大于某一給定值。
文檔編號G11C11/34GK1178986SQ9711616
公開日1998年4月15日 申請日期1997年8月6日 優(yōu)先權(quán)日1997年8月6日
發(fā)明者佐藤泰則 申請人:沖電氣工業(yè)株式會社