專利名稱：存貯器測試電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可讀寫半導(dǎo)體存貯器(以下稱RAM)，還涉及一種對裝在RAM的產(chǎn)品中的RAM進行測試的存貯器測試電路。
為了測試DRAM等RAM，一般都采用存貯器測試電路。RAM的測試要考慮RAM具有的多個存貯單元所存貯的各位(這里為存貯單元)之間的相關(guān)關(guān)系和存貯電路中裝有的譯碼器的工作。因此，在RAM的測試中，按特定的順序接連不斷地輸入指定RAM具有的存貯單元的地址信號，指定各存貯單元，對各存貯單元進行測試。指定各存貯單元的地址的順序模式(以下稱測試模式)有許多種，如“橫盤格(CHECKERBOARD)”、“行進型(MARCHING)”、“躍步型(GALLOPING)”等測試模式。
圖8中示出了現(xiàn)有的測試RAM的存貯器測試電路。該存貯電路1備有存貯部10、內(nèi)部邏輯控制電路(也稱內(nèi)部邏輯電路、邏輯電路)12、第一選擇器14、第二選擇器16、以及第三選擇器18。
存貯部10由RAM構(gòu)成，包括地址輸入端20、讀出信號輸入端22、寫入信號輸入端24、以及數(shù)據(jù)輸入端26。來自存貯電路1外部的存貯器專用測試器(圖中未示出)的測試信號An從地址輸入端20輸入。讀出信號被輸入讀出信號輸入端22。寫入信號被輸入寫入信號輸入端24。
內(nèi)部邏輯控制電路12是在通常工作時為了驅(qū)動存貯部10而設(shè)的。內(nèi)部邏輯控制電路12備有測試信號輸入端28、地址信號輸出端30、讀出信號輸出端32、寫入信號輸出端34、以及數(shù)據(jù)端36。
內(nèi)部邏輯控制電路12的地址信號輸出端30通過第一選擇器14連接在存貯部10的地址信號輸入端20上。正常工作時，由從地址信號輸出端30輸出的地址信號指定存貯部10內(nèi)的存貯單元。
內(nèi)部邏輯控制電路12的讀出信號輸出端32通過第二選擇器16連接在存貯部10的讀出信號輸入端22上。正常工作時，從讀出信號輸出端32輸出讀出信號。
內(nèi)部邏輯控制電路12的寫入信號輸出端34通過第三選擇器18連接在存貯部10的寫入信號輸入端24上。正常工作時，從寫入信號輸出端34輸出寫入信號。
內(nèi)部邏輯控制電路12的數(shù)據(jù)端36連接在外部數(shù)據(jù)總線38及存貯部10的數(shù)據(jù)輸入輸出端26上。正常工作時，從數(shù)據(jù)端36輸出的數(shù)據(jù)根據(jù)從寫入信號輸出端34輸出的寫入信號(例如該寫入信號呈高電位電平時)從數(shù)據(jù)輸入輸出端26被輸入存貯部10。另外，正常工作時，從數(shù)據(jù)輸入輸出端26輸出的數(shù)據(jù)根據(jù)從讀出信號輸出端32輸出的讀出信號(例如該讀出信號呈高電位電平時)從數(shù)據(jù)端36被輸入內(nèi)部邏輯控制電路12。
測試信號RAMTEST被輸入內(nèi)部邏輯控制電路12的測試信號輸入端28。通常工作時，測試信號RAMTEST的電位電平呈低電位電平(以下稱“0”電平)，測試時呈高電位電平(以下稱“1”電平)。另外，測試時根據(jù)該測試信號RAMTEST，內(nèi)部邏輯控制電路12的數(shù)據(jù)端36的輸出在3個狀態(tài)(“1”電平／“0”電平／高阻抗狀態(tài))中呈高阻抗狀態(tài)(Hi-z狀態(tài))。其結(jié)果，測試時內(nèi)部邏輯控制電路12被從存貯部10斷開。因此存貯部10和內(nèi)部邏輯控制電路12互相獨立。
第一選擇器14備有第一輸入端40、第二輸入端42、切換端44、以及輸出端46。第一輸入端40被連接在內(nèi)部邏輯控制電路12的地址信號輸出端30上。另外，地址信號An從存貯部10的外部被輸入第二輸入端42。另外，測試信號RAMTEST從存貯電路1的外部被輸入切換端44。輸出端46連接在存貯部10的地址信號輸入端20上。
第一選擇器14在正常工作時(測試信號RAMTEST呈“0”電平時)，從輸出端46輸出從第一輸入端40輸入的地址信號。另外，第一選擇器14在測試時(測試信號RAMTEST呈“1”電平時)，從輸出端46輸出從第二輸入端42輸入的地址信號An。
第二選擇器16備有第一輸入端50、第二輸入端52、切換端54、以及輸出端56。第一輸入端50被連接在內(nèi)部邏輯控制電路12的讀出信號輸出端32上。第二輸入端52從存貯電路1的外部輸入讀出信號RD。切換端54從存貯電路1的外部輸入測試信號RAMTEST。輸出端56連接在存貯部10的信號輸入端22上。
第二選擇器16在正常工作時(測試信號RAMTEST呈“0”電平時)，從輸出端56輸出從第一輸入端50輸入的讀出信號。另一方面，測試時(測試信號RAMTEST呈“1”電平時)，從輸出端56輸出從第二輸入端52輸入的讀出信號RD。
第三選擇器18備有第一輸入端60、第二輸入端62、切換端64、以及輸出端66。第一輸入端60被連接在內(nèi)部邏輯控制電路12的寫入信號輸出端34上。第二輸入端62從存貯電路1的外部輸入寫入信號WR。切換端64從存貯電路1的外部輸入測試信號RAMTEST。輸出端66連接在存貯部10的信號輸入端24上。
第三選擇器18在正常工作時(測試信號RAMTEST呈“0”電平時)，從輸出端66輸出從第一輸入端60輸入的寫入信號。另一方面，測試時(測試信號RAMTEST呈“1”電平時)，從輸出端66輸出從第二輸入端62輸入的寫入信號WR。
以下說明該存貯電路1的工作情況。另外，作為測試工作，說明采用“躍步式”測試模式的情況。另外，假設(shè)存貯部10備有N(N為正整數(shù))個存貯單元。這里，存貯單元數(shù)N與字數(shù)相等(就是說字數(shù)為N)。
對存貯電路1測試時，使測試信號RAMTEST呈“1”電平。因此內(nèi)部邏輯控制電路12的數(shù)據(jù)端36的輸出呈高阻抗狀態(tài)。另外，第一選擇器14被設(shè)定為從輸出端46輸出從第二輸入端42輸入的地址信號An。另外，第二選擇器16被設(shè)定為從輸出端56輸出從第二輸入端52輸入的讀出信號RD。另外，第三選擇器18被設(shè)定為從輸出端66輸出從第二輸入端62輸入的寫入信號WR。因此，測試時根據(jù)從存貯電路1的外部輸入的信號，驅(qū)動存貯部10。
在此狀態(tài)下，按照以下順序進行“躍步式”測試。
(a)首先，從存貯部10的外部輸入寫入信號WR，根據(jù)地址信號An，依次指定存貯部10的N個存貯單元，從外部數(shù)據(jù)總線38作為數(shù)據(jù)傳送“0”。因此將數(shù)據(jù)“0”寫入存貯部10的全部N個存貯單元中。
(b)其次，作為數(shù)據(jù)將“1”傳送給外部數(shù)據(jù)總線38。另外，從存貯電路1的外部輸入寫入信號WR，作為數(shù)據(jù)將“1”寫入存貯單元中的目標單元(成為測試對象的單元，由地址信號An指定)。這里，作為注意的單元，首先將地址為0號地址的存貯單元作為最初的存貯單元。
(c)在數(shù)據(jù)“1”只被寫入存貯單元中的0號地址的目標單元的狀態(tài)下，依次讀出各存貯單元中存貯的數(shù)據(jù)。
就是說，讀出目標單元地址(0號地址)的下一個地址即1號地址的存貯單元中存貯的數(shù)據(jù)。由地址信號An指示1號地址，同時輸入讀出信號RD后進行該讀出。通過上述的(a)所述的工作，數(shù)據(jù)“0”被寫入1號地址的存貯單元。因此，如果存貯部10是正常的話，則從1號地址的存貯單元讀出數(shù)據(jù)“0”。
其次，讀出0號地址的存貯單元中存貯的數(shù)據(jù)。通過上述的(b)所述的工作，數(shù)據(jù)“1”被寫入0號地址的目標單元。因此，如果存貯部10是正常的話，則從0號地址的目標單元讀出數(shù)據(jù)“1”。
其次，再讀出目標單元的下一個地址即1號地址的存貯單元中存貯的數(shù)據(jù)。通過上述的(a)所述的工作，數(shù)據(jù)“0”被寫入1號地址的存貯單元。因此，如果存貯部10是正常的話，則從1號地址的存貯單元讀出數(shù)據(jù)“0”。
其次，讀出1號地址的下一個地址即2號地址的存貯單元中存貯的數(shù)據(jù)。通過上述的(a)所述的工作，數(shù)據(jù)“0”被寫入2號地址的存貯單元。因此，如果存貯部10是正常的話，則從2號地址的存貯單元讀出數(shù)據(jù)“0”。
其次，讀出0號地址的目標單元中存貯的數(shù)據(jù)。通過上述的(b)所述的工作，數(shù)據(jù)“1”被寫入0號地址的目標單元。因此，如果存貯部10是正常的話，則從0號地址的目標單元讀出數(shù)據(jù)“1”。
其次，再讀出2號地址的存貯單元中存貯的數(shù)據(jù)。通過上述的(a)所述的工作，數(shù)據(jù)“0”被寫入2號地址的存貯單元。因此，如果存貯部10是正常的話，則從2號地址的存貯單元讀出數(shù)據(jù)“0”。
其次，讀出3號地址的存貯單元中存貯的數(shù)據(jù)。通過上述的(a)所述的工作，數(shù)據(jù)“0”被寫入3號地址的存貯單元。因此，如果存貯部10是正常的話，則從3號地址的存貯單元讀出數(shù)據(jù)“0”。
以下，按照地址為0號地址、3號地址、4號地址、0號地址、4號地址、5號地址、……的順序，直至對N號地址同樣地進行，讀出各存貯單元中存貯的數(shù)據(jù)。圖9示出了“躍步式”中的測試模式。
在圖9中，數(shù)字表示存貯單元的地址，“W”表示寫入，“R”表示讀出。另外，“W”及“R”左側(cè)的數(shù)字表示寫入或讀出的數(shù)據(jù)值。在目標單元為0號地址的情況下，如圖9所示，一旦對1號地址的存貯單元讀出后，按照0號地址、1號地址、2號地址、0號地址、2號地址、3號地址、0號地址、3號地址、4號地址、0號地址、……0號地址、N-1號地址、N號地址的順序，指定存貯單元，依次進行讀出。如果將地址看成是循環(huán)的，則在存貯部10的存貯單元數(shù)全部為N個的情況下，N號地址的存貯單元就成為目標單元即0號地址的存貯單元的前一個地址。另外，N+1號地址就相當(dāng)于0號地址。
(d)其次，將數(shù)據(jù)“0”寫入目標單元的0號地址的存貯單元。
(e)其次，將數(shù)據(jù)“1”寫入1號地址的存貯單元。
這里，在圖10中示出了目標單元的指定順序。由存貯部10內(nèi)的圖中未示出的X譯碼器及Y譯碼器指定存貯單元。就是說，根據(jù)輸入的地址信號An，由X譯碼器指定X坐標(圖10中的縱向)，由Y譯碼器指定Y坐標(圖10中的橫向)，從而指定各存貯單元。在圖10的情況下，在Y譯碼器的輸出(即Y坐標)被固定的期間，使X譯碼器的輸出(即X坐標)從起點變化到終點后，再依次使Y譯碼器的輸出變化。該Y譯碼器每一次變化時，都使X譯碼器的輸出從起點變化到終點。
(f)其次，在將1號地址的存貯單元作為目標單元的情況下，與上述的(c)所述的工作同樣地進行，按照測試模式依次對各存貯單元進行讀出。這時，按照1號地址、2號地址、3號地址、1號地址、3號地址、4號地址、1號地址、4號地址、5號地址、……1號地址、N號地址、0號地址的順序，指定存貯單元，依次進行讀出。
(g)以下，按順序一個一個地增加目標單元的地址，作為目標單元直至N號地址的存貯單元，與上述的(c)所述的工作同樣地進行，按照測試模式依次讀出各存貯單元中存貯的數(shù)據(jù)。在目標單元為N號地址的情況下，依次直至讀出目標單元地址的前一個地址即N-1號地址的存貯單元中存貯的數(shù)據(jù)。
在上述的讀出中，在讀出目標單元中存貯的數(shù)據(jù)“1”、且讀出目標單元以外的存貯單元中存貯的數(shù)據(jù)“0”的情況下，存貯部10被確認是正常的。與此相反，在讀出目標單元中存貯的數(shù)據(jù)“0”、且讀出目標單元以外的存貯單元中存貯的數(shù)據(jù)“1”的情況下，存貯部10被確認是異常的。
(h)其次，在上述的(a)-(g)的工作中，也對于使數(shù)據(jù)“1”和“0”倒相后的補碼碼型進行同樣的工作。這時，如果存貯部10正常，則從目標單元讀出數(shù)據(jù)“0”，從目標單元以外的存貯單元讀出數(shù)據(jù)“1”。
這樣，在“躍步式”測試模式的情況下，將由一個目標單元及兩個相連的單元(例如2號地址、3號地址的存貯單元)構(gòu)成的3個存貯單元作為一組，對這樣一組的全部兩個相連的存貯單元進行讀出。因此，假設(shè)存貯單元數(shù)為N個，則對于一個目標單元來說，就需要3×N的測試模式。這時將全部N個存貯單元依次作為目標單元，所以需要3×N2的測試模式。另外，作為補碼碼器，分別將數(shù)據(jù)“1”和“0”寫入目標單元，進行測試，所以作為“躍步式”測試模式，需要3×N2×2的測試模式。
這樣，在現(xiàn)有的存貯電路1中，例如作為“躍步式”測試模式，需要3×N2×2的測試模式。在任何一種測試模式中，測試模式即地址的指定次數(shù)都與存貯單元的2次方成正比。因此，如果存貯電路1的規(guī)模大(存貯單元數(shù)增加)，那么測試模式數(shù)與存貯單元數(shù)的2次方成正比而增加，所以測試模式數(shù)將變得非常大。因此，如果將該測試模式的地址數(shù)據(jù)存入存貯器中，對應(yīng)于對存貯電路1的測試而準備依次輸出地址數(shù)據(jù)的電路，則存在地址數(shù)據(jù)存貯用的存貯器容量變得非常大的問題。
另外，為了縮小這樣的存貯器容量，就需要具有生成測試模式的運算功能的測試用的測試器?？墒?，在對存貯部10和邏輯電路被設(shè)在一個芯片上的LSI芯片進行測試的情況下，作為測試專用的測試器就需要對存貯部10進行測試的存貯部專用的測試器，以及邏輯電路專用的測試器。因此，在存貯部和邏輯電路被設(shè)在一個芯片上的情況下，存在只用一種測試器就不能測試的問題。
因此，本發(fā)明的目的在于提供一種在將測試模式的地址數(shù)據(jù)存入存貯器中，對應(yīng)于對存貯電路1的測試而準備了依次輸出地址數(shù)據(jù)的電路的情況下，能縮小地址數(shù)據(jù)存貯用的存貯容量的存貯電路。
另外，本發(fā)明的另一目的在于提供一種無需使用存貯部專用的測試器的存貯電路。
本發(fā)明的具有代表性的存貯器測試電路是一種對具有多個存貯單元的存貯電路中由輸入的地址信號指定的存貯單元進行規(guī)定的測試的存貯器測試電路，其特征在于備有輸入第一時鐘信號后響應(yīng)第一時鐘信號，對存貯電路的多個存貯單元依次生成指定測試對象的存貯單元用的地址信號，并作為第一輸出數(shù)據(jù)輸出的第一地址生成電路；輸入第二時鐘信號后響應(yīng)第二時鐘信號，依次生成指定伴隨測試的存貯電路的各存貯單元用的地址信號，并作為第二輸出數(shù)據(jù)輸出的第二地址生成電路；輸入控制信號后響應(yīng)控制信號，控制第二輸出數(shù)據(jù)的輸送而作為第三輸出數(shù)據(jù)輸出的輸出控制電路；以及輸入第一及第三輸出數(shù)據(jù)后，根據(jù)第一輸出數(shù)據(jù)及第三輸出數(shù)據(jù)進行運算，將其運算結(jié)果作為輸出地址信號輸出的運算電路。
圖1是表示本發(fā)明的第一實施例的存貯電路的結(jié)構(gòu)框圖。
圖2是說明本發(fā)明的第一實施例的存貯電路的工作用的時序圖。
圖3是表示本發(fā)明的第二實施例的存貯電路的結(jié)構(gòu)框圖。
圖4是構(gòu)成圖3中的存貯電路的輸出控制電路的結(jié)構(gòu)框圖。
圖5是表示指定說明圖4所示的輸出控制電路的工作的目標單元的方向的存貯單元的布局圖。
圖6是表示本發(fā)明的第三實施例的存貯電路的結(jié)構(gòu)框圖。
圖7是表示本發(fā)明的第四實施例的存貯電路的結(jié)構(gòu)框圖。
圖8是現(xiàn)有的存貯電路的結(jié)構(gòu)框圖。
圖9是說明按“躍步式”測試模式進行的存貯單元的指定順序的說明圖。
圖10是說明按“躍步式”測試模式進行的目標單元的指定順序的存貯單元的布局圖。
以下利用


本發(fā)明的存貯電路。另外，所參照的附圖只不過是概略地表示能理解本發(fā)明的程度的各構(gòu)成部分的大小、形狀及配置關(guān)系。因此，本發(fā)明不只限定于圖示之范例。另外，對與圖8所示的存貯電路1同樣的結(jié)構(gòu)標以同樣的符號。圖1是表示本發(fā)明的第一實施例的存貯電路的結(jié)構(gòu)框圖。
圖1中的存貯電路500備有存貯部10、內(nèi)部邏輯控制電路12、第一選擇器14、第二選擇器16、以及第三選擇器18。這些構(gòu)成部分的工作情況與上面所述的常規(guī)存貯電路1相同。
存貯電路500還備有地址信號發(fā)生裝置70。地址信號發(fā)生裝置70的輸出端連接在輸入地址信號的第一選擇器14的第二輸入端42上。另外，第一復(fù)位信號R1、第一時鐘信號CK1、控制信號INH、第二復(fù)位信號R2、以及第二時鐘信號CK2被輸入地址信號發(fā)生裝置70。這些信號都是由存貯電路500的外部邏輯電路專用的測試器(圖中未示出)生成的。
地址信號發(fā)生裝置70備有作為第一地址生成電路的第一計數(shù)器72、作為第二地址生成電路的第二計數(shù)器74、輸出控制電路76、以及運算電路78。
第一計數(shù)器72將指定存貯部10中的目標單元的地址信號作為第一輸出數(shù)據(jù)Q1依次輸出。第二計數(shù)器74將指定存貯部10的各存貯單元的地址信號作為第二輸出數(shù)據(jù)Q2依次輸出給每一個被指定的目標單元的地址。輸出控制電路76根據(jù)控制信號INH，將第二輸出數(shù)據(jù)Q2作為第三輸出數(shù)據(jù)Q3，并有選擇地輸出。運算電路78根據(jù)第一輸出數(shù)據(jù)Q1和第三輸出數(shù)據(jù)Q3，進行運算。其運算結(jié)果的Q4成為地址信號發(fā)生裝置70的輸出信號。
第一計數(shù)器72備有第一復(fù)位信號輸入端80、第一時鐘信號輸入端82及輸出端84。第一復(fù)位信號R1被輸入給第一復(fù)位信號輸入端80。第一時鐘信號CK1被輸入給第一時鐘信號輸入端82。輸出端84連接在運算電路78上。
第一計數(shù)器72在每一脈沖輸入時對作為第一時鐘信號CK1輸入的脈沖信號進行計數(shù)，并根據(jù)第一復(fù)位信號R1使計數(shù)值復(fù)位。因此，第一計數(shù)器72將指定存部10中的目標單元的地址作為第一輸出數(shù)據(jù)Q1依次輸出。
第二計數(shù)器74備有第二復(fù)位信號輸入端86、第二時鐘信號輸入端88及輸出端90。第二復(fù)位信號R2被輸入給第二復(fù)位信號輸入端86。第二時鐘信號CK2被輸入給第二時鐘信號輸入端88。輸出端90連接在輸出控制電路76上。
第二計數(shù)器74在每一脈沖輸入時對作為第二時鐘信號CK2輸入的脈沖信號進行計數(shù)，根據(jù)第二復(fù)位信號R2，使計數(shù)值復(fù)位。因此，在每次生成指定一個目標單元時，第二計數(shù)器74依次輸出指定存貯裝置10的各存貯單元的地址用的第二輸出數(shù)據(jù)Q2。
輸出控制電路74備有輸入端92、控制端94及輸出端96。輸入端92連接在第二計數(shù)器74的輸出端90上?？刂菩盘朓NH被輸入給控制端94。輸出端96連接在運算電路78上。
輸出控制電路76根據(jù)輸入到控制端94的控制信號INH，將從輸入端92輸入的第二輸出數(shù)據(jù)Q2作為第三輸出數(shù)據(jù)Q3有選擇地輸出。就是說，當(dāng)控制信號INH呈“0”電平時輸出第二輸出數(shù)據(jù)Q2，呈“1”電平時不輸出第二輸出數(shù)據(jù)Q2(這時，與輸出數(shù)據(jù)“0”的情況相同)。
運算電路78備有第一輸入端98、第二輸入端100及輸出端102。第一輸入端98連接在第一計數(shù)器72的輸出端84上。第二輸入端100連接在輸出控制電路76的輸出端96上。輸出端102連接在第一選擇器14的第二輸入端42上。
運算電路78根據(jù)第一輸出數(shù)據(jù)Q1和第三輸出數(shù)據(jù)Q3進行運算，將該運算結(jié)果作為地址信號從輸出端102輸出。
下面說明這樣構(gòu)成的本發(fā)明的第一實施例的存貯電路500的工作情況。圖2是說明存貯電路500的工作用的時序圖。圖2是表示存貯電路500的“躍步式”測試模式。另外，以下的標題字母(b)～(r)分別對應(yīng)于圖2中表示時刻b～r的標題。
(a)首先，進行存貯部10的測試時，使測試信號RAMTEST呈“1”電平。其結(jié)果，內(nèi)部邏輯控制電路12的數(shù)據(jù)端36的輸出呈高阻抗狀態(tài)(Hi-z狀態(tài))。因此，來自外部數(shù)據(jù)總線38的數(shù)據(jù)被輸入存貯部10的輸入輸出端26。
另外，第一選擇器14從輸出端46輸出被輸入到第二輸入端42的地址信號Q4。第二選擇器16從輸出端56輸出被輸入到第二輸入端52的讀出信號RD。第三選擇器18從輸出端66輸出被輸入到第二輸入端62的寫入信號WR。因此，在進行存貯部10的測試時，存貯部10利用來自存貯電路500外部的邏輯電路測試器的信號而被驅(qū)動。
另外，來自存貯電路500外部的邏輯電路專用測試器的信號、即第一復(fù)位信號R1、第一時鐘信號CK1、第二復(fù)位信號R2、第二時鐘信號CK2、以及控制信號INH分別是從外部的邏輯電路專用的測試器中由程序指定的時刻輸入的。
首先，將呈“1”電平的第一復(fù)位信號R1及第二復(fù)位信號R2輸入到第一計數(shù)器72的第一復(fù)位信號輸入端80及第二計數(shù)器的第二復(fù)位信號輸入端86。其結(jié)果，第一計數(shù)器72及第二計數(shù)器74被復(fù)位。在此狀態(tài)下，第一計數(shù)器72及第二計數(shù)器74都輸出指定0號地址的輸出數(shù)據(jù)。
其次，將數(shù)據(jù)“0”寫入存貯部10的全部存貯單元中。在進行該數(shù)據(jù)“0”的寫入時，首先使外部數(shù)據(jù)總線38呈“0”電平后，使寫入信號WR呈“1”電平。該寫入信號WR通過第三選擇器18被輸入到存貯部10的寫入信號輸入端24。其結(jié)果，此時數(shù)據(jù)“0”被寫入到了此時的地址信號所指定的存貯部10的0號地址的存貯單元中。
其次，將一個脈沖的呈“1”電平的第一時鐘信號CK1輸入第一計數(shù)器72的第一時鐘信號輸入端82。于是，計數(shù)到1個第一計數(shù)器72的第一輸出數(shù)據(jù)Q1。其結(jié)果，被指定的存貯單元的地址為1號地址。
其次，使外部數(shù)據(jù)總線38呈“0”電平后，輸入呈“1”電平的寫入信號WR。于是，數(shù)據(jù)“0”被寫入1號地址的存貯單元中。以下，交替地輸入呈“1”電平的第一時鐘信號CK1和呈“1”電平的寫入信號WR，將數(shù)據(jù)“0”寫入全部存貯單元中。
(b)其次，再將呈“1”電平的第一復(fù)位信號R1輸入第一計數(shù)器72的第一復(fù)位信號輸入端80。其結(jié)果，第一計數(shù)器72的輸出即第一輸出數(shù)據(jù)Q1被初始化(即，成為指定0號地址的輸出數(shù)據(jù))。該指定0號地址的第一輸出數(shù)據(jù)Q1被輸入運算電路78的第一輸入端98。
另外，將呈“1”電平的第二復(fù)位信號R2輸入第二計數(shù)器74的第二復(fù)位信號輸入端86。其結(jié)果，第二計數(shù)器74的輸出即第二輸出數(shù)據(jù)Q2被初始化(即，成為指定0號地址的輸出數(shù)據(jù))。
另外，呈“0”電平的控制信號INH被輸入輸出控制電路76的控制端94。于是，被輸入到輸入端92的第二輸出數(shù)據(jù)Q2從輸出控制電路76的輸出端96作為第三輸出數(shù)據(jù)Q3被輸出。該第三輸出數(shù)據(jù)Q3被輸入運算電路78的第二輸入端100。
指示0號地址的第一輸出數(shù)據(jù)Q1從第一輸入端98輸入運算電路78，指示0號地址的第三輸出數(shù)據(jù)Q3從第二輸入端100輸入運算電路78。因此，該運算電路78將0號地址和0號地址相加的結(jié)果(這時成為0號地址)作為地址信號Q4，從輸出102輸出。該地址信號Q4通過第一選擇器14被輸入存貯部10的地址輸入端20。其結(jié)果，存貯部10的0號地址的存貯單元被指定為目標單元。
(c)其次，使外部數(shù)據(jù)總線38呈“1”電平，并使寫入信號WR呈“1”電平。該寫入信號WR通過第三選擇器18被輸入存貯部10的寫入信號輸入端24。其結(jié)果，在該時刻，數(shù)據(jù)“1”被寫入被指定地址的目標單元即存貯部10的0號地址的存貯單元中。
(d)其次，在將0號地址作為目標單元的情況下，對該目標單元進行各存貯單元的讀出工作的測試。為此，首先將一個脈沖的呈“1”電平的第二時鐘信號CK2輸入第二計數(shù)器74的第二時鐘信號輸入端88。其結(jié)果，計數(shù)了一個第二計數(shù)器74的第二輸出數(shù)據(jù)Q2。于是，第二輸出數(shù)據(jù)Q2成為指示1號地址的數(shù)據(jù)。該第二輸出數(shù)據(jù)Q2被輸入輸出控制電路76的輸入端92。呈“0”電平的控制信號INH被輸入輸出控制電路76的控制端94。因此，第二輸出數(shù)據(jù)Q2作為第三輸出數(shù)據(jù)Q3被從輸出控制電路76的輸出端96輸入到運算電路78的第二輸入端100。
運算電路78將從第一輸入端98輸入的指示0號地址的第一輸出數(shù)據(jù)Q1和從第二輸入端100輸入的指示1號地址的第三輸出數(shù)據(jù)Q3相加。作為該相加的結(jié)果，從輸出端102輸出指示1號地址的地址信號Q4。該地址信號Q4通過第一選擇器14輸入存貯部10的地址輸入端20。其結(jié)果，指定存貯部10的1號地址的存貯單元。
(e)其次，當(dāng)指定1號地址的存貯單元時，呈“1”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。因此，如果存貯部10是正常的話，則由地址信號指定的1號地址的存貯單元中存貯的數(shù)據(jù)“0”被從數(shù)據(jù)輸出端26讀出到外部數(shù)據(jù)總線38。
(f)其次，將呈“1”電平的控制信號INH輸入到輸出控制電路76的控制端94。因此，輸出控制電路76的輸出呈禁止狀態(tài)。
于是，只有來自第一輸入端98的0號地址的地址被輸入運算電路78。因此，運算電路78從輸出端102輸出0號地址的地址信號Q4。于是，地址信號Q4通過第一選擇器14輸入存貯部10的地址輸入端20，再次指定存貯部10的0號地址的存貯單元(目標單元)。
(g)其次，當(dāng)指定0號地址的目標單元時，將呈“1 ”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。其結(jié)果，如果存貯部10是正常的話，則由地址信號指定的0號地址的存貯單元中存貯的數(shù)據(jù)“1”被從數(shù)據(jù)輸出端26讀出到外部數(shù)據(jù)總線38。
(h)其次，將呈“0”電平的控制信號INH輸入到輸出控制電路76的控制端94。其結(jié)果，輸出控制電路76將從輸入端92輸入的指示1號地址的第二輸出數(shù)據(jù)Q2作為第三輸出數(shù)據(jù)Q3從輸出端96輸出。
于是，運算電路78將從第一輸入端98輸入的指示0號地址的第一輸出數(shù)據(jù)Q1和從第二輸入端100輸入的指示1號地址的第三輸出數(shù)據(jù)Q3相加。作為該相加的結(jié)果，從輸出端102輸出指示1號地址的地址信號Q4。該地址信號Q4通過第一選擇器14輸入存貯部10的地址輸入端20。其結(jié)果，再次指定存貯部10的1號地址的存貯單元。
(i)其次，當(dāng)指定1號地址的存貯單元時，將呈“1”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。因此，如果存貯部10是正常的話，則由地址信號指定的1號地址的存貯單元中存貯的數(shù)據(jù)“0”被從數(shù)據(jù)輸出端26讀出到外部數(shù)據(jù)總線38。
(j)其次，將一個脈沖的呈“1”電平的第二時鐘信號CK2輸入第二計數(shù)器74的第二時鐘信號輸入端88。于是，計數(shù)1個第二計數(shù)器74的第二輸出數(shù)據(jù)Q2。因此第二輸出數(shù)據(jù)Q2成為指示2號地址的數(shù)據(jù)。該第二輸出數(shù)據(jù)Q2從第二計數(shù)器74的輸出端90輸入到輸出控制電路76的輸入端92。呈“0”電平的控制信號INH被輸入到輸出控制電路76的控制端94。因此，指示2號地址的第二輸出數(shù)據(jù)Q2被從輸出控制電路76的輸出端96輸入運算電路78的第二輸入端100。
運算電路78將從第一輸入端98輸入的指示0號地址的第一輸出數(shù)據(jù)Q1和從第二輸入端100輸入的指示2號地址的第三輸出數(shù)據(jù)Q3相加。作為該相加的結(jié)果，從輸出端102輸出指示2號地址的地址信號Q4。該地址信號Q4通過第一選擇器14輸入存貯部10的地址輸入端20。其結(jié)果，指定存貯部10的2號地址的存貯單元。
(k)其次，當(dāng)指定2號地址的存貯單元時，將呈“1”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。因此，如果存貯部10是正常的話，則由地址信號指定的2號地址的存貯單元中存貯的數(shù)據(jù)“0”被從數(shù)據(jù)輸出端26讀出到外部數(shù)據(jù)總線38。
(l)其次，將呈“1”電平的控制信號INH輸入到輸出控制電路76的控制端94。因此，輸出控制電路76的輸出呈禁止狀態(tài)。
于是，只有來自第一輸入端98的0號地址的地址被輸入運算電路78。因此，運算電路78從輸出端102輸出0號地址的地址信號Q4。于是，地址信號Q4通過第一選擇器14輸入存貯部10的地址輸入端20，再次指定存貯部10的0號地址的存貯單元(目標單元)。
(m)其次，當(dāng)指定0號地址的目標單元時，將呈“1”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。其結(jié)果，如果存貯部10是正常的話，則由地址信號Q4指定的0號地址的存貯單元中存貯的數(shù)據(jù)“1”被從數(shù)據(jù)輸出端26讀出到外部數(shù)據(jù)總線38。
(n)其次，將呈“0”電平的控制信號INH輸入到輸出控制電路76的控制端94。其結(jié)果，輸出控制電路76將從輸入端92輸入的指示2號地址的第二輸出數(shù)據(jù)Q2作為第三輸出數(shù)據(jù)Q3從輸出端96輸出。
于是，運算電路78將從第一輸入端98輸入的指示0號地址的第一輸出數(shù)據(jù)Q1和從第二輸入端100輸入的指示2號地址的第三輸出數(shù)據(jù)Q3相加。作為該相加的結(jié)果，從輸出端102輸出指示2號地址的地址信號Q4。該地址信號Q4通過第一選擇器14輸入存貯部10的地址輸入端20。其結(jié)果，再次指定存貯部10的2號地址的存貯單元。
(o)其次，當(dāng)指定2號地址的存貯單元時，將呈“1”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。因此，如果存貯部10是正常的話，則由地址信號指定的2號地址的存貯單元中存貯的數(shù)據(jù)“0”被從數(shù)據(jù)輸出端26讀出到外部數(shù)據(jù)總線38。
以下，同樣地按照“躍步式”測試模式，并按照與圖9同樣的順序指定存貯單元，直至對N號地址的存貯單元進行讀出為止。就是說，在目標單元為0號地址的存貯單元的情況下，一旦對1號地址的存貯單元讀出后，依次對0號地址、1號地址、2號地址、0號地址、2號地址、3號地址、0號地址、3號地址、4號地址、0號地址、……0號地址、N-1號地址、N號地址的存貯單元進行讀出。如果將地址看成是循環(huán)的，則在存貯部10的存貯單元數(shù)全部為N個的情況下，N號地址的存貯單元就成為目標單元即0號地址的存貯單元的前一個地址。另外，N+1號地址就相當(dāng)于0號地址。
(p)其次，將數(shù)據(jù)“0”輸入存貯著數(shù)據(jù)“1”的0號地址的目標單元。在此時刻，全部存貯單元的數(shù)據(jù)變成“0”。
(q)其次，將一個脈沖的呈“1”電平的第一時鐘信號CK1輸入第一計數(shù)器72的第一時鐘信號輸入端82。于是，計數(shù)1個第一計數(shù)器72的第一輸出數(shù)據(jù)Q1。因此第一輸出數(shù)據(jù)Q1成為指示1號地址的數(shù)據(jù)。
另外，將一個脈沖的呈“1”電平的第二復(fù)位信號R2輸入第二計數(shù)器74的第二復(fù)位信號輸入端86。其結(jié)果，第二計數(shù)器74的第二輸出數(shù)據(jù)Q2被初始化(即，成為指示0地址的地址信號)。
(r)其次，使外部數(shù)據(jù)總線38呈“1”電平，并使寫入信號WR呈“1”電平。該寫入信號WR通過第三選擇器18被輸入存貯部10的寫入信號輸入端24。其結(jié)果，在該時刻，數(shù)據(jù)“1”被寫入被指定地址的目標單元即存貯部10的1號地址的存貯單元中。
將1號地址的存貯單元作為目標單元，進行與上述(d)～(p)相同的工作，對目標單元測試各存貯單元的讀出工作。
這樣，如果采用第一實施例的存貯電路500，則在測試時由地址信號發(fā)生裝置70發(fā)生對存貯部10指定的地址信號。為了發(fā)生該地址信號，從地址信號發(fā)生裝置70的外部邏輯電路專用的測試器輸入的信號、例如第一復(fù)位信號R1、第二復(fù)位信號R2、第一時鐘信號CK1、第二時鐘信號CK2、以及控制信號INH都是具有某一周期性的信號。這樣，由于根據(jù)具有周期性的信號發(fā)生地址信號，所以在存貯器的測試專用的測試器中不需要進行復(fù)雜的地址信號的計算。因此，作為輸入這些具有周期性的信號用的測試器，能使用邏輯電路專用的測試器。因此，如果采用存貯電路500，既不需要準備存貯了以測試模式為依據(jù)的地址信號的存貯器，以便從該存貯器依次輸入地址信號，也不需要使用存貯器測試專用的測試器。
其次，以下利用

本發(fā)明的第二實施例的存貯電路。圖3是表示本發(fā)明的第二實施例的存貯電路的結(jié)構(gòu)框圖。
在圖3所示的存貯電路600中，除了輸出控制電路104的結(jié)構(gòu)與圖1中的第一實施例的輸出控制電路76的結(jié)構(gòu)不同這一點以外，與上述的第一實施例的存貯電路500的結(jié)構(gòu)相同。因此，在第二實施例中，對與第一實施例相同的結(jié)構(gòu)標以相同的符號，其詳細說明從略。
輸出控制電路104具有輸入端106及輸出端108。第二輸出數(shù)據(jù)Q2被從第二計數(shù)器74的輸出端90輸入到輸入端106。第三輸出數(shù)據(jù)Q3被從輸出端108輸出給運算電路78的第二輸入端100。
圖4示出了輸出控制電路104的結(jié)構(gòu)框圖。輸出控制電路104備有作為第一位控制電路的第一門電路110、作為選擇電路的選擇器112、以及作為第二位控制電路的第二門電路114。
第一門電路110具有輸入端116、控制端118及輸出端120。輸入端116連接在輸出控制電路104的輸入端106上。構(gòu)成第二輸出數(shù)據(jù)Q2的地址信號的一部分被輸入到輸入端116。例如，如果地址信號由n位構(gòu)成的話，則低位側(cè)的m位便被輸入到輸入端116。第一選通控制信號INHX被從存貯電路600的外部測試器輸入到控制端118。輸出端120連接在輸出控制電路104的輸出端108上。
根據(jù)第一選通控制信號INHX，從第一門電路110的輸出端120有選擇地輸出低位側(cè)的m位作為第一門電路輸出信號G1。第一門電路輸出信號G1成為構(gòu)成第三輸出數(shù)據(jù)Q3的一部分的信號。
選擇器112具有第一輸入端122、第二輸入端124、選擇端126及輸出端128。第一輸入端122連接在輸出控制電路104的輸入端106上。構(gòu)成第二輸出數(shù)據(jù)Q2的地址信號的一部分被輸入第一輸入端122。例如，如果地址信號由n位構(gòu)成的話，則高位側(cè)的q位被輸入第一輸入端122(即，n=m+q)。第二輸入端124連接在輸出控制電路104的輸入端106上。構(gòu)成第二輸出數(shù)據(jù)Q2的低位側(cè)的m位中的低位q位被輸入第二輸入端124。就是說，當(dāng)m≥q時，被輸入選擇器112的第二輸入端124的q位的下側(cè)地址從低位側(cè)m位的下側(cè)起與q位為同一值。另外，在m＜q的情況下，不足部分(高位側(cè)的m-q位部分)可以作為例如“0”數(shù)據(jù)。選擇信號DIA被從存貯電路600的外部測試器輸入到選擇端126。選擇器112的輸出端128連接在第二門電路114上。就是說，由m位的第一門電路輸出信號G1和q位的第二門電路輸出信號G2構(gòu)成n位的第三輸出數(shù)據(jù)。
選擇器112根據(jù)選擇信號DIA，從輸出端128有選擇地輸出從第一輸入端122輸入的高位側(cè)的q位或從第二輸入端124輸入的低位側(cè)的q位。
第二門電路114具有輸入端130、控制端132及輸出端134。輸入端130連接在選擇器112的輸出端128上。另外，從選擇器112以控制信號DIA為依據(jù)的選擇器112的輸出被輸入到輸入端130。第二選通控制信號INHY被從存貯電路600的外部測試器輸入到控制端132。輸出端134連接在輸出控制電路104的輸出端108上。
從選擇器112輸入的高位側(cè)的q位或低位側(cè)的q位，從第二門電路114的輸出端134作為第二門電路輸出信號G2，根據(jù)第二選通控制信號INHY有選擇地被輸出。第二門電路輸出信號G2成為構(gòu)成第三輸出數(shù)據(jù)Q3的一部分的信號。就是說，由m位的第一門電路輸出信號G1和q位的第二門電路輸出信號G2構(gòu)成n位的第三輸出數(shù)據(jù)。
以下說明這樣構(gòu)成的本發(fā)明的第二實施例的存貯電路600的輸出控制電路104的工作情況。
(i)首先說明將被輸入到輸出控制電路104的第二輸出數(shù)據(jù)Q2直接作為第三輸出數(shù)據(jù)Q3輸出的情況。
這時，首先使第一選通控制信號INHX呈“1”電平。于是第二輸出數(shù)據(jù)Q2的低位側(cè)的m位作為第一門電路輸出信號G1從第一門電路110的輸出端120輸出。另外，使選擇信號DIA呈“0”電平。其結(jié)果，從選擇器112的第一輸入端122輸入的第二輸出數(shù)據(jù)Q2的高位側(cè)的q位從輸出端128輸出。另外，使第二選通控制信號INHY呈“1”電平。其結(jié)果，從選擇器112的輸出端128輸出的第二輸出數(shù)據(jù)Q2的高位側(cè)的q位被作為第二門電路輸出信號G2從第二門電路114的輸出端134輸出。
因此，這時被輸入到輸出控制電路104的第二輸出數(shù)據(jù)Q2的低位側(cè)的m位及高位側(cè)的q位，分別直接作為由第三輸出數(shù)據(jù)Q3的低位側(cè)的m位及高位側(cè)的q位構(gòu)成的n位的地址信號輸出。該地址信號中高位側(cè)的位被輸入X譯碼器，低位側(cè)的位被輸入Y譯碼器。由該X譯碼器及Y譯碼器指定所規(guī)定的存貯單元。就是說，在按圖10所示的布局配置的多個存貯單元中，由X譯碼器及Y譯碼器指定與地址信號對應(yīng)的存貯單元的位置。
其結(jié)果，這時的存貯電路600可進行與上述第一實施例的存貯電路500同樣的工作。
(ii)其次，說明發(fā)生將彼此相同的變化量送給存貯部10的X譯碼器及Y譯碼器的地址信號的情況。
這時，使第一選通控制信號INHX及第二選通控制信號INHY分別保持在“1”電平，并使選擇信號DIA呈“1”電平。于是，從選擇器112的第二輸入端124輸入的第二輸出數(shù)據(jù)Q2的低位側(cè)的m位中的下側(cè)的q位從輸出端128輸出。
因此，這時與第一門電路輸出信號G1相同的低位側(cè)的q位被作為第二門電路輸出信號G2輸出。另外，當(dāng)m＞q時，被輸入X譯碼器的m位的高位側(cè)的剩余(m-q)位在計數(shù)完畢期間，Y譯碼器的輸入反復(fù)在0～2q-1之間進行。
這里，在圖5中示出了表示指定說明圖4所示的輸出控制電路104的工作的目標單元的方向的存貯單元的布局圖。在圖5中示意性地示出了16(4×4)個存貯單元的布局。由X譯碼器指定圖5中的縱向位置，由Y譯碼器指定橫向。另外，彼此相同的數(shù)據(jù)被從圖4所示的輸出控制電路104輸出到X譯碼器及Y譯碼器中。其結(jié)果，如箭頭I所示，能使存貯單元的指定位置從存貯單元CE沿著指向圖5中的存貯單元的布局的右下方的對角線的方向移動。
另外，如果使選擇信號DIA呈“1”電平，使第一選通控制信號INHX呈“0”電平的話，作為第三輸出數(shù)據(jù)Q3能只輸出被輸入Y譯碼器的高位側(cè)的位。其結(jié)果，將X譯碼器固定，能容易地對由Y譯碼器指定的方向(圖5中的橫向)的存貯單元進行測試。另外，反之，如果使第二選通控制信號INHY呈“0”電平，則作為第三輸出數(shù)據(jù)Q3能只輸出被輸入X譯碼器的低位側(cè)的位。其結(jié)果，將Y譯碼器固定，能容易地對由X譯碼器指定的方向(圖5中的縱向)的存貯單元進行測試。
其次，以下利用

本發(fā)明的第三實施例的存貯電路電路。圖6是表示本發(fā)明的第三實施例的存貯電路的結(jié)構(gòu)框圖。
在圖6所示的存貯電路700中，備有輸出對存貯部10進行測試用的測試模式的模式輸出電路即測試模式存貯電路136及比較電路(比較器)138，除了這一點不同以外，與上述的第一實施例的存貯電路500的結(jié)構(gòu)相同。因此，在第三實施例中，對與第一實施例相同的結(jié)構(gòu)標以相同的符號，其詳細說明從略。
測試模式存貯電路136存貯著對存貯部10中的各存貯單元的數(shù)據(jù)的設(shè)定值，以及在存貯器的測試結(jié)果表明存貯部10是正常的情況下，從設(shè)定了設(shè)定值的存貯部10輸出的數(shù)據(jù)即期望值數(shù)據(jù)。比較電路138在進行存貯器的測試時，輸入從設(shè)定了設(shè)定值的存貯部10實際輸出的輸出數(shù)據(jù)，以及從測試模式存貯電路136輸出的期望值數(shù)據(jù)，根據(jù)比較控制信號，輸出該輸出數(shù)據(jù)和期望值數(shù)據(jù)的比較結(jié)果。
測試模式存貯電路136備有切換端140、第一控制端142、第二控制端144、第一輸出端146、以及第二輸出端148。
切換測試模式的指定用于測試模式切換信號PT被從存貯電路700的外部測試器輸入到切換端140。就是說，在測試模式存貯電路136存貯著與多種、例如與4種測試模式對應(yīng)的期望值數(shù)據(jù)的情況下，測試模式切換控制信號PT是2位的信號。
測試信號RAMTEST被輸入第一控制端142。第二控制端144連接在第三選擇器18的輸出端66上。因此，寫入信號WR通過第三選擇器18被輸入第二控制端144。
第一輸出端146通過數(shù)據(jù)總線150連接在比較電路138上。另外，由測試模式切換信號PT指定的測試模式的期望值數(shù)據(jù)通常從第二輸出端148輸出。
比較電路138具有第一輸入端154、第二輸入端156、控制端158及輸出端160。第一輸入端154通過數(shù)據(jù)總線152連接在測試模式存貯電路136的第二輸出端148上。
第二輸入端156通過數(shù)據(jù)總線150連接在存貯部10的數(shù)據(jù)輸入輸出端26上。設(shè)定了測試模式的設(shè)定值的存貯部10的輸出數(shù)據(jù)被輸入該第二輸入端156。
控制端158連接在第二選擇器16的輸出端56上。因此，讀出信號RD通過第二選擇器16被輸入控制端158。
輸出端160連接在例如存貯電路700的外部測試器上。該輸出端160輸出從第一輸入端154輸入的輸出數(shù)據(jù)和從第二輸入端156輸入的期望值數(shù)據(jù)的比較結(jié)果CMP。
以下說明這樣構(gòu)成的本發(fā)明的第三實施例的存貯電路700的工作情況。
首先，由測試模式切換控制信號PT指定測試模式的設(shè)定值。與該設(shè)定值對應(yīng)的期望值數(shù)據(jù)經(jīng)常從測試模式存貯電路136的第二輸出端148輸入比較電路138的第一輸入端154。
另外，將呈“1”電平的測試信號RAMTEST輸入第一控制端142，將呈“1”電平的寫入信號WR通過第三選擇器18輸入第二控制端144。因此，由測試模式切換控制信號PT指定的設(shè)定值被從測試模式存貯電路136的第一輸出端146輸出。然后，從第一輸出端146輸出的設(shè)定值通過數(shù)據(jù)總線150輸入存貯部10的數(shù)據(jù)輸入輸出端26，被寫入存貯部10。另外，在測試信號RAMTEST及寫入信號WR都呈“1”電平的情況下，從第一輸出端146只輸出設(shè)定值。另外，指定存貯部10的存貯單元的地址信號通過第一選擇器14輸入地址端20。
其次，將呈“0”電平的寫入信號WR輸入第二控制端144。其結(jié)果，停止來自測試模式存貯電路136的第一輸出端146的設(shè)定值的輸出。
其次，將呈“1”電平的讀出信號RD通過第二選擇器16輸入存貯部10的讀出信號輸入端22。因此，由測試模式切換控制信號PT指定的設(shè)定值輸出數(shù)據(jù)從存貯部10的數(shù)據(jù)輸入輸出端26輸出而被讀出。該輸出數(shù)據(jù)通過數(shù)據(jù)總線150而被輸入比較電路138的第二輸入端156。
其次，在根據(jù)度出信號RD而激活的比較電路138中，對從第一輸入端154輸入的期望值數(shù)據(jù)和從第二輸入端156輸入的測試模式的設(shè)定值進行比較。該比較結(jié)果CMP被從比較電路138的輸出端160輸出。這時，在輸出數(shù)據(jù)和期望值數(shù)據(jù)一致的情況下，比較結(jié)果CMP作為“0”電平信號輸出，在輸出數(shù)據(jù)和期望值數(shù)據(jù)不一致的情況下，作為“1”電平信號輸出。
因此，如果采用第三實施例的存貯電路700，則用測試器只檢查比較結(jié)果CMP呈“1”電平的情況，能容易地進行存貯器的測試。
這里，在上述的第一實施例中，都要通過外部的數(shù)據(jù)總線進行存貯部10的數(shù)據(jù)輸入輸出端26的數(shù)據(jù)的輸入及輸出。在此情況下，為了從存貯電路的外部輸入設(shè)定值，必須有準備時間和保持時間。另外，數(shù)據(jù)的輸出也要進行“0”電平和“1”電平的多次切換，所以必須有從存貯部10向外部輸出用的穩(wěn)定時間。
與此不同，在第三實施例中，將設(shè)定值從測試模式存貯電路136輸入存貯部10，將輸出數(shù)據(jù)從存貯部10輸入比較電路138。因此，在第三實施例中，能減少作為準備時間和保持時間所必要的時間。另外，可以只檢測從比較電路138輸出的比較結(jié)果CMP不一致的情況(例如只檢測呈“1”電平的信號的情況)。因此，能減少作為數(shù)據(jù)輸出的穩(wěn)定時間所必要的時間。即，能以接近于存貯部10的最大工作速度進行存貯器的測試。
其次，以下利用

本發(fā)明的第四實施例的存貯電路電路。圖7是表示本發(fā)明的第四實施例的存貯電路的結(jié)構(gòu)框圖。
在圖7所示的存貯電路800中，備有作為第一輸送電路的第一寄存器162、緩沖器164、作為第二輸送電路的第二寄存器166、以及“與”門182，以代替測試模式存貯電路136，除了這一點不同以外，與上述的第三實施例的存貯電路700的結(jié)構(gòu)相同。因此，在第四實施例中，對與第三實施例相同的結(jié)構(gòu)標以相同的符號，其詳細說明從略。
第四實施例中的存貯電路800具有第一寄存器162、緩沖器164、第二寄存器166及比較電路138。
第一寄存器162具有輸入端168、時鐘端170及輸出端172。存貯部10的各存貯單元的數(shù)據(jù)即測試模式的設(shè)定值通過數(shù)據(jù)總線174，從存貯電路800的外部測試器輸入到輸入端168。第一寄存器控制信號DW1被輸入時鐘端170，輸出端172連接在緩沖器164上。
該第一寄存器162根據(jù)第一寄存器控制信號DW1，從輸入端168輸入設(shè)定值。
緩沖器164具有輸入端176、控制端178及輸出端180。設(shè)定值被從第一寄存器162的輸出端172輸入到輸入端176?！芭c”門182的輸出信號被輸入控制端178。測試信號RAMTEST及寫入信號WR被輸入該“與”門182。因此，當(dāng)各信號呈“1”電平時，即進行存貯器測試時，在輸入了呈“1”電平的寫入信號WR的情況下，呈“1”電平的輸出信號被從“與”門182輸入到控制端178。另外，輸出端180連接在存貯部10的數(shù)據(jù)輸入輸出端26上。
該緩沖器164根據(jù)“與”門182的輸出信號，從輸出端180輸出從輸入端176輸入的設(shè)定值。
第二寄存器166具有輸入端184、時鐘端186及輸出端188。在存貯器的測試結(jié)果表明存貯器10是正常的情況下，從設(shè)定了設(shè)定值的存貯電路800輸出的數(shù)據(jù)即期望值數(shù)據(jù)通過數(shù)據(jù)總線174輸入到輸入端184。
第二控制信號DW2被輸入時鐘端186。另外，該輸出端188連接在比較電路138的第一輸入端154上。
該第二寄存器166根據(jù)第二控制信號DW2，從輸入端184輸入期望值數(shù)據(jù)。
另外，比較電路138具有第一輸入端154、第二輸入端156、控制端158及輸出端160。第一輸入端154通過數(shù)據(jù)總線152連接在第二寄存器166的輸出端188上。第二輸入端156通過數(shù)據(jù)總線150連接在存貯部10的數(shù)據(jù)輸入輸出端26上。設(shè)定了設(shè)定值的存貯部10的輸出數(shù)據(jù)被輸入該第二輸入端156上?？刂贫?58連接在第二選擇器16的輸出端56上。讀出信號RD被輸入該控制端158。輸出端160連接在例如存貯電路800的外部測試器上。
該比較電路138從輸出端160輸出從第一輸入端154輸入的輸出數(shù)據(jù)和從第二輸入端156輸入的期望值數(shù)據(jù)的比較結(jié)果CMP。
以下說明這樣構(gòu)成的本發(fā)明的第四實施例的存貯電路800的工作情況。
在存貯電路800中，從存貯電路800的外部設(shè)定設(shè)定值及與該設(shè)定值對應(yīng)的期望值數(shù)據(jù)。
首先，在存貯器測試之前，將呈“1”電平的第一控制信號DW1輸入第一寄存器162的時鐘170，將設(shè)定值從數(shù)據(jù)總線174輸入第一寄存器162的輸入端168。該設(shè)定值被從第一寄存器162的輸出端172輸入到緩沖器164的輸入端178上。緩沖器164將其存貯起來并輸出。
另外，在存貯器測試之前，將呈“1”電平的第二控制信號DW2輸入第二寄存器166的時鐘端186，將期望值數(shù)據(jù)從數(shù)據(jù)總線174輸入第二寄存器166的輸入端184。緩沖器166將其存貯起來并輸出。于是，期望值數(shù)據(jù)從第二寄存器166的輸出端188輸入比較電路138的第一輸入端154。
其次，將呈“1”電平的測試信號RAMTEST及呈“1”電平的寫入信號WR分別輸入“與”門182。因此，呈“1”電平的輸出信號從“與”門182輸入到緩沖器164的控制端178。輸入了呈“1”電平的輸出信號的緩沖器164從輸出端180輸出設(shè)定值。從輸出端180輸出的設(shè)定值被輸入存貯部10的數(shù)據(jù)輸入輸出端26，寫入存貯部10。
其次，將呈“1”電平的讀出信號RD輸入存貯部10的讀出信號輸入端22。其結(jié)果，設(shè)定值的輸出數(shù)據(jù)從存貯部10的數(shù)據(jù)輸入輸出端26輸出而被讀出。該輸出數(shù)據(jù)通過數(shù)據(jù)總線150被輸入比較電路138的第二輸入端156。另外，由于變成呈“0”電平的輸出信號，所以“與”門182禁止來自緩沖器164的輸出。
其次，在比較電路138中，對從第一輸入端154輸入的期望值數(shù)據(jù)和從第二輸入端156輸入測試模式設(shè)定值進行比較。從比較電路138的輸出端160輸出該比較結(jié)果CMP。這時，在輸出數(shù)據(jù)和期望值數(shù)據(jù)一致的情況下，比較結(jié)果CMP作為“0”電平的信號輸出，在輸出數(shù)據(jù)和期望值數(shù)據(jù)不一致的情況下，作為“1”電平的信號輸出。
因此，如果采用第四實施例的存貯電路800，則用測試器只檢查比較結(jié)果CMP呈“1”電平的情況，能容易地進行存貯器的測試。
這樣，如果采用第四實施例的存貯電路800，則設(shè)計者還能利用第一寄存器162及第二寄存器166，根據(jù)情況按任意的測試模式進行存貯器的測試。
在上述的各實施例中，只是就使用特定的材料、按特定的條件構(gòu)成的例說明了本發(fā)明，但可以使各實施例中所示的本發(fā)明進行多種變更及變形。例如，在上述的實施例中，說明了“躍步式”測試模式的情況，但在本發(fā)明中，可以采用預(yù)先設(shè)定“橫盤格”及“行進型”的各種測試模式。
另外，在本發(fā)明中，還可以切換信號的“0”電平及“1”電平進行工作。
這樣，本發(fā)明適用于進行特別是作為存貯電路的測試而有必要周期性地指定存貯單元的測試的存貯電路。
權(quán)利要求
1．一種存貯器測試電路，該電路對于具有多個存貯單元的存貯電路中的由輸入的地址信號指定的存貯單元進行規(guī)定的測試，其特征在于包括輸入第一時鐘信號后響應(yīng)該第一時鐘信號，對上述存貯電路的多個存貯單元依次生成指定測試對象的存貯單元用的地址信號，并作為第一輸出數(shù)據(jù)輸出的第一地址生成電路；輸入第二時鐘信號后響應(yīng)該第二時鐘信號，依次生成指定伴隨上述測試的存貯電路的各存貯單元用的地址信號，并作為第二輸出數(shù)據(jù)輸出的第二地址生成電路；輸入控制信號后響應(yīng)該控制信號，控制上述第二輸出數(shù)據(jù)的輸送而作為第三輸出數(shù)據(jù)輸出的輸出控制電路；以及輸入上述第一及第三輸出數(shù)據(jù)后，根據(jù)該第一輸出數(shù)據(jù)及第三輸出數(shù)據(jù)進行運算，將其運算結(jié)果作為輸出地址信號輸出的運算電路。
2．如權(quán)利要求1所述的存貯器測試電路，其特征在于上述運算電路進行加法運算處理。
3．如權(quán)利要求1所述的存貯器測試電路，其特征在于上述第一及第二地址生成電路由計數(shù)器構(gòu)成。
4．如權(quán)利要求3所述的存貯器測試電路，其特征在于上述第一及第二地址生成電路具有復(fù)位功能。
5．如權(quán)利要求1所述的存貯器測試電路，其特征在于上述輸出控制電路具有將上述第二輸出數(shù)據(jù)的高位q位的數(shù)據(jù)變換成n位中的低位側(cè)q位的功能。
6．如權(quán)利要求5所述的存貯器測試電路，其特征在于上述控制信號由第一及第二控制信號構(gòu)成，上述輸出控制電路由響應(yīng)該第一控制信號，控制上述第二輸出數(shù)據(jù)的低位m位的輸出的第一位控制電路；響應(yīng)選擇信號，有選擇地輸出該第二輸出數(shù)據(jù)的高位q位或該n位中的低位側(cè)q位的選擇電路；以及響應(yīng)該第二控制信號，控制該選擇電路的輸出的第二位控制電路構(gòu)成。
7．如權(quán)利要求1所述的存貯器測試電路，其特征在于包括比較電路，它對從由上述輸出地址信號指定的存貯單元讀出的數(shù)據(jù)和對該存貯單元的期望值數(shù)據(jù)進行比較，并輸出其比較結(jié)果。
8．如權(quán)利要求7所述的存貯器測試電路，其特征在于包括模式輸出電路，它輸出對上述多個存貯單元的上述期望值數(shù)據(jù)，同時響應(yīng)切換信號，將規(guī)定的測試模式數(shù)據(jù)輸送給上述存貯電路。
9．如權(quán)利要求7所述的存貯器測試電路，其特征在于包括響應(yīng)第一輸送信號，輸出從外部輸入的對上述多個存貯單元的上述期望值數(shù)據(jù)的第一輸送電路；以及響應(yīng)第二輸送信號，將從外部輸入的任意的測試模式數(shù)據(jù)輸送給上述存貯電路的第二輸送電路。
全文摘要
在存貯電路中備有地址信號發(fā)生裝置(70),該裝置包括下述部分:輸出從存貯部(10)的多個存貯單元中依次指定目標單元的地址信號用的第一輸出數(shù)據(jù)(Q1)的第一計數(shù)器(72);將依次指定存貯部(10)的各存貯單元的地址信號用的第二輸出數(shù)據(jù)(Q2)輸出給每一個指定目標單元的地址信號的第二計數(shù)器(74);根據(jù)控制信號INH,有選擇地將第二輸出數(shù)據(jù)(Q2)作為第三輸出數(shù)據(jù)(Q3)輸出的輸出控制電路(76);以及根據(jù)第一輸出數(shù)據(jù)(Q1)和第三輸出數(shù)據(jù)(Q3)進行運算,發(fā)生地址信號(Q4)的運算電路(78)。因此,既不需要準備存貯以測試模式為依據(jù)的地址信號的存貯器而從該存貯器依次輸入地址信號,也不需要使用存貯器測試專用的測試器。
文檔編號G11C29/00GK1205106SQ97191260
公開日1999年1月13日 申請日期1997年7月24日 優(yōu)先權(quán)日1997年7月24日
發(fā)明者佐瀨一郎 申請人:沖電氣工業(yè)株式會社