專利名稱：電流檢測型讀出放大器的制作方法
技術領域：
本發(fā)明涉及靜態(tài)隨機存取存儲器型讀出放大器，更具體地涉及一種用雙極晶體管形成的電流檢測型的高速讀出放大器。
包括使用雙極型元件的電流檢測型讀出放大器的存儲器電路是通常所公知的，圖5中示出了傳統(tǒng)存儲器電路的一個實例。參考圖5，在所示的存儲器電路中，NPN晶體管Q1、Q2和Q3用于作為選擇位線對B1和B2的元件。當位線選擇端表現(xiàn)出高電位時，位線對B1和B2被NPN晶體管Q1、Q2和Q3選擇且電流流過恒流源IR1、IR2及IY。當位線對未被選擇時，NPN晶體管Q4和Q5及恒流源IB1及IB2被提供用于升高位線的電位。NPN晶體管Q6和Q7的發(fā)射極端子與位線B1和B2相連而NPN晶體管Q6和Q7的集電極端子通過數(shù)據(jù)線D1和D2與NPN晶體管Q8和Q9的發(fā)射端子相連，當與位線對B1和B2相連的存儲器單元1未被選擇時，電阻RS1和RS2用于將流動的電流轉(zhuǎn)換為電壓。與NPN晶體管Q6和Q7的基極端子相連的控制端VR1和VR2在讀取數(shù)據(jù)時都表現(xiàn)為高電位，但控制端VR1及VR2中的一個在寫數(shù)據(jù)時表現(xiàn)為低電位。NPN晶體管Q8和Q9的基極端與恒流源VBB相連從而數(shù)據(jù)線路D1和D2一直表現(xiàn)為固定的電壓。
在工作中，被與位線B1和B2相連的存儲單元1不被訪問時，位線選擇端VYIN1表現(xiàn)為低電位，而端子VR1、VR2及VYY表現(xiàn)為高電位。
在此情況下，如果在端子VYY的電位被設定得高于端子VR1和VR2的電壓，電流借助晶體管Q4和Q5流過恒流原IB1及IB2。接著出現(xiàn)在每個晶體管的發(fā)射極與基極間的位線B1和B2的電位表現(xiàn)得比端子VYY的電壓值低Vf1。然后，通過設定控制端VR1和VR2的電壓從而通過它使雙極晶體管相對于位線的電位無法工作，這樣沒有電流流過NPN晶體管Q6和Q7。
相應地，即使字線VX2的電壓上升直到存儲單元1中的一個的MOS晶體管MT1和MT2被置入導電狀態(tài)，這樣僅從NPN晶體管Q6和Q7提供電流，對流過數(shù)據(jù)線D1和D2的電流不會造成影響。
在讀取操作中，對于位線對B1和B2的選擇端YVIN1的電位首先上升。隨后，NPN晶體管Q1和Q3被置入導通狀態(tài)而位線B1和B2以及恒流源IR1和IR2被彼此相連，從而電流開始分別在其間流動。另外，由于NPN晶體管Q2也被置入導通狀態(tài)，NPN晶體管Q4和Q5的基極的電位下降。
接著，由于端子VR1和VR2的電位變得比NPN晶體管Q4和Q5的基極的電位高，則位線B1和B2的電位表現(xiàn)出分別比端子VR1和VR2的電位低NPN晶體管Q6和Q7的發(fā)射極-基極電壓Vf值。接著，NPN晶體管Q6和Q7被置入導通狀態(tài)。
相應地，電流從電阻RS1和RS2通過NPN晶體管Q8和Q9分別流到位線B1、B2和恒流源IR1和IR2，以及數(shù)據(jù)線D1和D2及NPN晶體管Q6和Q7。然后，如果在此狀態(tài)下，存儲單元1的字線VX2的電位變高，則MOS晶體管MT1及MT2被置入導通狀態(tài)，而電流Icell流到存儲單元1的低電位側(cè)節(jié)點。
在此情況下，由于通過電阻RS1和RS2的電壓分別為RS1×(IR1+Icell)及RS2×IR2，這里RS1=RS2及IR1=IR2，RS1×Icell的電位差出現(xiàn)在輸出端子Z1和Z2之間。在下一步驟中通過用放大器放大電位差而獲得輸出。
另一方面，在寫操作中，接著進行與上述的讀操作中的類似的步驟，直到當選擇了位線選擇端VYIN1和字線VX2時，電流Icell流過恒流源IR1和IR2為止。然后，在此情況下，端子VR1或VR2的電位被降低。這里，如果假設端子VR1的電位下降，則由于電位已經(jīng)下降的位線B1的電位變得比端子VR1的電位低Vf，與位線B1相連的存儲單元1的節(jié)點的電壓也下降。接著，單元1中的晶體管MN2和MP1被置入斷開狀態(tài)而晶體管MP2和MN1被置入接通狀態(tài)，從而數(shù)據(jù)被寫入存儲單元1中。
此后，通過將端子VR1的電位返回到原始高電位來完成寫操作。另外，在此情況下，由于在未被選擇狀態(tài)中的位線對B1和B2由晶體管Q4和Q5來決定并表現(xiàn)為高電位，那么即使端子VR1的電壓下降，位線的電壓不受此影響，相應地，不會發(fā)生任何寫操作。
需要注意的是，在上述的存儲電路中，由于作為存儲電路的一個特性，通常地選擇一個位線對，恒流源IR1及IR2的電流總是流到數(shù)據(jù)線D1和D2，而數(shù)據(jù)線D1和D2的電位被固定到比恒壓源VBB低Vf(NPN晶體管Q8和Q9的發(fā)射極-基極電壓)的值上。
如上所述，在傳統(tǒng)的電流檢測型的讀出放大器中，由于電流的變化被讀出，即使數(shù)據(jù)線和位線的電位不變，也可讀數(shù)據(jù)。
然而，圖5中所示的存儲電路具有一個需要解決的問題，即如果采用了大面積的單元則其表現(xiàn)出很高的消耗功率。
其原因在于，在圖5中所示的傳統(tǒng)存儲電路中，由于恒流流IB1和IB2分別與位線B1和B2相連，電流總是通過晶體管Q4和Q5流到恒流源IB1和IB2及那些未被選擇的位線中，如果為了提高存儲能力而增加了位線的數(shù)目，則電流消耗也會成比例地上升。
另外，圖5中所示的存儲電路還有另一個需解決的問題，即其很難獲得高的集成度。
其原因在于對每一位線對需要很多NPN晶體管Q1到Q7。
需要NPN晶體管Q1到Q7的原因是，由于可通過形成在元件間的氧化膜來建立MOS晶體管的絕緣隔離，從而元件的構成密度的提高很容易，且也容易降低存儲單元的寬度，而在雙極元件中，為了隔離形成很深的集電極擴散層，在施加到集電極上的電壓不同的情況下，必須在晶體管的集電極區(qū)域間形成絕緣區(qū)，而這需要很大的面積。例如，在使用柵極長度為大約0．25μm的MOS晶體管的情況下，可以將每個存儲單元的寬度設在3μm或更小，但根據(jù)與MOS晶體管相同原則形成的雙極晶體管的結(jié)構間距需要5μm或更多。
由于圖5中所示的傳統(tǒng)存儲器電路使用NPN晶體管Q1、Q2和Q3作為開關，可從MOS晶體管來形成NPN晶體管Q1、Q2和Q3。然而，對于晶體管Q4到Q7，由于作用了出現(xiàn)在基極與發(fā)射間的電壓Vf，對每一位線對則至少需要4個NPN晶體管。結(jié)果是，很難將NPN晶體管的寬度設置成等于存儲單元的寬度。
另外，圖5中所示的傳統(tǒng)的存儲電路還存在另一個城要解決的問題，即由于位線對在被選擇狀態(tài)與未被選擇狀態(tài)間被轉(zhuǎn)換的過程中線位的電位會變化，從而速度很低。
其原因在于，在傳統(tǒng)的存儲電路中，當位線對不被選擇時，通過設定位線對的電位，從而NPN晶體管Q6和Q7表現(xiàn)為非導通狀態(tài)，但是當位線對將被選擇時，端子VYIN1的電位上升到高電位，從而將電流流過恒流源IR1和IR2，降低位線B1和B2的電位，將NPN晶體管Q6和Q7置入導通狀態(tài)。而在此情況下，在讀取過程中位線B1和B2的電位必須被改變，由于寄生位線B1和B2的附加電容的影響，位線B1和B2的電位變化不會瞬時發(fā)生。特別是當由于高的集成度從而與一位線對相連的存儲單元的數(shù)目增多時，延遲變得更明顯。其結(jié)果是，開關時間被延遲了。
本發(fā)明的一個目的是提供一種電流檢測型讀出放大器，其使用用于靜態(tài)操作型RAM的NPN晶體管，從而即使在高集成度情況下也可保證高的集成度并能抑制能耗的增大及速度的降低。
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面，提供了一種用于靜態(tài)型RAM的電流檢測型的讀出放大器，其包含一對共用數(shù)據(jù)線路，成對的位線通過MOS晶體管與其相連，而其中靜態(tài)型RAM的存儲單元的數(shù)據(jù)與成對位線相連；一對發(fā)射極端子與數(shù)據(jù)線相連的雙極晶體管；通過電阻器與作為讀出放大器的信號輸出端的雙極晶體管的集電極端子相連的第一電源；與雙極晶體管的基極端相連的第二電源；及一對與用于正常地向讀出放大器提供電流的雙極晶體管的發(fā)射極端子相連的電阻元件。
根據(jù)本發(fā)明的另一方面，其提供了一種靜態(tài)RAM的電流檢測型的讀出放大器，其包含一對通過MOS晶體管與成對的位線相連的共用數(shù)據(jù)線路，其中成對的位線與靜態(tài)型RAM存儲單元的數(shù)據(jù)相連；一對發(fā)射極端子與數(shù)據(jù)線相連的雙極晶體管；通過電阻器與作為讀出放大器的信號輸出端的雙極晶體管的集電極端子相連的第一電源；與雙極晶體管的基極端相連的第二電源；及一對與用于向讀出放大器提供電流的雙極晶體管的發(fā)射極端子相連的恒流源。
兩個電流檢測型的讀出放大器還包含與用于存儲單元的成對的位線的每一個相連的電位穩(wěn)定電路，還包括一對雙極晶體管，其發(fā)射極端子與數(shù)據(jù)線相連，基極端子與控制電路相連而雙極晶體管的集電極端子與第三電源相連，由此，當與位線相連的存儲單元未被選擇時，雙極晶體管的基極端的基極電位被確定，從而等于數(shù)據(jù)線的電位。
另外，兩個電流檢測型的讀出放大器還包含一與用于存儲單元的成對的位線的每一個相連的電位穩(wěn)定電路；還包括一對雙極晶體管，其發(fā)射極端子與數(shù)據(jù)線路相連，基極端與第一控制電路相連，而雙極晶體管的集電極端與第三電源相連，數(shù)據(jù)線路彼此通過MOS晶體管相連，而MOS晶體管的柵電極與第二控制電路相連，由此，當與成對位線相連的存儲單元未被選擇時，MOS晶體管表現(xiàn)出導通狀態(tài)使位線具有相等的電位，且雙極晶體管的基極端的基極電位被確定從而等于數(shù)據(jù)線的電位。
由于與每一位線對相連的雙極器件的數(shù)目被最小化了且通常用于向讀出放大器提供電流的電阻元件或通常用于向讀出放大器提供電流的恒流源與共用數(shù)據(jù)線相連，當存儲單元未被訪問時，沒有電流流過相關的位線對。結(jié)果是，即使以高集成度形成了RAM，讀出放大器的設置很容易且不會增大能耗。相應地，可獲得高的集成度。
通過下面結(jié)合相應附圖的詳細描述及所附的權利要求，會對本發(fā)明的以上及其它目的、特征及優(yōu)點有更清楚的了解，在附圖中用相同的代碼表示相似的部分或元件。


圖1為本發(fā)明所采用的讀出放大器的電路圖；圖2為在其中使用圖1的讀出放大器的存儲器電路的電路圖；圖3為描述圖2的存儲電路的操作的時序圖；圖4為使用圖1的讀出放大器的另一個存儲電路的電路圖；及圖5為使用讀出放大器的傳統(tǒng)存儲電路的電路圖。
首先參考圖1，其示出了本發(fā)明的讀出放大器的電路圖，與存儲單元1相連的位線B1和B2分別通過MOS晶體管MR1和MR2與用于讀出數(shù)據(jù)的共用數(shù)據(jù)線D1和D2相連。MOS晶體管MR1和MR2的柵極端與控制端VL2相連。NPN晶體管Q1和Q2的發(fā)射極端及恒流源IC及IC2分別與數(shù)據(jù)線D1和D2相連，NPN晶體管Q1和Q2的基極端與電源V2相連而集電極端通過電阻器R1和R2與另一電源V1相連用于將電流轉(zhuǎn)換為電壓。用于使位線B1和B2的電位與共用數(shù)據(jù)線D1和D2的電位相等的NPN晶體管Q3和Q4的發(fā)射極需與位線B1和B2相連，NPN晶體管Q3和Q4的集電極端與電源V3相連而基極端與控制端VL1相連。
下面對讀出放大器的操作進行描述。首先對存儲單元1未被選擇的情況進行描述，在此情況下，用于數(shù)據(jù)讀出的MOS晶體管MR1和MR2處于非導通狀態(tài)，流過電阻器R1和R2的電流通過NPN晶體管Q1和Q2分別流入恒流源IC1和IC2。
其結(jié)果是，并聯(lián)電阻器R1和R2的電壓被分別以恒流IC1×R1的電流值I1和恒流源IC2×R2的電流值I2給出，且如果設定了電阻器R1和R2及電流值I1和I2，從而I1=I2及R1=R2，則端子Z1和Z2間的電位差降為0。結(jié)果是，沒有數(shù)據(jù)從存儲單元1輸出。
另外，由于NPN晶體管Q1和Q2處于導通狀態(tài)且固定電流總是在其中流過，則在每個NPN晶體管Q1和Q2的基極端與發(fā)射端之間會出現(xiàn)固定的電位差vf1。另外，通過設定控制端VL1的電壓，從而NPN晶體管Q3和Q4的發(fā)射極相連的位線B1和B2的電壓會分別等于數(shù)據(jù)線D1和D2的電壓。
現(xiàn)在，對數(shù)據(jù)讀取操作進行描述。在此情況下，通過改變控制端VL2的電壓使用于讀取的MOS晶體管MR1和MR2處于導通狀態(tài)而控制端VL1的電壓同時降低將用于穩(wěn)定位線B1和B2的電壓的NPN晶體管Q3和Q4置入非導通狀態(tài)。
結(jié)果是，位線B1和B2及數(shù)據(jù)線D1和D2通過MOS晶體管MR1和MR2分別彼此相連。在此情況下，由于數(shù)據(jù)線D1和D2及位線B1和B2的電位被分別調(diào)整彼此相等，從而在數(shù)據(jù)線D1和D2及位線B1和B2間分別無電流流過。
接著，在此情況下，與存儲單元1相連的字線的電位被上升將用于選擇存儲器單元1的MOS晶體管MT1和MT2置入導通狀態(tài)選擇存儲單元1。在此情況下，如果假設存儲單元1中的節(jié)點N1側(cè)處于低電壓狀態(tài)而節(jié)點N2側(cè)處于高電壓狀態(tài)，那么電流Icell流入存儲單元1中的低電壓的壓節(jié)點N1。
由于此電流Icell是從電源V1通過電阻R1提供的，流過電阻器R1的電流被作為恒流源IC1+Icell的電流值I1給出。同時，由于流過另一電阻R2的電流值值不變，Icell電阻R1的壓差出現(xiàn)在輸出端Z1與Z2之間。接著，此電位差被連在下一級中的運算放大器放大，由此提供存儲單元1的輸出。需注意的是，每個位線B1和B2都具有一個寄生線路電阻Rbit，位線B1的電位降低Rbit×Icell。此外，然后電流為恒流源IC1+Icell的電流值I1和恒流源IC2的電流值I2的總和。
接著，對續(xù)取接近結(jié)束的操作進行描述。在此情部下，字線VW的電位被降低將存儲單元1的MOS晶體管MT1和MT2置入非導通狀態(tài)，同時通過改變控制端VL2的電壓同樣將用于讀取的MOS晶體管MT1和MT2置入非導通狀態(tài)。其結(jié)果，數(shù)據(jù)線D1和D2、位線B1和B2及存儲單元1被彼此斷開。然后，如果控制端VL1的電壓同時升高將NPN晶體管Q3和Q4置入導通狀態(tài)，則已經(jīng)下降了一點的位線B1的電壓瞬時返回到與數(shù)據(jù)線D1和D2相等的電位。這里，使位線B1和B2數(shù)據(jù)線D1和D2的電位彼此相等的原因如下。特別是，如果位線B1和B2的電位及數(shù)據(jù)線D1和D2的電位彼此不同，那么當用于讀取的MOS晶體管MR1和MR2被在下一次置入導通狀態(tài)時，位線B1和B2及數(shù)據(jù)線D1和D2彼此相連，且電流從具有相對高電位的數(shù)據(jù)線D1流到具有相對低電位的位線B1。然后由于此電流是通過讀出放大器作為電壓變化出現(xiàn)的，則會輸出錯誤數(shù)據(jù)，直到數(shù)據(jù)線和位線的電位被穩(wěn)定后為止。
圖2示出內(nèi)裝有上述圖1中的讀出放大器的存儲電路的電路圖。
參考圖2，連有很多存儲單元1的第一對的位線B1和B1B分別通過用于讀取的P溝道MOS晶體管MR11和MR12與共用數(shù)據(jù)線D1和D1B相連。另外，其它對的位線B2和B2B，…，及Bn和BnB也類似地分別通過用于讀取的P溝道MOS晶體管(MR11及MR12)與共用數(shù)據(jù)線D1和D1B相連。P溝道MOS晶體管MR1及MR2的柵極端與控制端VL2相連。數(shù)據(jù)線D1和D2與NPN晶體管Q1和Q2發(fā)射極端及電阻R3和R4相連，NPN晶體管Q1和Q2的基極端與電源V2相連而作為輸出端Z1的Z2的集電極端通過被提供用于將電流轉(zhuǎn)換為電壓的電阻R1和R2與另一電源V1相連。此外，對于第一對的位線B1和B1B，NPN晶體管Q3和Q4的發(fā)射極端用于當位線B1和B1B被選擇時控制分別等于共用數(shù)據(jù)線D1和D1B的位線B1和B1B的電位，NPN晶體管Q3和Q4的集電極端與電源V3相連而基極端與控制端VL1相連。同樣其它對的位線也具有上述的類似結(jié)構。
下面，參考圖3中的流程圖對圖2中的存儲電路的操作進行描述。
參考圖3，在周期T1，下面對當某一存儲單元1未被訪問時的電路的各個端的電壓進行描述。在此情況下，由于控制端VL2的電位高，用于讀取的P溝道MOS晶體管MR11及MR12處于非導通狀態(tài)，且通過電阻R1和R2提供的電流流過NPN晶體管Q1和Q2并分別流入電阻R3及R4。
在此情況下，如果電源V1=2．5V且V2=2．5V，則由于NPN晶體管Q1和Q2處于導通狀態(tài)，那么在它們的基極端與發(fā)射端之間會出固定的電位差Vf1。這里，如果假設電位差Vf1為0．8V，那么共用數(shù)據(jù)線D1和D1B間的電壓通常被固定到V2-Vf1=2．5-0．8=1．7V。由于數(shù)據(jù)線D1和D1B的電壓通常為1．7V，其中電阻R3和R4的電阻值為20KΩ，那么流過電阻R1和R2的電流I1和I2都為1．7V÷20KΩ=85μA，且電流是從電源V1通過電阻器R1和R2提供。結(jié)果是，如果假設電阻器R1和R2的電阻值為2KΩ，則輸出端Z1的電壓為V1-R1×I1=2．3V-85UA×2．000Ω=2．33V，同樣輸出端Z2的電壓也為2．33V。
在此情況下，在其中存儲單元1被訪問的條件下，由于在輸出端Z1和Z2間沒有電位差，則從存儲單元1無數(shù)據(jù)輸出。另外，由于一些電流流過形成存儲單元1的處于非導通狀態(tài)的MOS晶體管，如果與位線相連的NPN晶體管Q3和Q4的基極電位VL1上升到高電位，那么NPN晶體管Q3和Q4被置入導通狀態(tài)，與位線B1和B1B相連的發(fā)射極端的電壓表現(xiàn)為比NPN晶體管Q3和Q4的基極的控制端VL1的電位低一固定的電位差Vf2。
這里，由于流過NPN晶體管Q3和Q4的電流比流過NPN晶體管Q1和Q2的電流低很多，如果用相同的晶體管形成NPN晶體管Q3和Q4及NPN晶體管Q1和Q2，那么電位差Vf2低于電位差Vf1。相應地，有必要保證電壓等于端子V2的電壓，即2．5V，通過將控制端VL1的電壓設定得比端子V2的電位低電位差Vf2與電位差Vf1間的差值或通過限定NPN晶體管Q3和Q4的形狀來使該電壓被用作控制端VL1電位，從而它們的電位差Vf2可為0．8等于電位差Vf1的電位。
通過上面描述的對付措施，位線B1和B1B間的電壓也可被控制到0．8V(端V2-Vf2的電位)。然后，在此情況下，由于流過電路的電流為電流I1和I2的總和，即170μA，因為流過NPN晶體管Q3和Q4的電流很低，它們可被忽略。
其結(jié)果，存儲電路的操作處于數(shù)據(jù)讀取周期的圖3的周期T2的條件。在此情況下，控制端VL2和VL1的電壓下降。結(jié)果是，由于讀取的P溝道MOS晶體管管MR11和MR12被置入導通狀態(tài)，而同時用于電壓穩(wěn)定與位線B1和B1B相連的NPN晶體管Q3和Q4的基極電位下降。這樣，晶體管Q3和Q4被置入非導通狀態(tài)。
隨后，位線B1和B1B及數(shù)據(jù)線D1和D1B分別被P溝道MOS晶體管MR11和MR12相連。在此情況下，由于數(shù)據(jù)線D1和D1B及位線B1和B1B的電位被調(diào)節(jié)到彼此相等，在位線B1和B1B及數(shù)據(jù)線D1和D1B間分別無電流流過。然后，如果在此情況下，與存儲單元1相連的字線VW2的電位被變到高電位，則用于選擇存儲單元1的MOS晶體管MT1和MT2被置入導通狀態(tài)，存儲單元1被選擇。在此情況下，如果假設存儲單元1中的節(jié)點N1側(cè)處于低電壓狀態(tài)而節(jié)點N2側(cè)處于高電壓狀態(tài)，那么電流Icell流入存儲單元1中的低電壓側(cè)的節(jié)點N1。
接著，如果假設電流Icell的50μA，那么由于此電流是從電源V1通過電阻R1提供的，流過電阻R1的電流為I1+IcellμA=85μA+50μA=135μA，輸出端Z1的電壓為電源的電壓V1-(I1+Icell)×R1=2．5V-135μA×2．000Ω=2．23V。在此情況下，由于流過電阻R2的電流沒有變化，輸出端Z2的電壓仍保持2．33V。隨后，在輸出端Z1和Z2間出出0．1V的電位差。然后，此電位差被連在下一級的運算放大器，由此獲得存儲單元1的輸出。
另外，在此情況下，由于每個位線B1和B1B都具有一寄生電阻Rhit，它們的電位下降一點。例如，尺寸為3μm×4μm的合部512存儲單元1與位線B1和電阻為70mΩ／μm的B1B相連，對于位于最遠處的單元，每個位線的寄生電阻Rbit大約為300Ω。在此情況下，由于電流Icell=50μA，位線B1的電位下降300Ω×50μA并下降一點到(1．7-0．015)=1．685V。需注意的是，流過電路的總的電流為恒流源IC1+Icell的電流值與恒流源IC2的電流值的總和，為220μA。
現(xiàn)在，對完成讀取后的周期T3進行描述。在此情況下，字線VW2的電位下降而控制端VL1和VL2的電位上升。接著，存儲單元1的晶體管MT1和MT2被置入非導通狀態(tài)并與位線B1和B1B斷開。此外，用于讀取的P溝道MOS晶體管MR11和MR12被置入非導通狀態(tài)，同樣數(shù)據(jù)線D1和D1B及位線B1和B1B也彼此斷開。類似地，晶體管Q3和Q4也被置入導通狀態(tài)。隨后，電壓已被降低的位線B1的電壓返回到等于數(shù)據(jù)線D1的電位1．7V。
圖2中所示的電路的讀取操作以上述方式進行。同時，在圖2中未特別示出寫電路2，如果控制端VL1的電位降低使NPN晶體管Q3和Q4處于非導通狀態(tài)而控制端VL2仍被保持在高電位，將P溝道MOS晶體管MR11和MR12置入非導通狀態(tài)，升高字線VW2的電位將存儲單元1和位于期間的位線B1和B1B置入導通狀態(tài)，在此情況下，降低位線B1或B1B的電位，可進行寫操作。
圖4示出了內(nèi)裝有上述圖1中讀出放大器的另一存儲電路的電路圖。
參考圖4，其中所示的存儲電路是對上述圖2的存儲電路的修改。特別是，與多個存儲單元1相連的第一對的位線B1和B1B通過用于讀取的P溝道MOS晶體管MR11和MR12分別與數(shù)據(jù)線D1和D1B相連。此外，其它對的位線B2和B2B，…及Bn和BnB也類似地通過用于讀取的P溝道MOS晶體管MR11及MR12與共用數(shù)據(jù)線D1和D1B相連。對于每個位線對，P溝道MOS晶體管MR11和MR12的柵極端與控制端VL2相連。數(shù)據(jù)線D1和D1B與NPN晶體管Q1和Q2的發(fā)射極端相連。
此外，在圖4的存儲電路中，恒流源IC1和IC2分別與用于代替圖2的存儲電路中所用的電阻R3和R4的數(shù)據(jù)線D1和D1B相連。然后，NPN晶體管Q1和Q2的基極端與電源V2相連而NPN晶體管Q1和Q2的作為端子Z1和Z2的集電極端通過電阻R1和R2與另一電源V1相連用于將電流變?yōu)殡妷?。另外，當位線B1和B1B未被選擇時用于使位線B1和B1B的電位等于共用數(shù)據(jù)線路D1和D1B的電位的NPN晶體管Q3和Q4的發(fā)射極端分別與位線B1和B1B相連，NPN晶體管Q3和Q4的集電極與電源V3相連而它們的基極與控制端VL1相連。另外，當位線B1和B1B被訪問時用于短路位線B1和B1B的P溝道MOS晶體管MP3被連在位線B1與B1B之間，P溝道MOS晶體管MP3的柵極端與控制端VL3相連。
現(xiàn)在對圖4的存儲電路的操作進行描述。
這里，圖4的存儲電路的基本操作與圖2的存儲電路類似，但其區(qū)別在于，在圖4的存儲電路中，電阻R3和R4分別與數(shù)據(jù)線D1和D1B相連，在圖4的存儲電路中，恒流源IC和IC2分別與數(shù)據(jù)線D1和D1B相連。
在電阻元件被使用在圖2的存儲電路中時，流過電阻的電流隨著電源電壓的變化而被改變，這樣就改變了輸出電壓。然而，當恒流源應用在圖4的存儲電路中時，即使電源電壓變化，電流只表現(xiàn)出相對很小的變化。這樣，使用恒流源的好處在于輸出變化可被抑制并可獲得高穩(wěn)定性的工作。
圖4的存儲電路與圖2的存儲電路的區(qū)別還在于，當位線B1和B1B未被選擇時用于短路位線B1和B1B的P溝道MO晶體管MP3被連在位線B1和B1B之間。
在圖2的存儲電路中，由于位線B1和B1B的電位只由NPN晶體管Q3和Q4來決定，流過NPN晶體管Q3和Q4的電流很低，位線B1和B1B的電位很容易變得不穩(wěn)定，其結(jié)果，就有可能使位線B1和B1B的電位變得彼此不同。相反地，在P溝道MOS晶體管MP1被連在位線B1和B1B之間時，當位線B1和B1B未被選擇時端子VL3(晶體管MP3的基極端)的電位被設定到低電位將晶體管MP3置入導通狀態(tài)，從而短路位線B1和B1B，這樣有一個好處，即可進一步穩(wěn)定位線B1和B1B的電位。
如上所述，當存儲單元未被選擇時，流過電路的電流僅為電流值I1和I2，但當存儲單元被選擇時，除了電流值I1和I2外還流過電流Icell。即使與畫數(shù)據(jù)線相連的位線數(shù)增多，這種情況也不改變。其結(jié)果，可以大大地抑制功率的消耗。
另外，由于與一對位線相連的那些NPN晶體管只是用于穩(wěn)定電壓的NPN晶體管Q3和Q4，且晶體管的集電極端全部與電源V3相連，NPN晶體管的集電極不需要彼此分離且可彼此相互靠近設置。結(jié)果是，NPN晶體管的結(jié)構密度可被提高，且即使存儲單元的尺寸降低，NPN晶體管的結(jié)構也可很好地完成。
另外，由于讀出放大器具有這樣一種電路結(jié)構，即其能將位線和數(shù)據(jù)線的電壓變化抑制以最大程度，即使當發(fā)生非選擇和選擇狀態(tài)間的存儲轉(zhuǎn)換，也不會有電壓變化，也不需要用于充電位線的寄生電容的時間。這樣，可以獲得高的存取速度。
雖然用具體實例對本發(fā)明的最佳實施例進行了描述，這些描述僅是為了描述的目的，需明確的是所作的改變或變化都不會脫離下面權利要求的實質(zhì)及范圍。
權利要求
1.一種用于靜態(tài)型RAM的電流檢測型的讀出放大器，其特征在于包含一對共用數(shù)據(jù)線，其通過MOS晶體管與成對的位線相連，其中成對的位線與所述靜態(tài)型RAM的存儲單元的數(shù)據(jù)相連；一對發(fā)射極端與所述數(shù)據(jù)線相連的雙極晶體管；第一電源，其通過電阻與作為所述讀出放大器的信號輸出端的所述雙極晶體管的集電極端相連；第二電源；其與所述雙極晶體管的基極端相連；及一對與所述雙極晶體管的發(fā)射極端相連用于正常地向所述讀出放大器提供電流的電阻元件。
2.根據(jù)權利要求1所述的電流檢測型的讀出放大器，其特征在于還包含一電位穩(wěn)定電路，其與用于所述存儲單元的所述成對位線的每一個相連；還包括一對雙極晶體管，其發(fā)射極端與所述位線相連，而基極端與控制電路相連，而所述雙極晶體管的集電極端與第三電源相連，由此，當與位線連的存儲單元未被選擇時，所述雙極晶體管的所述基極端的基極電位被確定從而等于所述數(shù)據(jù)線的電位。
3.根據(jù)權利要求1所述的電流檢測型的讀出放大器，其特征在于還包含一電位穩(wěn)定電路，其與用于存儲單元的所述成對位線的每一個相連；還包括一對雙極晶體管，其發(fā)射極端與所述位線相連，基極端與第一控制電路相連，而所述雙極晶體管的集電極端與第三電源相連，所述位線通過所述MOS晶體管被彼此相連而所述MOS晶體管的柵電極與第二控制電路相連，由此，當與一對位線相連的存儲單元未被選擇時，所述MOS晶體管表現(xiàn)為導通狀態(tài)使位線具有相等的電位并使所述雙極晶體管的所述基極端的基極電位被確定等于所述數(shù)據(jù)的電位。
4.一種用于靜態(tài)型RAM的電流檢測型的讀出放大器，其特征在于包含一對共用數(shù)據(jù)線，其通過MOS晶體管與成對的位線相連，其中成對的位線與所述靜態(tài)型RAM的存儲單元的數(shù)據(jù)相連；一對發(fā)射極端與所述數(shù)據(jù)線相連的雙極晶體管；通過電阻與作為所述讀出放大器的信號輸出端的所述雙極晶體管的集電極端相連的第一電源；一與所述用于正常地向所述讀出放大器提供電流的所述雙極晶體管的發(fā)射極端相連的恒流源。
5.根據(jù)權利要求4所述的電流檢測型的讀出放大器，其特征在于還包含一電位穩(wěn)定電路，其與用于所述存儲單元的所述成對位線的每一個相連；還包括一對雙極晶體管，其發(fā)射極端與所述位線相連，基極端與控制電路相連，而所述雙極晶體管的集電極端與第三電源相連，由此，當與位線相連的存儲單元未被選擇時，所述雙極晶體管的所述基極端的基極電位被確定從而等于所述數(shù)據(jù)線的電位。
6.根據(jù)權利要求4所述的電流檢測型的讀出放大器，其特征在于還包含一電位穩(wěn)定電路，其與用于所述存儲單元的所述成對位線的每一個相連，并包括一對雙極晶體管，其所射極端與所述位線相連，基極端與第一控制電路相連，而所述極晶體管的集電極端與第三電源相連，所述位線通過所述MOS晶體管被彼此相連，而所說的MOS晶體管的柵極與第二控制電路連接，由此，當與成對位線相連的存儲單元未被選擇時，所述MOS晶體管表現(xiàn)為導通狀態(tài)，使位線具有相等的電位，并使所述雙極晶體管的所述基極端電位被確定，從而等于所述數(shù)據(jù)線的電位。
全文摘要
一種高速讀出放大器,其保證高的集成度并可抑制能耗的上升及即使在高集成度情況下速度的降低。與一靜態(tài)型RAM的存儲單元的數(shù)據(jù)相連接的成對位線通過MOS晶體管與一對共用數(shù)據(jù)線相連,一對雙級晶體管的發(fā)射極端與數(shù)據(jù)線相連而作為讀出放大器的信號輸出端與集電極端通過電阻與第一電源相連,基極端與第二電源相連。另外,一對用于向讀出放大器提供電流的電阻元件與雙極晶體管的發(fā)射極端相連。
文檔編號G11C7/06GK1204859SQ98102509
公開日1999年1月13日 申請日期1998年6月17日 優(yōu)先權日1997年6月18日
發(fā)明者佐藤政春 申請人:日本電氣株式會社