專利名稱：存儲器數(shù)據(jù)總線結(jié)構(gòu)及構(gòu)造多寬度字內(nèi)存的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路(IC)設(shè)計和制造，尤其涉及支持兩種不同輸出字長的高速可構(gòu)造存儲器數(shù)據(jù)總線結(jié)構(gòu)。
集成電路(IC)工業(yè)面對提供具有更高存儲容量而同時可降低功耗并提高訪問速度的存儲器產(chǎn)品的挑戰(zhàn)，這類存儲器產(chǎn)品包括靜態(tài)隨機存取存儲器(SRAM)、動態(tài)隨機存取存儲器(DRAM)、內(nèi)嵌DRAM、非易失存儲器、浮柵存儲器、以及類似存儲器件。

圖1示出一種通常在普通的高密度低功率高速廉價SRAM IC中使用的現(xiàn)代存儲器結(jié)構(gòu)10。在圖1中，整個存儲器容量通常分割為兩個存儲器陣列12和14。為得到更高的速度*功率性能，圖1中的器件使用電流檢測技術(shù)。
與普通的使用電壓檢測的SRAM存儲器電路不同，現(xiàn)代SRAM存儲器件現(xiàn)在是使用電流檢測，借此可以以更高的速度*功率性能從存儲器陣列12和14讀出數(shù)據(jù)。因此，存儲器陣列12和14中的存儲單元是將電流通過電流全局數(shù)據(jù)總線18和20傳輸，借此通過電流全局數(shù)據(jù)總線的量值將決定接受讀出操作的每個存儲單元中所存儲的邏輯值。比如，如讀出放大電路24-31中任何一個檢測到正差分電流，該值將讀為邏輯1。同樣，如讀出放大電路24-31中任何一個檢測到負差分電流，對該選定的存儲器件將輸出邏輯0。電流全局數(shù)據(jù)總線16、18、20和22向圖1中的電流電壓變換器24-31提供這一正或負差分電流。變換器24-31將來自電流全局數(shù)據(jù)總線16-22的電流(I)變換為供給圖1中的輸出電路/驅(qū)動電路35-42的差分電壓(V)信號。
雖然電流檢測可提供存儲器件改進的性能，但電流檢測是在靜態(tài)隨機存儲器(SRAM)中使用的新技術(shù)。由于SRAM中的電流檢測很新，電流檢測向IC工業(yè)提出了很多新的不同的挑戰(zhàn)。一個例子就是用戶現(xiàn)在要求圖1的電流檢測存儲器的構(gòu)造可以以兩種可選字長構(gòu)造之一提供。具體說，就是用戶要求圖1所示的x36字長產(chǎn)品也可以以x18字長提供。
圖1示出一種硬連線的通過位于集成電路(IC)外部的36個輸出端子只提供36位寬度數(shù)據(jù)的器件。在圖1中，通過存儲器陣列12的右半部分提供9位，通過存儲器陣列12的左半部分提供9位，由存儲器陣列14的右半部分提供9位，并且最后9位(合計為36位)由存儲器陣列14的左半部分提供。某些用戶可能要求圖1中的x18數(shù)據(jù)字模式，其中器件10的字長由x36位減半成為x18位。在此場合，不再從2個陣列12和14并行讀出來提供36位，而只需在任何時刻訪問陣列12或14之一，借此每一次訪問只給數(shù)據(jù)總線輸出端子的最低位提供18位。x18模式要求在圖1中進行某些結(jié)構(gòu)方面的修改以求對正確的低位IC插腳提供18位而不論它們是從哪一個陣列(陣列12或14)讀出的。
在現(xiàn)有技術(shù)中，當使用普通的SRAM電壓檢測方式時，設(shè)計者可簡單地利用稍微附加三態(tài)邏輯通過將總線16電短路到總線18并通過將總線20電短路到總線22而很容易地在x18和x16構(gòu)造中間改變。然而，當在現(xiàn)代SRAM中使用電流檢測方式時，將總線16和18電短路并將總線20和22電短路是不可行的。如要將這些總線一起短路，總線上的寄生電阻和電容將會導(dǎo)致電流檢測產(chǎn)品的可靠性和性能的嚴重劣化。附加的電阻和電容將使在陣列12和14的讀出操作中幾乎不可能精確并一致地檢測單元電流。因此，現(xiàn)有技術(shù)的借助總線短路將第一存儲器構(gòu)造變換為第二存儲器構(gòu)造的方法在現(xiàn)代的電流檢測SRAM器件中是不可行的。
另外一種可用來提供不同字長的兩種產(chǎn)品的方法是設(shè)計兩個獨立的集成電路，一個用于第一存儲器構(gòu)造，而另一個用于第二集成電路構(gòu)造。兩個完全不同的集成電路的成本、維護、設(shè)計、保養(yǎng)、測試、生產(chǎn)及發(fā)貨不是吸引人的解決方案。保持兩種集成電路就會額外增加設(shè)計成本，耗費本可用于其他地方的寶貴的工程資源，減少投入市場的時間，并涉及其他的缺點。一般講，最好是設(shè)計一種可很容易構(gòu)造為x18模式或x36模式的產(chǎn)品，而不是設(shè)計兩個完全不同的獨立生產(chǎn)線。
因此，在工業(yè)界需要一種存儲器結(jié)構(gòu)，該結(jié)構(gòu)能夠利用電流檢測能力，可構(gòu)造為多種不同字長操作模式中的一種而同時保持電流檢測解決方案的高效率的速度*功率產(chǎn)品。
結(jié)合下面的附圖來考慮下面的優(yōu)選實施方案的詳細描述可對本發(fā)明得到更好的了解。附圖中圖1以框圖形式示出根據(jù)現(xiàn)有技術(shù)的存儲器。
圖2以框圖形式示出根據(jù)本發(fā)明的存儲器。
圖3以框圖形式示出圖2中的存儲器的電壓全局數(shù)據(jù)線對。
圖4以框圖形式示出圖2中的存儲器的電流檢測電路。
應(yīng)當了解，為使圖示簡化及表現(xiàn)清楚，附圖中示出的元件不一定是按比例繪制的。比如，為了清楚起見，某些元件的尺寸相對其他元件有所夸大。另外，在合適的地方，在附圖中重復(fù)使用標號以表示相應(yīng)的或類似的元件。
雖然下面將詳細描述本發(fā)明的數(shù)個實施方案，對所有實施方案通用的本發(fā)明的基礎(chǔ)是電流檢測存儲器，該存儲器是可利用電流電壓變換器和電壓模式全局數(shù)據(jù)線(vGDL)對并結(jié)合預(yù)充電均衡電路構(gòu)造成多個字寬度而可避免過長的電流模式全局數(shù)據(jù)線(iGDL)。采用這種結(jié)構(gòu)可顯著改進SRAM存儲器的讀出時間，并可提供可靠的高速數(shù)據(jù)讀出。
下面參考圖2-4詳細描述本發(fā)明的實施方案。
圖2以框圖形式示出根據(jù)本發(fā)明的存儲器50。請注意，為了簡化及清楚起見，存儲器50中對描述本發(fā)明不必要的部分未示出，比如行列解碼及位線檢測電路。存儲器50包含存儲器陣列或半陣列12和14；電流模式全局數(shù)據(jù)線(iGDL)16、18、20及22；電流檢測電路24-31；電壓模式全局數(shù)據(jù)線(vGDL)52和54；以及輸入/輸出緩沖器56-59。線16、18、20、22、52及54此處也可稱為總線。為圖示目的，存儲器50可構(gòu)造為具有字寬為x18或字寬為x36的存儲器。在其他的實施方案中也可采用其他的字寬，比如x72、x36、x18、x128、x64、x16、x8、x4或這些寬度的任意組合。
存儲器半陣列12和14中的每一個都包含多個配置成為平鋪式行列布置的常規(guī)靜態(tài)隨機存取存儲器(SRAM)單元塊。數(shù)據(jù)可從存儲器陣列12和14的左側(cè)及右側(cè)輸入和輸出，其中從陣列12或14發(fā)出的一半數(shù)據(jù)從右側(cè)進入或退出，而從陣列12或14發(fā)出的另一半數(shù)據(jù)從左側(cè)進入或退出。存儲器半陣列12的位線對(通常是互補的并且在圖2中未特別示出)通過位于陣列12和14之中的常規(guī)電流模式讀出放大器連接到標記為“iGDL0/iGDLB0”-“iGDL8/iGDLB8”的電流模式全局數(shù)據(jù)線18和20。與此類似，存儲器半陣列14的位線對(通常是互補的并且在圖2中未特別示出)通過常規(guī)電流模式讀出放大器連接到標記為“iGDL0/iGDLB0”-“iGDL8/iGDLB8”的電流模式全局數(shù)據(jù)線16和22。請注意，標記為iGDL#的線是普通信號，而標記為iGDLB#的是普通信號的補碼，從而生成差分信號。請注意，圖2特別示出x36結(jié)構(gòu)作為最大字長，從而總線16、18、20及22每個都具有9個數(shù)據(jù)位。
在圖2所示的x18模式中，電流模式全局數(shù)據(jù)線(iGDL)對連接于電流檢測電路24-31的第一端子。標記為“vGDL0/vGDLB0”-“vGDL8/vGDLB8”的電壓模式全局數(shù)據(jù)線(vGDL)對連接于電流檢測電路24-31的第二端子。電壓全局數(shù)據(jù)線對的另一端連接于與輸入/輸出電路56-59類似的輸入/輸出(I/O)電路。存儲器50右側(cè)的電壓模式全局數(shù)據(jù)線(vGDL)通過多個垂直配置的電壓模式數(shù)據(jù)線對52連接于輸入/輸出緩沖器58和59。存儲器50左側(cè)的電壓模式全局數(shù)據(jù)線通過多個垂直配置的電壓模式數(shù)據(jù)線對54連接于輸入/輸出緩沖器56和57。在后面的圖3中詳細示出總線52和54的具體布置及電路。
在圖2示出的實施方案中，存儲器50具體構(gòu)造為具有x18的寬度。然而，圖2的器件利用所選金屬掩模可以很容易就構(gòu)造為具有x18字長或x36字長。當存儲器50構(gòu)造為具有x36字長時，不使用電壓模式全局數(shù)據(jù)線(vGDL)對52和54，并且存儲器50在上層金屬(所選金屬選擇)中連接而使其表現(xiàn)為很類似于圖1的存儲器10。因此，在x36模式時，在寫周期期間36個輸入/輸出緩沖器35-42(示于圖1)中的每一個都從存儲器外部的源接受輸入數(shù)據(jù)，并且在存儲器50的讀周期期間輸入/輸出緩沖器35-42提供輸出數(shù)據(jù)。換言之，當構(gòu)造為x36模式時，圖形化上層金屬并刻蝕為使iGDLs16、18、20和22通過其各自的電流電壓電路24-31輸出到與56-59類似的36個I/O電路。因此，在此x36模式中，vGDL總線52和54(見圖3)完全與存儲器件的其他部分斷開。在此x36模式中，上層所選金屬掩模無效，不連接電路52和54，因為只在器件50的x18模式這才需要它們。
為了使存儲器50以x18字寬工作，使用不同的金屬掩模選擇將垂直配置的電壓模式全局數(shù)據(jù)線(vGDL)對52和54連接到電流檢測電路24-31，如圖2所示。金屬掩模選擇也只將36個完全片上輸入/輸出緩沖器56-59中的第18個的子集連接到垂直配置的電壓模式數(shù)據(jù)線對52和54。此外，三態(tài)緩沖器連接到電路24-31而使在任何時刻都只有陣列12或14中的一個驅(qū)動18個輸出緩沖器56-59。換言之，x18模式利用上層金屬掩模選擇連接vGDL 52和56和I/O緩沖器56-59的一個子集，如圖2所示，其中x36模式使用不同的掩模選擇來連接圖1所示的器件使所有36個I/O緩沖器56-59連接并使vGDL 52和54與器件隔離。這種方法及結(jié)構(gòu)容許在SRAM陣列層使用電流檢測并且x36和x18模式都可連接而不會加大電流總線寄生值(R和C)超過可接受的水平。因此，圖2的器件可利用金屬連線形成兩種字寬模式中的一種同時保持電流檢測操作，借此可使器件的速度*功率乘積保持很高而無論選擇何種構(gòu)造。
上述說明討論的是支持x18和x36兩種的有源電路是制作在器件上但不互連的方法。一旦確定x18和x36中哪一種是所需要的，就可將最后一層金屬置于器件上而使器件連接成為x18模式或x36模式。但是，重要的是要注意上面所討論的兩種構(gòu)造(x18和x36)也可在生產(chǎn)的最后利用軟件可編程三態(tài)緩沖器或位于總線通道上的熔絲同時使用硬連線方式連接成為器件。一旦兩種構(gòu)造連線形成，就可設(shè)定IC片上的用戶可編程的一個或多個位的集合或非易失性的永久位以構(gòu)造存儲器使其成為x18或x36模式中的一種。另外一種方式是在發(fā)生冗余修理操作的同時可有選擇地燒斷兩種不同總線構(gòu)造的通道中的熔絲，從而通過熔絲選擇x18或x36兩種模式中的一種。
在x18模式中和在存儲器50的讀周期期間，數(shù)據(jù)從存儲器半陣列12和/或存儲器半陣列14的選定位置讀出。讀出數(shù)據(jù)中的18位的每一位都提供給電流模式全局數(shù)據(jù)線對16、18、20和22的數(shù)據(jù)線差分對。依據(jù)數(shù)據(jù)是從存儲器半陣列12還是存儲器半陣列14讀出，利用合適的電流檢測電路24-31將檢測到的電流的數(shù)據(jù)位變換為vGDL 52和54上的差分電壓。之后借助總線52和54將差分電壓提供給輸入/輸出緩沖器56-59。輸入/輸出緩沖器的作用是將總線52和54上的差分數(shù)據(jù)位緩存和鎖存，并且在讀周期的場合，將差分電壓變換為單端數(shù)據(jù)信號，之后將該單端數(shù)據(jù)信號提供給存儲器集成電路(IC)的輸出端子。
在寫周期的場合，數(shù)據(jù)流基本上與讀周期的數(shù)據(jù)流相反。待寫入到存儲器50中的數(shù)據(jù)由輸入/輸出緩沖器56-59接受作為存儲器50外部源的單端信號。
雖然在示出的實施方案中是采用金屬掩模選擇來構(gòu)造存儲器50的字寬，但技術(shù)內(nèi)行可理解，利用有源電路，如可編程寄存器，來存儲構(gòu)造數(shù)據(jù)可在多種字寬中構(gòu)造存儲器50。另外，示出的實施方案僅僅揭示了在兩種字寬中進行構(gòu)造。在其他的實施方案中也可采用兩種以上的字寬。這可以通過就在輸入/輸出緩沖器56-59之前執(zhí)行另外的金屬選擇三態(tài)多路轉(zhuǎn)換及移位而實現(xiàn)。
通過使用電壓模式全局數(shù)據(jù)線(vGDL)對52和54來改變電流檢測存儲器如存儲器50的字寬，就可以避免使用過分長的電流模式全局數(shù)據(jù)線(iGDL)對，從而可減少訪問存儲器所需的時間并提供可靠的高速數(shù)據(jù)讀出。因此，圖2中的器件40很容易構(gòu)造成為兩種字寬中的一種而無需犧牲通常與SRAM存儲器相關(guān)的有利的速度*功率乘積。
圖3以示意圖的形式示出圖2的數(shù)據(jù)線對52的一個電壓全局數(shù)據(jù)線(vGDL)差分對65。數(shù)據(jù)線對65包含數(shù)據(jù)線68和69(兩者互補)；預(yù)充電均衡電路72；負載電路86、90和94；反相器79、80和83；以及傳輸門82和84。還示出了與數(shù)據(jù)線68和69連接的代表數(shù)據(jù)線68和69的寄生電阻的電阻器98-101及代表數(shù)據(jù)線68和69之間的耦合電容的電容器103和104。標記為“DATA”和“DATAB”的端子連接到電流檢測電路24-31的相應(yīng)的輸出端子。標記為“VGDLB”和“VGDL”的端子連接到相應(yīng)的輸入/輸出緩沖器56-59。
預(yù)充電均衡電路72包含P溝道晶體管73-77。P溝道晶體管73和74連接在數(shù)據(jù)線和標記為“VDD”的電源電壓之間。響應(yīng)判斷為邏輯低的標記為“FAMP_EN_OR”的控制信號或標記為“SAL_OR”的控制信號，P溝道晶體管73和74導(dǎo)通而使數(shù)據(jù)線68和69的電壓增加到VDD或接近VDD。P溝道晶體管75將數(shù)據(jù)線68連接到數(shù)據(jù)線69以均衡在預(yù)充電操作期間或接近預(yù)充電期間數(shù)據(jù)線68和69的電壓。P溝道晶體管76和77響應(yīng)判斷為邏輯低的標記為“FAMP_EN”的控制信號對標記為“DATA”和“DATAB”的輸入端子預(yù)充電。請注意，信號名稱之后的“B”表示該信號是具有同一名稱但不帶“B”的信號的邏輯補。
負載電路86包含P溝道晶體管87和88，負載電路90包含P溝道晶體管91和92，而負載電路94包含P溝道晶體管95和96。負載電路86、90和94也稱為分布工作負載電路，是沿數(shù)據(jù)線68和69的長度分布并用作有源負載以便在向數(shù)據(jù)線68和69提供數(shù)據(jù)時促進在數(shù)據(jù)線68和69之間產(chǎn)生電壓差。比如，如數(shù)據(jù)線68拉低并且數(shù)據(jù)線69拉高，則負載電路86的P溝道晶體管88將導(dǎo)通而使數(shù)據(jù)線69更快地拉高。與此類似，負載電路90和94的P溝道晶體管92和96也將分別幫助數(shù)據(jù)線69的電壓升高。
當存儲器50構(gòu)造為x18部件時，在存儲器50的讀周期期間來自電流檢測電路(比如電路24)的差分數(shù)據(jù)提供給反相器79和80的輸入端子。反相器79和80使數(shù)據(jù)信號反向并將其提供給傳輸門82和84。標記為“SAL”(讀出放大器鎖存)的邏輯高控制信號使傳輸門82和84導(dǎo)通，容許將數(shù)據(jù)提供給數(shù)據(jù)線68和69。請注意，在示出的實施方案中，數(shù)據(jù)線68和69及標記為DATA和DATAB的輸入端子是在如上所述訪問存儲器陣列12和14之前通過電路72進行預(yù)充電和均衡達到一個高電壓。負載電路86、90和94促進數(shù)據(jù)線68和69之間的電壓差增加。之后將此電壓差通過輸入/輸出緩沖器56-59中相應(yīng)的一個提供給存儲器50之外的目標。因此，圖3說明如何可使圖2的器件24-31的電壓輸出迅速變換以便快速高效并且不影響總線16-22上的電流檢測的方式輸出電壓。
圖4為圖2中示出的存儲器50的電流檢測電路24的示意圖。其他電流檢測電路25-31中的每一個都與電流檢測電路24完全相同。電流檢測電路24檢測通過標記為I1和I2的輸入端子分別流入電流檢測電路24中的電流I1和I2之間的差。利用I1和I2之間的差來檢測傳輸?shù)诫娏鳈z測電路24的數(shù)據(jù)。輸入端子I1和互補的輸入端子I2分別與iGDL0及iGDLB0連接。
電流檢測電路24包含用作電流源的P溝道絕緣柵場效應(yīng)晶體管(FET)126和128。場效應(yīng)晶體管126和128的柵極連接到一個端子以接受標記為“PRECHARGE”的信號。場效應(yīng)晶體管126和128的源極連接到VDD。電流檢測電路24也包含一個P溝道絕緣柵場效應(yīng)晶體管130，其柵極與標記為“ENABLE”的端子連接，并且源極連接到VDD。
電流檢測電路24還包含反相器112、N溝道絕緣柵場效應(yīng)晶體管(FET)120、反相器110及N溝道絕緣柵場效應(yīng)晶體管(FET)123。反相器112的構(gòu)成包括P溝道絕緣柵場效應(yīng)晶體管116和N溝道絕緣柵場效應(yīng)晶體管117。場效應(yīng)晶體管116和117的柵極通常相連而形成反相器112的輸入。場效應(yīng)晶體管116的源極用作反相器112的第一偏置節(jié)點并連接到場效應(yīng)晶體管130的漏極。場效應(yīng)晶體管117的源極用作反相器112的第二偏置節(jié)點并連接到場效應(yīng)晶體管的漏極和輸入端子I1。場效應(yīng)晶體管116和117的漏極通常相連以形成反相器112的輸出。反相器112的輸出與場效應(yīng)晶體管126的漏極及標記為“VO1”的數(shù)據(jù)輸出端子連接。
反相器110的構(gòu)成包括P溝道絕緣柵場效應(yīng)晶體管114及N溝道絕緣柵場效應(yīng)晶體管115。場效應(yīng)晶體管114及115的柵極通常相連以形成反相器110的輸入。場效應(yīng)晶體管114的源極用作反相器110的第一偏置節(jié)點并連接到場效應(yīng)晶體管130的漏極。場效應(yīng)晶體管115的源極用作反相器110的第二偏置節(jié)點并連接到場效應(yīng)晶體管123的漏極和互補輸入端子I2。場效應(yīng)晶體管114和115的漏極通常相連以形成反相器110的輸出。反相器110的輸出與場效應(yīng)晶體管128的漏極及電流檢測電路24的標記為“VO2”的互補數(shù)據(jù)輸出端子連接。
另外，反相器112的輸入與反相器110輸出連接，并且反相器110的輸入與反相器112的輸出連接。場效應(yīng)晶體管120和123的柵極連接到VDD。場效應(yīng)晶體管120和123的源極接地(VSS)。
電流檢測電路的構(gòu)成還包括反相器124和兩個開關(guān)，一個連接在反相器112和110之間，另一個連接在反相器112和110的第二偏置節(jié)點之間。最好是連接在反相器112和110的輸出之間的開關(guān)118是一個由P溝道絕緣柵場效應(yīng)晶體管和N溝道絕緣柵場效應(yīng)晶體管構(gòu)成的雙晶體管傳輸門。反相器124的輸入連接到標記為“EQ”用于接受均衡信號的端子。反相器124的輸出連接到開關(guān)118的P溝道場效應(yīng)晶體管的柵極。開關(guān)118的晶體管的源極通常連接到場效應(yīng)晶體管116和117的漏極。開關(guān)118的漏極通常與場效應(yīng)晶體管114和115的漏極連接。
最好是連接在反相器112和110的第二偏置節(jié)點之間的開關(guān)是一個由N溝道絕緣柵場效應(yīng)晶體管構(gòu)成的單晶體管傳輸門。場效應(yīng)晶體管112的柵極與EQ連接，場效應(yīng)晶體管122的源極與場效應(yīng)晶體管117的源極連接，而場效應(yīng)晶體管122的漏極與場效應(yīng)晶體管115的源極連接。
在運行時，電流檢測電路24通過檢測傳輸?shù)捷斎攵俗覫1和互補輸入端子I2的差分電流信號檢測數(shù)據(jù)。更具體說，電流檢測電路檢測分別流過輸入端子I1和互補輸入端子I2的電流I1和I2。電流I1和I2也稱為差分電流信號的第一和第二電流分量。電流檢測電路24生成兩個電流，一個流過場效應(yīng)晶體管117，而另一個流過場效應(yīng)晶體管115，相應(yīng)于電流I1和I2。之后，電流檢測電路24比較流過場效應(yīng)晶體管117和流過場效應(yīng)晶體管115中的電流而檢測數(shù)據(jù)。
應(yīng)當指出，電流檢測電路24的場效應(yīng)晶體管可以用其他類型的晶體管代替，比如雙極型晶體管、金屬半導(dǎo)體場效應(yīng)晶體管、結(jié)型場效應(yīng)晶體管、絕緣柵雙極型晶體管等等。另外，場效應(yīng)晶體管122的作用是作為一個開關(guān)，所以可以由任何類型的開關(guān)代替。技術(shù)內(nèi)行可以理解，對于場效應(yīng)晶體管，柵極是用作控制電極，并且源極和漏極是用作導(dǎo)流電極。因為通過輸出端子的VO1和互補輸出端子VO2的電壓波動大，比如從地電壓電平到VDD，連接在其間的傳輸門最好是如圖4所示的雙晶體管傳輸門。
盡管本發(fā)明是參考具體實施方案進行描述和示出，但并不企圖使其局限于示出的實施方案。技術(shù)內(nèi)行會承認在不脫離本發(fā)明的技術(shù)和范圍的情況下可對本發(fā)明進行修改和改變。比如，此處所敘述的方式可用來生成可在任何多個字長(比如72-36-18，32-16，128-64-32-16，等等)模式之間構(gòu)造的存儲器件。此處所敘述的本發(fā)明可應(yīng)用于任何存儲器件，比如DRAM、SRAM、高速緩存系統(tǒng)、內(nèi)嵌存儲器、鐵電存儲器、非易失性存儲器、EPROM、EEPROM、閃存、CCD(電荷耦合器件)存儲器、鐵磁器件以及類似的存儲器單元。雖然此處的圖2示出的是各陣列12和14的兩個半個陣列，但數(shù)值可從其他的結(jié)構(gòu)的存儲器的一側(cè)讀出或比此處所示出的更進一步進行分層分割。冗余度解決方案可與此處敘述的技術(shù)和設(shè)備集合使用。因此，本發(fā)明的企圖是涵蓋包括在后附的權(quán)利要求的范圍內(nèi)的所有的變化和修改。
權(quán)利要求
1.一種存儲器件，其特征在于具有第一半陣列和第二半陣列的第一存儲器陣列；連接在第一存儲器陣列的第一半陣列和第一組電流電壓變換器之間的第一數(shù)據(jù)總線；連接在第一存儲器陣列的第二半陣列和第二組電流電壓變換器之間的第二數(shù)據(jù)總線；連接到第一組電流電壓變換器的第三數(shù)據(jù)總線；以及連接到第二組電流電壓變換器的第四數(shù)據(jù)總線。
2.如權(quán)利要求1的存儲器件，其中第三數(shù)據(jù)總線包括將第三數(shù)據(jù)總線預(yù)充電到選定的預(yù)充電電壓的電路。
3.如權(quán)利要求1的存儲器件，其中第三數(shù)據(jù)總線通過在第一導(dǎo)體上提供存儲器單元的狀態(tài)和在第二導(dǎo)體上提供存儲器單元的互補狀態(tài)在第一存儲器陣列之內(nèi)以差分方式傳遞存儲器單元的狀態(tài)。
4.如權(quán)利要求3的存儲器件，其中第三數(shù)據(jù)總線包括在從第一存儲器陣列的讀出操作之前均衡第一導(dǎo)體上的電壓和第二導(dǎo)體上的電壓的電路。
5.如權(quán)利要求1的存儲器件，其中第三數(shù)據(jù)總線包括沿第三數(shù)據(jù)總線長度以不同距離分布的多個工作負載驅(qū)動電路。
6.如權(quán)利要求1的存儲器件，其中第三數(shù)據(jù)總線向第一存儲器陣列中讀出的每個存儲器單元傳遞差分導(dǎo)線上的差分信號，存儲器件的特征在于將第三數(shù)據(jù)總線的差分導(dǎo)線預(yù)充電到選定的預(yù)充電電壓的電路；在預(yù)充電操作期間均衡第三數(shù)據(jù)總線之內(nèi)的差分導(dǎo)線對的電路；以及沿第三數(shù)據(jù)總線長度以不同距離分布的多個工作負載驅(qū)動電路。
7.如權(quán)利要求6的存儲器件，其中第四數(shù)據(jù)總線向第一存儲器陣列中讀出的每個存儲器單元傳遞差分導(dǎo)線上的差分信號，存儲器件的特征在于將第四數(shù)據(jù)總線的差分導(dǎo)線預(yù)充電到選定的預(yù)充電電壓的電路；在預(yù)充電操作期間均衡第四數(shù)據(jù)總線之內(nèi)的差分導(dǎo)線對的電路；以及沿第四數(shù)據(jù)總線長度以不同距離分布的多個工作負載驅(qū)動電路。
8.如權(quán)利要求1的存儲器件，其中存儲器件包括與第一存儲器陣列鄰接的具有第一半陣列和第二半陣列的第二存儲器陣列；連接在第二存儲器陣列的第一半陣列和第三組電流電壓變換器之間的第五數(shù)據(jù)總線；連接在第二存儲器陣列的第二半陣列和第四組電流電壓變換器之間的第六數(shù)據(jù)總線；以及其中第三和第四數(shù)據(jù)總線用于連接到第三和第四組電流電壓變換器。
9.一種存儲器，其特征在于由存儲器單元構(gòu)成的第一存儲器陣列；與第一存儲器陣列連接的多個電流放大器；與多個電流放大器連接的電流全局數(shù)據(jù)總線；與電流全局數(shù)據(jù)總線連接的多個電流電壓變換器；與多個電流電壓變換器連接的電壓全局數(shù)據(jù)總線；以及與電壓全局數(shù)據(jù)總線連接的輸出驅(qū)動電路。
10.一種構(gòu)造存儲器件的方法，其特征在于提供一種集成電路，此集成電路包含存儲器陣列，此存儲器陣列與電流全局數(shù)據(jù)總線連接，而電流全局數(shù)據(jù)總線與電流電壓變換器連接，此集成電路包含電壓全局數(shù)據(jù)總線及輸出緩沖器，它們在開始時與電流電壓變換器斷開；確定存儲器件是否構(gòu)造為具有輸出字長為xN或xM，其中M＜N并且M為有限正整數(shù)；如選擇xM構(gòu)造，將電壓全局數(shù)據(jù)總線連接到電流電壓變換器并且將輸出緩沖器連接到電壓全局數(shù)據(jù)總線；以及如選擇xN構(gòu)造，不使用電壓全局數(shù)據(jù)總線將電流電壓變換器連接到輸出緩沖器。
全文摘要
存儲器件包含連接到4個分段電流數(shù)據(jù)總線的第一和第二存儲器陣列。當處于x36運行模式中時,電流數(shù)據(jù)總線相連通過數(shù)個電流電壓變換器直接與輸出緩沖器相連,當處于x18運行模式中時,電流數(shù)據(jù)總線相連以通過變換器和電壓總線與輸出緩沖器相連。連線的改變或是借助上層金屬選擇,或是通過軟件編程,器件可以很容易地連接成為兩種構(gòu)造之一而同時可保持速度*功率乘積。
文檔編號G11C11/409GK1257285SQ9912671
公開日2000年6月21日 申請日期1999年12月13日 優(yōu)先權(quán)日1998年12月14日
發(fā)明者迪米特里斯·C·派特拉克斯, 威·T·羅 申請人:摩托羅拉公司