用于混合存儲器的系統(tǒng)、方法和裝置的制造方法
【專利說明】
[0001] 本申請是申請日為2010年12月10日、申請?zhí)枮?01080054325. 8、發(fā)明名稱為"用 于混合存儲器的系統(tǒng)、方法和裝置"的中國發(fā)明專利申請的分案申請。
技術(shù)領(lǐng)域
[0002] 本發(fā)明的實施例總體上涉及集成電路領(lǐng)域，并且更具體地，涉及用于混合存儲器 的系統(tǒng)、方法和裝置。
【背景技術(shù)】
[0003] 由于存儲器導致了未來微處理器系統(tǒng)的關(guān)鍵瓶頸，所以對存儲器帶寬、功率效率 和形狀因數(shù)的優(yōu)化變得日益重要。大部分的CPU系統(tǒng)利用基于動態(tài)隨機存取存儲器（DRAM) 的大容量存儲器解決方案來提供容量和帶寬是常見的。然而，DRAM工藝技術(shù)主要是針對容 量和成本進行優(yōu)化的，卻犧牲了帶寬和功率效率。另一方面，通常用于CPU的邏輯工藝技術(shù) 是針對邏輯密度、功率效率和帶寬進行優(yōu)化的，其缺陷是較高的成本以及較低的存儲密度。
【附圖說明】
[0004] 在附圖的圖中，通過示例而非限制的方式示出了本發(fā)明的實施例，在附圖中，類似 的參考數(shù)字指代類似的元件。
[0005] 圖1是示出了實施至少一個混合存儲設備的計算系統(tǒng)的所選擇方面的高級框圖。
[0006] 圖2示出了混合存儲設備的實施例的更詳細的視圖。
[0007] 圖3A示出了包括在混合存儲器封裝中的層覆蓋型（strata-footprint)全混合存 儲緩沖器的實施例的側(cè)視圖。
[0008] 圖3B示出了包括在混合存儲器封裝中的層覆蓋型全混合存儲緩沖器的實施例的 俯視圖。
[0009] 圖4A示出了包括在混合存儲器封裝中的小覆蓋型（small-footprint)局部混合 存儲緩沖器的實施例的側(cè)視圖。
[0010] 圖4B示出了包括在混合存儲器封裝中的小覆蓋型局部混合存儲緩沖器的實施例 的分解側(cè)視圖。
[0011] 圖4C示出了包括在混合存儲器封裝中的小覆蓋型局部混合存儲緩沖器的實施例 的俯視圖。
[0012] 圖5示出了混合存儲器封裝的可替換實施例的側(cè)視圖。
[0013] 圖6描述了在每個存儲器層或存儲器瓦片（tile)中實施的用于在初始化期間能 夠動態(tài)地進行獨立尋址的掃描鏈邏輯的實施例。
[0014] 圖7是混合存儲設備中的存儲器瓦片的實施例的框圖。
[0015] 圖8是混合存儲設備中的存儲緩沖器的實施例的框圖。
[0016] 圖9示出了利用混合堆疊式存儲器的兩級存儲系統(tǒng)的實施例。
[0017] 圖10是利用自適應功率邏輯來優(yōu)化向混合存儲設備輸送的功率的過程的實施例 的流程圖。
[0018] 圖11是利用自適應刷新邏輯來優(yōu)化向混合存儲設備輸送的功率的過程的實施例 的流程圖。
【具體實施方式】
[0019] 實施例總體上針對用于實施混合存儲器的系統(tǒng)、方法和裝置。
[0020] 圖1是示出了實施至少一個混合存儲設備的計算系統(tǒng)的所選擇方面的高級框圖。
[0021] 示出了計算機系統(tǒng)100。該計算機系統(tǒng)可以是臺式計算機、服務器、工作站、膝上型 計算機、手持設備、電視機頂盒、媒體中心、游戲機、（例如車輛中的）集成系統(tǒng)或其他類型 的計算機系統(tǒng)。在若干實施例中，該計算機系統(tǒng)100包括用于將若干部件耦合在一起的系 統(tǒng)板1〇2(S卩，母板）。例如，系統(tǒng)板102能夠通過使用導線線路和特定的接口來耦合部件。 系統(tǒng)板102可以向被耦合的部件輸送功率。另外，系統(tǒng)板可以提供用于允許多個部件彼此 通信的通信接口。
[0022] 在耦合到系統(tǒng)板102的部件中有一個或多個中央處理單元（CPU)。雖然在許多 實施例中可能存在許多CPU，但是在圖1中所示的實施例中，為了清楚起見，僅示出了一個 CPU，即CPU104。CPU104可以是英特爾?公司的CPU或另一品牌的CPU。CPU104包括 一個或多個核。在所示的實施例中，CPU104包括四個核：核A(106)、核B(108)、核C(110) 和核D(112)。在其他實施例中，CPU104可以具有大于或小于圖1所示的四個核的多個核。 在許多實施例中，每個核（諸如核A(106))包括內(nèi)部功能塊，諸如一個或多個執(zhí)行單元、弓丨 退單元、一組通用和專用寄存器等。如果圖1中所示的核是多線程的或超線程的，則每個硬 件線程也可以被認為是核。
[0023] CPU104還可以包括一個或多個高速緩存器，諸如高速緩存器114。在未示出的許 多實施例中，實施了除了高速緩存器114之外的額外高速緩存器，其中在存儲器與每個核 中的執(zhí)行單元之間存在多級高速緩存器。在不同的實施例中，可以以不同的方式來分配高 速緩存器。在不同的實施例中，高速緩存器114可以具有許多不同大小中的一個大小。例 如，高速緩存器114可以是8兆字節(jié)（MB)高速緩存器、16MB高速緩存器等。另外，在不同的 實施例中，高速緩存器可以是直接映射高速緩存器、全關(guān)聯(lián)高速緩存器、多路組關(guān)聯(lián)高速緩 存器、或者具有其他類型的映射的高速緩存器。每個高速緩存器可以包括在相應CPU中的 所有核之間被共享的一個較大部分，或者可以被劃分成若干個分離的功能片（例如，每個 核具有一個片）。每個高速緩存器還可以包括在所有核之間被共享的一個部分以及作為每 個核的單獨功能片的若干個其他部分。
[0024] 在許多實施例中，CPU104通信地耦合到一個或多個混合存儲設備，諸如116?；?合存儲器包括垂直堆疊并至少部分地通過附著在襯底118上的混合存儲緩沖器120耦合到 襯底118的多個存儲器瓦片布局。在許多實施例中，給定存儲器瓦片的基本結(jié)構(gòu)可以是動 態(tài)隨機存取存儲器〇)RAM)的基本結(jié)構(gòu)。
[0025] 混合存儲器116設備通過高速（HS)輸入/輸出鏈路122(即，互連、總線等）通信 地耦合到CPU104。HS鏈路122通過HS輸入/輸出（I/O)接口 124通信地耦合到CPU104。 在不同的實施例中，CPU104和混合存儲器116可以通過使用PCI快速接口、全緩沖雙列直 插式存儲器模塊0HMM)接口、可調(diào)節(jié)存儲器接口（SMI)、專有點到點接口（諸如英特爾? 的QuickPath技術(shù)）或其他這樣的高速接口進行通信。
[0026] 在許多實施例中，鏈路122可以包括能夠傳輸數(shù)據(jù)、地址、控制和/或時鐘信息的 一個或多個光學導線、金屬導線或其他導線（即，線路）。在許多實施例中，所述鏈路是包括 多條通路的高速串行接口，每條通路在CPU與混合存儲器116之間傳輸分組化的數(shù)據(jù)。
[0027] 在許多實施例中，CPU104包括用于轉(zhuǎn)換在HS鏈路122上發(fā)送和接收的信息的存 儲控制器126。存儲控制器126耦合到HSI/O接口 124以獲得對鏈路122的訪問。在未示 出的其他實施例中，存儲控制器126可以是直接耦合到系統(tǒng)板102或潛在地集成在耦合到 系統(tǒng)板102的另一設備（例如，存儲控制器集線器）中的分立設備。
[0028] 為了清楚起見，沒有示出通常存在于計算機系統(tǒng)100中的其他的設備。這些設備 可以包括一個或多個額外的CPU、可以允許CPU104耦合到圖形和/或通信子系統(tǒng)的高性能 集線器綜合體。額外的部件可以包括容納I/O適配器的一個或多個I/O綜合體，所述I/O 適配器用于轉(zhuǎn)換CPU和包括I/O設備的I/O子系統(tǒng)（例如，大容量存儲設備、通用串行總線 (USB)設備等）之間的通信。一些I/O設備可以包括用于允許通過直接存儲器存?。―MA) 事務來從這種I/O設備直接訪問混合存儲器116的DMA能力。
[0029] 圖2示出了混合存儲設備的實施例的更詳細的視圖。
[0030] 混合存儲設備200的結(jié)構(gòu)可以包括許多存儲器瓦片，諸如存儲器瓦片202。存儲器 瓦片202包括至少一個存儲器陣列，即瓦片中的每個陣列由比特存儲單元柵格構(gòu)成，每個 存儲單元通過列和行解碼器進行尋址。存儲器瓦片的詳細框圖在圖7中示出，在下文進行 描述。
[0031] 返回到圖2,存儲器瓦片柵格構(gòu)成了單個存儲器層204。在圖2中，存儲器層204 由較粗的線特別指示，從而突出了（耦合到存儲器襯底208的）混合存儲緩沖器206上的 單個級處的所有瓦片。更具體地，存儲器層可以包括3D空間（3D空間坐標參照系在圖2的 頂部示出）中的X和Y方向上的任意數(shù)量的存儲器瓦片的柵格。例如，在圖2中所示的實 施例中，存儲器層（諸如存儲器層204)是X方向上的6個瓦片乘以Y方向上的8個瓦片， 每層總共是48個瓦片。
[0032] 在許多實施例中，存在著堆疊在彼此頂部的若干個存儲器層。在圖2中，在堆疊中 總共有8層。在該堆疊的底部示出的混合存儲緩沖器206可以包括若干個形狀中的一個形 狀。圖2中所示的形狀是層覆蓋型全混合存儲緩沖器，其涵蓋了與堆疊于其頂部上的存儲 器層相同數(shù)量的X、Y方向?qū)嶋H面積（realestate)。在許多其他實施例中，混合存儲緩沖 器包括緊湊型局部混合存儲緩沖器，其在X、Y方向上利用比層覆蓋型明顯少的空間。局部 混合存儲緩沖器在圖4A-4C中示出，將在下文中進行描述。
[0033] 關(guān)于圖2中所示的層覆蓋型全混合存儲緩沖器206,在瓦片的每一垂直列（諸如 突出的列X0,Y7(用虛線示出））的下面，存在著存儲緩沖器（MB)瓦片，諸如MB瓦片212。 MB瓦片包括用于與該MB瓦片對齊的特定列中的存儲器瓦片的緩沖器功能。在許多實施例 中，為了訪問整個存儲器瓦片列（例如，列210)，一組硅通孔（TSV)(諸如TSV214)穿過該 列中的每個相應層中的每個瓦片。圖8示出了混合存儲緩沖器功能塊的詳細框圖，將在下 面進一步詳細描述該圖。
[0034] 在許多不同的實施例中，存儲器襯底208可以由許多類型的襯底布局中的一種構(gòu) 成，雖然為了有助于討論的清楚性沒有描述襯底的具體示例性布局。
[0035] 圖3A示出了包括在混合存儲器封裝中的層覆蓋型全混合存儲緩沖器的實施例的 側(cè)視圖。
[0036] 在一些實施例中，全混合存儲緩沖器300通過S到SEC304耦合到封裝襯底302。 另外，在一些實施例中，S到SEC304可以包括球柵陣列（BGA)。在未示出的其他實施例 中，可以存在著被利用的另一種類型的耦合機制（例如，針柵陣列（PGA))。
[0037] 存儲器層直接堆疊在彼此的頂部。在圖3A中所示的實施例中，在堆疊中存在4個 存儲器層：存儲器層306、308、310和312。在許多實施例中，利用接合材料將每個存儲器層 接合到所述堆疊上的下一存儲器層。全混合存儲緩沖器通過使用TSV314和316耦合到每 個存儲器層。TSV314和316具有輸送功率和信息的能力（S卩，各個TSV可以從全混合存儲 緩沖器向存儲器層306-312輸送數(shù)據(jù)、地址、時鐘和控制信號，以及從存儲器層306-312向 全混合存儲緩沖器輸送數(shù)據(jù)）。
[0038] 全混合存儲緩沖器300可以部分地由于全混合存儲緩沖器300的大小而完全控制 對每個存儲器層306-312的功率輸送。例如，一些硅到襯底（S到S)電連接（EC) 304是功 率輸送線。在一些實施例中，S到SEC304包括焊接凸點，雖然在其他實施例中它們可以 包括其他連接技術(shù)。由于從封裝襯底302穿過S到SEC304的每條線到達全混合存儲緩 沖器300，所以該存儲緩沖器可以實施用于開啟并給包括層堆疊在內(nèi)的整個設備、給各個存 儲器層或者甚至可能給給定存儲器層內(nèi)的各個瓦片供電的功率選通方案。
[0039] 在其他