用于對非易失性存儲器進(jìn)行編程的動態(tài)位線偏壓的制作方法
【專利說明】
【背景技術(shù)】
[0001]本技術(shù)涉及非易失性存儲器。
[0002]在各種電子設(shè)備中使用半導(dǎo)體存儲器已變得日益流行。例如，在蜂窩電話、數(shù)字?jǐn)z影機、個人數(shù)字助理、移動計算設(shè)備、非移動計算設(shè)備以及其他設(shè)備中使用非易失性半導(dǎo)體存儲器。電可擦除可編程只讀存儲器(EEPROM)和閃存存儲器都屬于最流行的非易失性半導(dǎo)體存儲器。與傳統(tǒng)的全功能EEPROM相比，使用閃存存儲器(也是一種類型的EEPR0M)，可以在一個步驟中擦除整個存儲器陣列的內(nèi)容或存儲器的一部分的內(nèi)容。
[0003]傳統(tǒng)的EEPROM和閃存存儲器二者都利用了浮柵，該浮柵位于半導(dǎo)體基底中的溝道區(qū)之上并且與其絕緣。該浮柵位于源極區(qū)與漏極區(qū)之間。控制柵極設(shè)置在浮柵之上并且與其絕緣。由此形成的晶體管的閾值電壓(Vth)由浮柵上所保留的電荷量控制。亦即，在晶體管被接通以許可在它的源極與漏極之間進(jìn)行傳導(dǎo)之前，必須施加給控制柵極的最小電壓量由浮柵上的電荷電平控制。
[0004]一些EEPROM和閃存存儲設(shè)備具有用于存儲兩種范圍的電荷的浮柵，因此存儲元件可以在兩種狀態(tài)例如擦除狀態(tài)和編程狀態(tài)之間被編程/擦除。這樣的閃存存儲設(shè)備有時被稱為二進(jìn)制閃存存儲設(shè)備，這是因為每個存儲元件可以存儲一位數(shù)據(jù)。
[0005]通過識別多個有區(qū)別的容許/有效編程閾值電壓范圍來實現(xiàn)多狀態(tài)(也稱為多層)閃存存儲設(shè)備。每個有區(qū)別的閾值電壓范圍與編碼在存儲設(shè)備中的數(shù)據(jù)位的集合的預(yù)定值對應(yīng)。例如，當(dāng)每個存儲元件可以被放置在與四個有區(qū)別的閾值電壓范圍對應(yīng)的四個離散的電荷帶中的一個電荷帶中時，該存儲元件可以存儲兩位數(shù)據(jù)。
[0006]特別地，當(dāng)存儲設(shè)備縮小時，需要用于準(zhǔn)確地對閾值電壓范圍進(jìn)行編程的技術(shù)。
【附圖說明】
[0007]圖1是使用單行/列解碼器和讀/寫電路的非易失性存儲系統(tǒng)的框圖。
[0008]圖2A描繪了在圖1的存儲器陣列155中的NAND閃存存儲器單元的塊以及關(guān)聯(lián)的感測塊SBO、SBl和SB2。
[0009]圖2B描繪了圖2A的NAND串的橫截面圖。
[0010]圖3A是描繪了圖1的感測塊SBO的一個實施方式的框圖。
[0011]圖3B是描繪了作為對圖3A中描繪的四個數(shù)據(jù)鎖存器的集合的替選的三個數(shù)據(jù)鎖存器的集合的框圖。
[0012]圖3C是描繪了作為對圖3A中描繪的四個數(shù)據(jù)鎖存器的集合的替選的五個數(shù)據(jù)鎖存器的集合的框圖。
[0013]圖3D是描繪了作為對圖3A中描繪的四個數(shù)據(jù)鎖存器的集合的替選的兩個數(shù)據(jù)鎖存器的集合的框圖。
[0014]圖4A和圖4B描繪了具有快速編程模式和慢速編程模式的一遍編程操作。
[0015]圖5A至圖5C描繪了兩遍編程操作，其中在第二遍時使用快速編程模式和慢速編程模式。
[0016]圖6A至圖6D描繪了三遍編程操作，其中在第三遍時使用快速編程模式和慢速編程模式。
[0017]圖7A描繪了在使用快速編程模式和慢速編程模式的編程操作中由于圖7B中描繪的編程電壓和圖7C中描繪的位線電壓導(dǎo)致的存儲元件的Vth的進(jìn)展，其中，在慢速編程模式期間使用單個位線電壓。
[0018]圖8A描繪了使用快速編程模式和慢速編程模式的編程操作，在慢速編程模式中根據(jù)對慢速編程模式中的編程脈沖的計數(shù)來使用位線電壓。
[0019]圖SB提供了有關(guān)圖8A的步驟812的示例細(xì)節(jié)，在步驟812中，在數(shù)據(jù)鎖存器中重用位組合以提供對慢速編程模式中的編程脈沖的附加計數(shù)。
[0020]圖SC描繪了下述編程操作，在該編程操作中隨著編程操作前進(jìn)針對不同目標(biāo)數(shù)據(jù)狀態(tài)進(jìn)行驗證操作并且可以根據(jù)編程進(jìn)度重用位組合。
[0021]圖9A描繪了在使用快速編程模式和慢速編程模式的編程操作中由于圖9B中描繪的編程電壓和圖9C中描繪的位線電壓導(dǎo)致的存儲元件的Vth的進(jìn)展，其中，在慢速編程模式期間根據(jù)對慢速編程模式中的編程脈沖的計數(shù)來使用具有公共步長的不同位線電壓Vbl_sl、Vbl_s2 和 Vbl_s3。
[0022]圖9D描繪了在圖9C的慢速編程模式中使用的位線電壓根據(jù)Vpg步長的變化。
[0023]圖1OA描繪了可以在慢速編程模式中使用的位線電壓，其中在兩個編程脈沖期間使用相同位線電壓Vbl_sl，在此之后，在隨后編程脈沖期間使用更高位線電壓Vbl_s2。
[0024]圖1OB描繪了可以在慢速編程模式中使用的位線電壓，其中在慢速編程模式期間使用具有逐步更小的步長的不同位線電壓Vbl_s2和Vbl_s3。
[0025]圖1lA描繪了在使用快速編程模式和慢速編程模式的編程操作中由于圖1lB中描繪的編程電壓和圖1ic中描繪的位線電壓導(dǎo)致的存儲元件的Vth的進(jìn)展，其中，在慢速編程模式期間，根據(jù)對慢速編程模式中的編程脈沖計數(shù)在兩個編程脈沖期間使用相同位線電壓Vbl_sl，在此之后，在兩個隨后編程脈沖期間使用相同位線電壓Vbl_s2。
[0026]圖12A描繪了與下述情況相比存儲元件的Vth根據(jù)編程脈沖數(shù)量而增大的進(jìn)展，所述情況為:在慢速編程模式期間使用單個位線電壓的情況(線1200)以及在慢速編程模式期間根據(jù)對慢速編程模式中的編程脈沖的計數(shù)使用不同位線電壓的情況(線1202)。
[0027]圖12B描繪了與下述情況相比存儲元件的Vth根據(jù)編程脈沖數(shù)量的變化，所述情況為:在慢速編程模式期間使用單個位線電壓的情況(線1210)以及在慢速編程模式期間根據(jù)對慢速編程模式中的編程脈沖的計數(shù)使用不同位線電壓的情況(線1212)。
[0028]圖13描繪了在下述編程操作期間數(shù)據(jù)鎖存器中的值，所述編程操作中，使用單個鎖存器來指示快速編程模式還是慢速編程模式有效。
[0029]圖14A描繪了在下述編程操作期間數(shù)據(jù)鎖存器中的值，所述編程操作中，將來自“A”狀態(tài)的位組合重用于“B”狀態(tài)以與用于指示快速編程模式還是慢速編程模式有效的單個鎖存器組合來提供對慢速編程模式中的最多達(dá)兩個編程脈沖的計數(shù)。
[0030]圖14B描繪了在下述編程操作期間數(shù)據(jù)鎖存器中的值，所述編程操作中，將來自“A”狀態(tài)的位組合重用于“C”狀態(tài)以與用于指示快速編程模式還是慢速編程模式有效的單個鎖存器組合來提供對慢速編程模式中的最多達(dá)兩個編程脈沖的計數(shù)。
[0031]圖15A描繪了在下述編程操作期間在針對狀態(tài)E、A和B的數(shù)據(jù)鎖存器中的值，所述編程操作中，使用兩個鎖存器來提供對慢速編程模式中的最多達(dá)三個編程脈沖的計數(shù)。
[0032]圖15B描繪了圖15A的表的延續(xù)，其示出了針對狀態(tài)C的數(shù)據(jù)鎖存器中的值。
[0033]圖15C描繪了在下述編程操作期間數(shù)據(jù)鎖存器中的值，所述編程操作中，將來自“A”狀態(tài)的位組合重用于“B”狀態(tài)以與也用于提供計數(shù)的兩個鎖存器組合來提供對慢速編程模式中的最多達(dá)四個編程脈沖的計數(shù)。針對C狀態(tài)的鎖存器值為如圖15B中所描繪的那樣。
[0034]圖16A至圖16D描繪了在下述編程操作期間針對狀態(tài)Er和狀態(tài)A至狀態(tài)G的數(shù)據(jù)鎖存器中的值，所述編程操作中，使用兩個鎖存器來提供對慢速編程模式中的最多達(dá)三個編程脈沖的計數(shù)。
[0035]圖17描繪了在下述編程操作期間的數(shù)據(jù)鎖存器中的值，所述編程操作中，將來自“A”狀態(tài)的位組合重用于“B”狀態(tài)來提供對慢速編程模式中的一個編程脈沖的計數(shù)。
[0036]圖18A描繪了用于提供圖3A的感測模塊SMO的示例電路。
[0037]圖18B描繪了在編程驗證迭代的編程部分期間與圖18A的電路相關(guān)的電壓。
[0038]圖18C描繪了在圖18B的編程部分的不同階段期間圖18A的FLG節(jié)點和SEN節(jié)點的值。
【具體實施方式】
[0039]為了準(zhǔn)確編程提供了一種方法和非易失性存儲系統(tǒng)。
[0040]在編程操作期間，在針對不同數(shù)據(jù)狀態(tài)減少編程時間與實現(xiàn)窄的閾值電壓(Vth)分布之間存在折衷。通過使用較大的編程脈沖步長可以增大編程速度。然而，這導(dǎo)致超過驗證電平的大過沖，引起寬Vth分布。另一方面，如果使用較小的編程脈沖步長，則實現(xiàn)窄Vth分布，代價是增加編程時間。另一方法是針對每個目標(biāo)數(shù)據(jù)狀態(tài)以兩個分開的驗證電平來驗證存儲元件。在存儲元件的Vth達(dá)到其目標(biāo)數(shù)據(jù)狀態(tài)的低驗證電平(VL)之前，將存儲元件的位線電壓(Vbl)設(shè)定為低電平諸如OV以使得存儲元件具有相對快的編程速度。當(dāng)存儲元件的Vth超過低驗證電平時，將存儲元件的Vbl設(shè)定為中間電平以使得存儲元件具有相對慢的編程速度。當(dāng)存儲元件的Vth超過其目標(biāo)數(shù)據(jù)狀態(tài)的高驗證電平(VH)時，將存儲元件的Vbl設(shè)定為高電平以阻止(鎖定)對存儲元件進(jìn)行編程。
[0041]此外，在Vbl = OV的情況下，存儲元件的Vth隨著每個編程脈沖增大大致等于編程脈沖的步長的量。在中間Vbl的情況下，存儲元件的Vth隨著每個編程脈沖增大小于編程脈沖的步長的量?？梢詫⑨槍γ總€狀態(tài)在低驗證電平與高驗證電平之間的距離硅上最優(yōu)化并且將該距離設(shè)定為Vth分布最窄的點。
[0042]然而，如果低驗證電平與高驗證電平之間的間隔太大，則存儲元件的Vth增加量將轉(zhuǎn)回穩(wěn)定狀態(tài)值(例如，與編程脈沖步長相同)并且由此未實現(xiàn)慢速編程模式。另一方面，如果低驗證電平與高驗證電平之間的間隔太小，則許多存儲元件的Vth可以在一個編程脈沖期間跳過該間隔并且由此未降低其編程速度。通常，最優(yōu)間隔是編程脈沖步長的函數(shù)。較大編程脈沖步長往往使最優(yōu)間隔增大，這是因為Vth隨著每個編程脈沖進(jìn)行更大跳躍，并且由此需要更大間隔來確保Vth不會僅隨著一個編程脈沖來跳過間隔以及超過高驗證電平。
[0043]此外，隨著存儲設(shè)備縮小，編程噪聲變得更糟；其中編程噪聲被定義為存儲元件的編程速度與(例如，與編程脈沖步長相同的)標(biāo)稱Vth跳躍的偏差。在特定編程脈沖處，SP使多數(shù)存儲元件的Vth跳躍大致等于編程脈沖步長的量，仍存在Vth跳躍更大的許多存儲元件。因此，最優(yōu)間隔對于不同存儲元件并不相同并且難以針對存儲元件的集合最優(yōu)化。
[0044]為了克服這些問題，提供了下述編程技術(shù)，所述編程技術(shù)確保每個存儲元件在其Vth處于其目標(biāo)數(shù)據(jù)狀態(tài)的低驗證電平與高驗證電平之間時經(jīng)歷均勻慢速編程速度?？梢员３謱β倬幊棠Ｊ街惺┘又链鎯υ木幊堂}沖的計數(shù)，并且基于該計數(shù)將存儲元件的Vbl調(diào)節(jié)為一個或更多個中間電平。中間電平中的每個中間電平在不阻止(停止)編程的情況下使編程放慢。在一種方法中，Vbl隨著被計數(shù)的每個連續(xù)的編程脈沖而階躍式升高。其他方法也可以?？梢曰诖鎯υ木幊踢M(jìn)度來針對每個存儲元件獨立地設(shè)定Vbl。從而，針對每個存儲元件將編程最優(yōu)化。因此，針對存儲元件的集合獲得了較緊密的Vth分布。
[0045]編程技術(shù)的變型包括:使用基于計數(shù)的固定Vbl步長、使用基于計數(shù)的變化Vbl步長、使用基于計數(shù)的取決于數(shù)據(jù)狀態(tài)的Vbl步長、以及針對被計數(shù)的一個或更多個編程脈沖不使Vbl階躍式升高的選擇。
[0046]與每個位線關(guān)聯(lián)的數(shù)據(jù)鎖存器可以用于保持對編程脈沖的計數(shù)。在一種方法中，與每個位線關(guān)聯(lián)的數(shù)據(jù)鎖存器在存儲元件的Vth第一次超過低驗證電平之后保持使得能夠?qū)ψ疃噙_(dá)三個編程脈沖進(jìn)行計數(shù)的兩位或更多位數(shù)據(jù)。
[0047]接下來論述可以使用的示例存儲系統(tǒng)。通常，可以使用任何類型的非易失性存儲器。具有NAND串的存儲器僅為示例。圖1是使用單行/列解碼器和讀/寫電路的非易失性存儲系統(tǒng)的框圖。該圖示出了根據(jù)一個實施方式的具有用于對一頁存儲元件并行地讀取和編程的讀/寫電路的存儲設(shè)備190。存儲設(shè)備190可以包括一個或更多個存儲器管芯198。存儲器管芯198包括存儲元件的二維存儲器陣列155、控制電路110以及讀/寫電路165。
[0048]在一些實施方式中，存儲元件的陣列可以是三維的。存儲器陣列155通過字線經(jīng)由行解碼器130以及通過位線經(jīng)由列解碼器160可尋址。讀/寫電路165包括多個感測塊100并且使得能夠?qū)σ豁摯鎯υ⑿械刈x取或編程。通常，控制器150與一個或更多個存儲器管芯198包括在同一存儲設(shè)備190 (例如，可移除存儲卡)中。命令和數(shù)據(jù)經(jīng)由總線120在主機與控制器150之間以及經(jīng)由線路118在控制器與一個或更多個存儲器管芯198之間傳輸。
[0049]控制電路110與讀/寫電路165配合以對存儲器陣列155執(zhí)行存儲操作，并且控制電路110包括狀態(tài)機112、片上地址解碼器114以及電力控制模塊116。狀態(tài)機112提供對存儲操作的芯片級控制。片上地址解碼器114提供由主機或存儲控制器使用的地址與由解碼器130和160使用的硬件地址之間的地址接口。電力控制模塊116控制在存儲操作期間被供應(yīng)至字線和位線的電力和電壓。如以下進(jìn)一步論述，存儲器113可以存儲用于由狀態(tài)機使用的原始寫入數(shù)據(jù)、經(jīng)修改的寫入數(shù)據(jù)以及狀態(tài)位。
[0050]在一些實現(xiàn)方式中，可以將圖1的部件中的一些部件進(jìn)行組合。在各種設(shè)計中，可以將除存儲器陣列155以外的部件中的一個或更多個部件(單獨地或組合地)視作管理或控制電路。例如，一個或更多個控制電路可以包括下述中的任一項或其組合:控制電路110、狀態(tài)機112、解碼器114/160、電力控制模塊116、感測塊100 (包括圖3A中的處理器192和管理電路MC0)、讀/寫電路165、控制器150等。結(jié)合圖3A進(jìn)一步論述感測塊100。
[0051]在另一實施方式中，非易失性存儲系統(tǒng)使用雙行/列解碼器以及讀/寫電路。各個外圍電路訪問存儲器陣列155的相對側(cè)，以使得每側(cè)的訪問線路和電路的密度降低一半。從而，將行解碼器分成兩個行解碼器，將列解碼器分成兩個列解碼器。類似地，將讀/寫電路分成從陣列155的底部連接至位線的讀/寫電路以及從陣列155的頂部連接至位線的讀/寫電路。以這種方式，將讀/寫模塊的密度基本降低一半。
[0052]圖2A描繪了在圖1的存儲器陣列155中的NAND閃存存儲器單元的塊以及關(guān)聯(lián)的感測塊SBO、SBl和SB2。存儲器陣列可以包括許多塊。示例塊200包括多個NAND串NSO至NSll以及塊之間共享的相應(yīng)的位線例如BLO至BL11。每個NAND串在一端處連接至漏極選擇柵極(SGD)，并且漏極選擇柵極的控制柵極經(jīng)由公共SGD線連接。每個NAND串在其另一端處連接至源極選擇柵極，源極選擇柵極又連接至公共源極線220。例如，NSO包括源極側(cè)選擇柵極晶體管206和漏極側(cè)選擇柵極晶體管208。示例存儲元件230、240、250、260和270分別位于NSO至NS4中并且連接至WL3。例如，WL3可以是被選中用于編程的選中的字線，示例存儲元件可以是被選中用于編程的選中的存儲元件。連接至WL3的其他存儲元件也可以是選中的存儲元件。64條字線例如WLO至WL63在源極側(cè)選擇柵極與漏極側(cè)選擇柵極之間延伸。
[0053]在一種方法中，針對一組NAND串諸如四個NAND串提供一個感測塊。例如，SBO與BLO至BL3關(guān)聯(lián)，SBl與BL4至BL7關(guān)聯(lián)，以及SB2與BL8至BLll關(guān)聯(lián)。每個感測塊包括存儲器控制器，例如分別位于SBO、SBl和SB2中的MCO、MCl和MC2。每個感測塊還包括用于每個NAND串的感測模塊。分別在SBO、SBl和SB2