一種3d內存芯片的制作方法
【技術領域】
[0001]本發(fā)明涉及半導體存儲器，尤其涉及一種3D內存芯片。
【背景技術】
[0002]現(xiàn)行的計算機架構中，軟件和用戶數(shù)據(jù)存儲在硬盤(HD)或者新式的固態(tài)硬盤(SSD，使用閃存NAND Flash作為存儲介質)中。后者通過SATA、PCIe等串行接口與計算機主板連接。計算任務則在CPU和內存(如DRAM)之間進行，二者之間的通過標準接口協(xié)議(如DDR協(xié)議)進行通信。封裝后的內存芯片一般貼片安裝在主板上，或者是組合成內存條插在主板上設置的相應插槽內。
[0003]隨著計算機應用技術的迅猛發(fā)展，對于內存性能和容量的需求也與日倶增。
[0004]目前一種新型的內存--磁性隨機存儲器(MRAM，Magnetic Random Access
Memory)正在吸引人們的目光。它擁有靜態(tài)隨機存儲器(SRAM)的高速讀取寫入能力，以及動態(tài)隨機存儲器(DRAM)的高集成度，而且還可以像Flash閃存一樣在斷電后永久保留數(shù)據(jù)。同時，它的功耗在各種內存和存儲器件中最優(yōu)，待機功耗顯著優(yōu)于需要不斷刷新的DRAM，寫入功耗與Flash相比同樣也是優(yōu)勢巨大。而且MRAM不像DRAM以及Flash那樣與標準CMOS半導體工藝不兼容，其可以很容易地與邏輯電路集成在一個芯片中。為此這種高速內存已經(jīng)被視為DRAM內存的接班人。
[0005]但是在相當長的一段時間內，MRAM的成本還是會顯著高于DRAM，為兼具性能和成本的角度考慮，未來的一段時期內會出現(xiàn)MRAM和DRAM混合應用的情況，相應的系統(tǒng)架構如圖1所示。而這樣的架構帶來了以下問題:
[0006]1、主板上需要同時設置MRAM和DRAM的安裝位置，這就會占用更多的主板面積，阻礙了智能設備便攜化和小型化的發(fā)展。
[0007]2、現(xiàn)行的內存接口，如DDR接口，在主板上的走線非常繁瑣，更多的內存芯片使得主板設計難度加大。
[0008]另一方面，當需要擴充內存時，鑒于現(xiàn)有產品中單片內存芯片或單條內存的容量上限，就必須增加新的內存到主板上，這就進一步擴大了對于主板面積的要求。
[0009]—直以來單片內存芯片容量的擴大(相同面積時器件數(shù)量的增加，或是相同容量時芯片面積的縮小)主要依靠器件特征尺寸的縮小，但隨著半導體工藝技術的發(fā)展瓶頸，已經(jīng)無法單純依賴特征尺寸的縮小來維持摩爾定律。一些新的方法被研究和開發(fā)以進一步提高器件的集成度，其中就包括3D堆疊集成電路(3D-SIC)，其是通過過硅通孔(TSV，Through Silicon Vias)使多個堆疊的芯片實現(xiàn)互連。而在這種3D芯片結構中，各芯片的選通是一個需要解決的技術問題。
[0010]中國專利200910134523.4 (韓國優(yōu)先權)公開了一種具有芯片選通電極的半導體封裝和堆疊半導體封裝，其中涉及多個堆疊的半導體芯片，每個芯片都使用一個選通電極實現(xiàn)對于相應芯片的選通功能，并且所有選通電極均通過TSV貫穿所有芯片。隨著工藝技術的發(fā)展，可堆疊芯片的數(shù)量將不斷增加，當采用這種方式進行選通時，TSV的數(shù)量也會隨之增加。鑒于目前CMOS工藝線寬已經(jīng)達到納米級，而TSV的直徑仍處于微米級，從而隨著TSV數(shù)量增加，將造成芯片面積的大幅增加。
[0011 ] 現(xiàn)有的3D-DRAM標準，主要有海力士和AMD支持的HBM (High Bandwidth Memory)以及Intel支持、鎂光/三星主導的HMC(Hybrid Memory Cube)聯(lián)盟。它們均采用多片DRAM+Base Die/Logic Die垂直堆疊封裝的形式，Base/Logic Die是位于堆疊內存最底層的獨立芯片，其用于管理堆疊內存，并與外部的內存管理器直接溝通。雖然增加Base Die/Logic Die更有利于內存管理，但是同樣增加了制造成本且不支持現(xiàn)有的內存接口協(xié)議(如DDR協(xié)議)。

【發(fā)明內容】

[0012]有鑒于現(xiàn)有技術的上述問題，本發(fā)明的設計思想是基于3D-SIC技術將MRAM和DRAM混合使用，構成3D結構的內存芯片，并且針對MRAM和/或DRAM數(shù)量的增加，設計了一種簡單高效的選通機制，無需增加額外的內存管理芯片和多余的封裝引腳，即可實現(xiàn)多芯片間的選擇。
[0013]本發(fā)明的3D內存芯片包括:
[0014]N個層疊的MRAM芯片，N為正整數(shù)；
[0015]M個層疊的DRAM芯片，M為非負整數(shù)；
[0016]其中，所述MRAM芯片和所述DRAM芯片沿同一方向層疊設置，在本發(fā)明的實施例中示出的是垂直堆疊的芯片；所述MRAM芯片和所述DRAM芯片均采用DDR DRAM接口標準；所有所述MRAM芯片和所有所述DRAM芯片中相同的引線管腳通過過硅通孔電連接至同一個封裝引腳，即每個芯片上相同定義的引線管腳通過一根導線(采用TSV實現(xiàn))串聯(lián)到其相應的封裝引腳。
[0017]進一步地，所述N個層疊的MRAM芯片的位置較所述M個層疊的DRAM芯片的位置更遠離所述封裝引腳。在本發(fā)明的實施例中所述M個層疊的DRAM芯片處于所述N個層疊的MRAM芯片的下方。
[0018]進一步地，當M+N大于2X-1且小于或等于2X，X為正整數(shù)時，每個所述MRAM芯片和每個所述DRAM芯片內均設有X位地址標識，所述地址標識的每一位采用I或O表示，并且所有所述MRAM芯片和所有所述DRAM芯片的地址標識均各不相同。
[0019]進一步地，所述地址標識通過eFuse (微電溶絲)技術進行配置。
[0020]進一步地，每個所述MRAM芯片和每個所述DRAM芯片內均包括邏輯電路，所述邏輯電路用于將所述地址標識與其接收到的同樣采用I或O表示的X位選通地址信號進行比較，當兩者相同時，表示所述邏輯電路所在的芯片被選中。
[0021]進一步地，當X為奇數(shù)時，所述選通地址信號通過(X+l)/2根信號線進行傳輸；當X為偶數(shù)時，所述選通地址信號通過X/2根信號線進行傳輸。
[0022]進一步地，當片選信號(CS)被激活時，各所述MRAM芯片和各所述DRAM芯片接收所述選通地址信號。
[0023]進一步地，所述3D內存芯片通過DDR接口直接與CPU連接，所述選通地址信號和所述片選信號由所述CPU發(fā)出。
[0024]本發(fā)明還提出了一種采用上述3D內存芯片的3D芯片，所述3D芯片是使用所述3D內存芯片與主控芯片層疊，此時所述3D芯片通過過硅通孔與所述主控芯片實現(xiàn)接口連接，并且從所述主控芯片引出封裝引腳，即是將主控芯片和內存芯片通過3D-SIC技術層疊設置，形成具有特定功能的3D芯片。
[0025]本發(fā)明的3D內存芯片具有以下優(yōu)點:
[0026]1、將MRAM和DRAM混合使用，提高性能的同時也控制了成本；
[0027]2、基于3D-SIC技術將MRAM和DRAM設置為3D架構，節(jié)省了主板面積，簡化了主板設計，同時大大降低了內存擴容的壓力，有利于產品的便攜化和小型化；
[0028]3、在不增加芯片面積的前提下，實現(xiàn)對于各芯片的選通，且結構簡單，適用于大多數(shù)目前主流的接口標準。
[0029]