使用可配置個(gè)體時(shí)間延遲對(duì)數(shù)據(jù)總線信號(hào)的最佳采樣的制作方法
【專利說明】
[0001] 相關(guān)申請(qǐng)的交叉引用
[0002] 本申請(qǐng)要求2014年12月5日提交的美國(guó)臨時(shí)專利申請(qǐng)62/088，033、2014年12月8日 提交的美國(guó)臨時(shí)專利申請(qǐng)62/088，860、2014年12月8日提交的美國(guó)臨時(shí)專利申請(qǐng)62/088， 876、2014年12月8日提交的美國(guó)臨時(shí)專利申請(qǐng)62/088,891、以及2014年12月8日提交的美國(guó) 臨時(shí)專利申請(qǐng)62/088，911的權(quán)益，它們的公開內(nèi)容通過引用并入于此。
技術(shù)領(lǐng)域
[0003] 本公開總體上涉及總線接口，并且具體涉及用于補(bǔ)償總線接口信號(hào)中的時(shí)序偏斜 的方法和設(shè)備。
【背景技術(shù)】
[0004] 數(shù)據(jù)總線接口用于在諸如處理器和存儲(chǔ)器設(shè)備之類的各種各樣的電子設(shè)備中交 換數(shù)據(jù)。例如，同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)設(shè)備使用具有(除其它信號(hào)外)數(shù)據(jù)(DQ)和 數(shù)據(jù)選通(DQS)信號(hào)的并行數(shù)據(jù)總線。各種類型的SDRAM設(shè)備和相應(yīng)總線接口普遍使用。例 如，JEDEC固態(tài)技術(shù)協(xié)會(huì)已在2013年11月按照J(rèn)EDEC標(biāo)準(zhǔn)JESD79-4A指定了稱為"DDR4SDRAM" 的第四代雙數(shù)據(jù)速率(DDR4) SDRAM設(shè)備，通過引用將其引入于此。
[0005] 上面的描述作為對(duì)這一領(lǐng)域中的相關(guān)技術(shù)的一般概述給出，并且不應(yīng)被解釋為承 認(rèn)其包含的任何信息構(gòu)成抵觸本專利申請(qǐng)的現(xiàn)有技術(shù)。

【發(fā)明內(nèi)容】

[0006] 本文中描述的實(shí)施例提供包括接收要以共同采樣時(shí)序采樣的邏輯信號(hào)的組的方 法。針對(duì)組中的相應(yīng)邏輯信號(hào)選擇個(gè)體時(shí)間延遲，個(gè)體時(shí)間延遲單獨(dú)地將邏輯信號(hào)中的每 個(gè)邏輯信號(hào)對(duì)準(zhǔn)到共同采樣時(shí)序。邏輯信號(hào)中的每個(gè)邏輯信號(hào)被延遲所選擇的相應(yīng)個(gè)體時(shí) 間延遲，并且以共同采樣時(shí)序?qū)?jīng)延遲的邏輯信號(hào)的整個(gè)組進(jìn)行采樣。
[0007] 在一些實(shí)施例中，選擇個(gè)體時(shí)間延遲包括針對(duì)每個(gè)邏輯信號(hào)標(biāo)識(shí)其中邏輯信號(hào)有 效的相應(yīng)時(shí)序窗口，并且基于針對(duì)邏輯信號(hào)標(biāo)識(shí)的時(shí)序窗口而選擇個(gè)體時(shí)間延遲。在示例 實(shí)施例中，選擇個(gè)體時(shí)間延遲包括將時(shí)序窗口中的每個(gè)時(shí)序窗口居中于共同采樣時(shí)序。
[0008] 在公開的實(shí)施例中，選擇個(gè)體時(shí)間延遲包括響應(yīng)于檢測(cè)到不可能將所有時(shí)序窗口 居中于共同采樣時(shí)序，選擇共同采樣時(shí)序和個(gè)體時(shí)間延遲，使得(i)時(shí)序窗口與共同采樣時(shí) 序重疊，并且（ii)共同采樣時(shí)序與時(shí)序窗口的邊緣分開至少預(yù)定義時(shí)間余量。在實(shí)施例中， 選擇個(gè)體時(shí)間延遲包括選擇共同采樣時(shí)序和個(gè)體時(shí)間延遲使得時(shí)序窗口與共同采樣時(shí)序 重疊。
[0009] 在一些實(shí)施例中，將邏輯信號(hào)延遲由具有有限延遲范圍的可配置延遲元件來執(zhí) 行，并且選擇個(gè)體時(shí)間延遲包括探明個(gè)體時(shí)間延遲全部都在有限延遲范圍內(nèi)。在實(shí)施例中， 選擇個(gè)體時(shí)間延遲包括:針對(duì)可能供應(yīng)電壓的集，標(biāo)識(shí)其中至少預(yù)定義數(shù)目的邏輯信號(hào)有 效的相應(yīng)時(shí)序窗口；以及設(shè)置個(gè)體時(shí)間延遲以便將共同采樣時(shí)序定位在由時(shí)序窗口在電 壓-時(shí)序平面中形成的二維區(qū)域的形心。
[0010]在實(shí)施例中，接收邏輯信號(hào)包括接收來自存儲(chǔ)器設(shè)備的數(shù)據(jù)(DQ)信號(hào)。在實(shí)施例 中，接收邏輯信號(hào)包括接收來自存儲(chǔ)器設(shè)備的至少一個(gè)數(shù)據(jù)選通(DQS)信號(hào)。
[0011]依照本文中描述的實(shí)施例，附加地提供包括校準(zhǔn)器和采樣器的裝置。校準(zhǔn)器被配 置為接收要以共同采樣時(shí)序采樣的邏輯信號(hào)的組，被配置為針對(duì)組中的邏輯信號(hào)選擇單獨(dú) 地將邏輯信號(hào)中的每個(gè)邏輯信號(hào)對(duì)準(zhǔn)到共同采樣時(shí)序的相應(yīng)個(gè)體時(shí)間延遲，并且被配置為 將邏輯信號(hào)中的每個(gè)邏輯信號(hào)延遲所選擇的相應(yīng)個(gè)體時(shí)間延遲。采樣器被配置為以共同采 樣時(shí)序?qū)?jīng)延遲的邏輯信號(hào)的整個(gè)組進(jìn)行采樣。
【附圖說明】
[0012]結(jié)合附圖考慮，根據(jù)下面對(duì)其實(shí)施例的詳細(xì)描述，將會(huì)更充分地理解本公開，其 中：
[0013]圖1是示意性地圖示依照本文中描述的實(shí)施例的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)控制 器的框圖；
[0014] 圖2是示出依照本文中描述的實(shí)施例的在應(yīng)用個(gè)體時(shí)間延遲之前和之后的多個(gè)數(shù) 據(jù)總線信號(hào)的時(shí)序的圖；
[0015] 圖3是示意性地圖示依照本文中描述的實(shí)施例的用于使用個(gè)體時(shí)間延遲來設(shè)置針 對(duì)多個(gè)數(shù)據(jù)總線信號(hào)的最佳采樣點(diǎn)的方法的流程圖；
[0016] 圖4是圖示依照本文中描述的實(shí)施例的找到針對(duì)總線信號(hào)的有效時(shí)序窗口的中心 的可能位置范圍的處理的圖；
[0017] 圖5是圖示依照本文中描述的實(shí)施例的將多個(gè)數(shù)據(jù)總線信號(hào)的有效時(shí)序窗口居中 于單個(gè)采樣點(diǎn)的處理的圖；
[0018] 圖6是圖示依照本文中描述的實(shí)施例的找到針對(duì)總線信號(hào)的有效時(shí)序窗口的可能 位置的處理的圖；以及
[0019] 圖7是圖示依照本文中描述的實(shí)施例的補(bǔ)償數(shù)據(jù)總線信號(hào)組中的時(shí)序有效性窗口 的電壓相關(guān)偏移的處理的圖。
【具體實(shí)施方式】
[0020] 在一些電子設(shè)備中，總線的多個(gè)信號(hào)以樣本采樣時(shí)序被共同采樣。例如，DDR4存儲(chǔ) 器設(shè)備的數(shù)據(jù)總線被分成稱為八位元組的八個(gè)信號(hào)的組，并且每個(gè)八位元組的信號(hào)使用單 個(gè)采樣器通過相同位時(shí)序進(jìn)行采樣。
[0021] 然而在實(shí)踐中，例如由于設(shè)備封裝內(nèi)部或者印刷電路板(PCB)跡線上的不同路由， 由于設(shè)備或PCB制造中的處理變化，由于電壓或溫度變化，或者出于任何其它原因，不同總 線信號(hào)在時(shí)序偏斜方面可以彼此不同。原則上可能通過相同采樣時(shí)序?qū)@樣的信號(hào)進(jìn)行采 樣，但是以劣化的信號(hào)完整性和/或?qū)CB布局的嚴(yán)格限制為代價(jià)。
[0022] 本文中描述的實(shí)施例提供用于對(duì)總線信號(hào)進(jìn)行采樣同時(shí)補(bǔ)償因信號(hào)的不同而不 同的個(gè)體時(shí)序偏斜的方法和設(shè)備。在一些實(shí)施例中，DRAM控制器通過如上所述的被分成八 位元組的數(shù)據(jù)總線與DDR4存儲(chǔ)器設(shè)備進(jìn)行通信。DRAM控制器包括總線校準(zhǔn)模塊，總線校準(zhǔn) 模塊被配置為將給定八位元組中的信號(hào)延遲按信號(hào)獨(dú)立選擇的相應(yīng)個(gè)體延遲。
[0023] 在實(shí)施例中，總線校準(zhǔn)模塊包括多個(gè)可配置延遲元件(每個(gè)可配置延遲元件針對(duì) 每個(gè)信號(hào)）以及延遲控制模塊，延遲控制模塊計(jì)算用于每個(gè)信號(hào)的適當(dāng)延遲，并且據(jù)此配置 延遲元件。延遲控制模塊通常設(shè)置延遲以便將每個(gè)八位元組的信號(hào)對(duì)準(zhǔn)到單個(gè)共同采樣時(shí) 序。然后使用單個(gè)采樣器以延遲控制模塊設(shè)置的共同采樣時(shí)序?qū)Π宋辉M進(jìn)行采樣。當(dāng)總 線包括多個(gè)八位元組時(shí)，每個(gè)八位元組如上所述進(jìn)行處理并且使用單個(gè)相應(yīng)采樣器進(jìn)行采 樣。
[0024] 本文中描述了用于找到優(yōu)選共同采樣時(shí)序的各種方法。在示例方法中，延遲控制 模塊找到八位元組中的每個(gè)信號(hào)的"有效時(shí)序窗口"，即信號(hào)將被正確采樣的延遲范圍。延 遲控制模塊首先嘗試找到將會(huì)將所有八個(gè)有效時(shí)序窗口居中于相同采樣點(diǎn)的延遲集。這一 準(zhǔn)則稱為"居中準(zhǔn)則"。
[0025] 由于可配置延遲元件的延遲的有限范圍，以這種方式將所有八個(gè)有效時(shí)序窗口居 中并不總是可能的。如果發(fā)現(xiàn)不可能將時(shí)序窗口居中，延遲控制模塊嘗試找到至少使八個(gè) 信號(hào)與單個(gè)采樣點(diǎn)重疊的延遲集。這一準(zhǔn)則稱為"重疊準(zhǔn)則"。如果不能滿足重疊準(zhǔn)則，延遲 控制模塊推斷不可能將所有八個(gè)信號(hào)對(duì)準(zhǔn)到單個(gè)采樣點(diǎn)，并且宣告故障。
[0026] 在一些實(shí)施例中，在回復(fù)到重疊準(zhǔn)則之前，延遲控制模塊嘗試滿足"寬松居中準(zhǔn) 則"，其中八個(gè)信號(hào)與單個(gè)采樣點(diǎn)重疊，并且單個(gè)采樣點(diǎn)與所有有效時(shí)序窗口的邊緣分開至 少某個(gè)時(shí)間余量。
[0027] 在一些實(shí)施例中，延遲控制模塊還考慮由供應(yīng)電壓中的（例如采樣器的基準(zhǔn)電壓 中的)變化造成的有效時(shí)序窗口的位置變化。在示例實(shí)施例中，延遲控制模塊計(jì)算按電壓的 如上所述的個(gè)體延遲的相應(yīng)集。然后延遲控制模塊標(biāo)識(shí)其中整個(gè)八位元組被正確采樣的電 壓-時(shí)序組合。這些電壓-時(shí)序組合限定電壓-時(shí)序平面內(nèi)的二維(2-D)區(qū)域(例如，多邊形）。 延遲控制模塊計(jì)算這一區(qū)域的形心（"質(zhì)心"），并且使用形心的時(shí)序作為優(yōu)選共同采樣點(diǎn)。
[0028] 總之，本文中描述的方法和設(shè)備補(bǔ)償因數(shù)據(jù)總線信號(hào)的不同而不同的個(gè)體時(shí)序偏 斜。于是經(jīng)延遲補(bǔ)償?shù)男盘?hào)可以利用單個(gè)采樣時(shí)序進(jìn)行采樣，而不損害信號(hào)完整性。因?yàn)椴?樣不再對(duì)時(shí)序偏斜的個(gè)體變化敏感，所公開的技術(shù)放松了施加在封裝設(shè)計(jì)和電路布局上的 時(shí)序約束。
[0029]圖1是示意性地圖示依照本文中描述的實(shí)施例的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)控制 器20的框圖。在本示例中，DRAM控制器20控制第四代雙數(shù)據(jù)速率(DDR4)DRAM存儲(chǔ)器設(shè)備（圖 中未示出）。除其它任務(wù)外，DRA