基于fpga的sram讀寫控制實驗裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型屬于自動控制技術(shù)領(lǐng)域，具體涉及到一種基于FPGA的SRAM讀寫控制實驗裝置。
【背景技術(shù)】
[0002]學生在實踐的學習中，學生會遇到數(shù)據(jù)的讀寫速度較慢或，內(nèi)存不足的情況。但是，又對相關(guān)的知識缺乏認識，尤其是SRAM的讀寫控制，認識學習這種SRAM的讀寫控制顯得很重要，然而現(xiàn)在大多數(shù)的SRAM讀寫控制實驗裝置存在下述不足:電路復雜，調(diào)試不方便；SRAM讀寫控制方式是由軟件程序?qū)崿F(xiàn)的；不具有多種通信接口、及網(wǎng)絡連接和管理能力。

【發(fā)明內(nèi)容】

[0003]本實用新型所要解決的技術(shù)問題在于克服現(xiàn)有SRAM讀寫控制實驗裝置的不足，提供一種電路簡單、調(diào)試方便、具有多種通信接口的基于FPGA的SRAM讀寫控制實驗裝置。
[0004]解決上述技術(shù)問題所采用技術(shù)方案是它具有:一種基于FPGA的SRAM讀寫控制實驗裝置，它具有對整個裝置進行控制的控制器；通信電路，該電路與控制器相連；SRAM讀寫控制電路，該電路與控制器相連。
[0005]本實用新型的控制器為:集成電路U5的Bll腳、All腳、B12腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、Cll腳接集成電路Ul的47腳、46腳、44腳、43腳、41腳、40腳、38腳、37腳、24腳，集成電路U5的F15腳、F16腳、C16腳、G15腳、G16腳、B9腳、B16腳、E9腳、D9腳、C9腳、BlO腳、AlO腳、A15腳、F15腳、Fll腳、F9腳、FlO腳接集成電路U2的2腳、23腳、21腳、24腳、25腳、3腳?10腳、20腳、22腳、27腳，集成電路U5的D5腳、B4腳接集成電路U3的13腳、16腳，集成電路U5的D12腳、Dll腳接集成電路U4的3腳、2腳，集成電路U5的M15腳接晶體振蕩器Yl的4腳，集成電路U5的F4腳、H5腳、H14腳、Hl腳、J3腳、G12腳、H12腳、H13腳、J5腳、H3腳、J4腳、H4腳接插座J3的2腳?13腳，集成電路 U5 的 E3 腳、G3 腳、K3 腳、M3 腳、P4 腳、P7 腳、Tl 腳、PlO 腳、P13 腳、T16 腳、K14 腳、M14腳、E14腳、G14腳、A16腳、ClO腳、C13腳、Al腳、C4腳、C7腳接3V電源，集成電路U5的K7腳、Hll腳、H6腳、GlO腳?G6腳、D13腳、N4腳接1.2V電源，集成電路U5的L5腳、F12腳接2.5V電源，集成電路U5的G4腳、G13腳、K4腳、K13腳、M4腳、M13腳、N7腳、NlO腳、P5 腳、P12 腳、R2 腳、R15 腳、E2 腳、H16 腳、H15 腳、E13 腳、E4 腳、DlO 腳、D7 腳、C12 腳、C5腳、B15腳、B2腳、JlO腳?J7腳、HlO腳?H7腳、E12腳、M5腳接地，插座J3的I腳接地，晶體振蕩器Yl的I腳接3V電源、3腳接地；集成電路Ul的型號為74ALVC164245，集成電路U2的型號為IS61C64AL，集成電路U3的型號為SP3223，集成電路U4的型號為MAX488，集成電路U5的型號為EP4CE10F17C8。
[0006]由于本實用新型采用FPGA芯片，使得電路簡單外圍元件減少，提高了學生的認識，擴展了學生的視野，便于學生對FPGA的控制過程的理解，以及遠程通信和管理的充分認識。
【附圖說明】
[0007]圖1是本實用新型的電氣原理方框圖。
[0008]圖2是圖1中通信電路和SRAM讀寫控制電路的電子線路原理圖。
[0009]圖3是圖1中控制器的電子線路原理圖。
【具體實施方式】
[0010]下面結(jié)合附圖和實施例對本實用新型進一步詳細說明，但本實用新型不限于下述的實施例。
[0011]實施例1
[0012]在圖1、2、3中，本實施例的基于FPGA的SRAM讀寫控制實驗裝置由通信電路、控制器、SRAM讀寫控制電路連接構(gòu)成，通信電路與控制器相連，SRAM讀寫控制電路與控制器相連。
[0013]本實施例的SRAM讀寫控制電路由集成電路Ul、集成電路U2連接構(gòu)成，集成電路Ul的型號為74ALVC164245，集成電路U2的型號為IS61C64AL。集成電路Ul的2腳、3腳、5腳、6腳、8腳、9腳、11腳、12腳接集成電路U2的11腳?13腳、15腳?19腳，集成電路Ul的25腳、10腳、15腳、4腳、21腳、48腳、45腳、39腳、28腳接地，集成電路Ul的7腳和18腳接5V電源、42腳和31腳接3V電源，集成電路Ul的47腳、46腳、44腳、43腳、41腳、40腳、38腳、37腳、24腳接控制器，集成電路U2的14腳接地，28腳接5V電源，集成電路U2的2腳、23腳、21腳、24腳、25腳、3腳?10腳、20腳、22腳、27腳接控制器。
[0014]本實施例的通信電路由集成電路U3、集成電路U4、電容Cl?電容C4、電阻R1、插座J1、插座J2連接構(gòu)成，集成電路U3的型號為SP3223，集成電路U4的型號為MAX488。集成電路U3的2腳接電容C2的一端、3腳接電容Cl的一端、4腳接電容C2的另一端、5腳接電容C4的一端、6腳接電容C4的另一端、7腳接電容C3的一端、19腳和20腳接3V電源、18腳和I腳以及14腳接地、17腳接插座Jl的I腳、15腳接插座Jl的3腳、13腳和16腳接控制器，電容Cl的另一端接電容C3的另一端，集成電路U4的I腳接5V電源、4腳接地、5腳接插座J2的I腳、6腳接插座J2的2腳、8腳接插座J2的3腳以及電阻Rl的一端、7腳接插座J2的4腳以及電阻Rl的另一端、3腳和2腳接地。
[0015]本實施例的控制器由集成電路U5、晶體振蕩器Yl、插座J3連接構(gòu)成，集成電路U5的型號為EP4CE10F17C8。集成電路U5的Bll腳、All腳、B12腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、Cll腳接集成電路Ul的47腳、46腳、44腳、43腳、41腳、40腳、38腳、37腳、24腳，集成電路U5的F15腳、F16腳、C16腳、G15腳、G16腳、B9腳、B16腳、E9腳、D9腳、C9腳、BlO腳、AlO腳、A15腳、F15腳、Fll腳、F9腳、FlO腳接集成電路U2的2腳、23腳、21腳、24腳、25腳、3腳?10腳、20腳、22腳、27腳，集成電路U5的D5腳、B4腳接集成電路U3的13腳、16腳，集成電路U5的D12腳、Dll腳接集成電路U4的3腳、2腳，集成電路U5的M15腳接晶體振蕩器Yl的4腳，集成電路U5的F4腳、H5腳、H14腳、Hl腳、J3腳、G12腳、H12腳、H13腳、J5腳、H3腳、J4腳、H4腳接插座J3的2腳?13腳，集成電路U5的E3 腳、G3 腳、K3 腳、M3 腳、P4 腳、P7 腳、Tl 腳、PlO 腳、P13 腳、T16 腳、K14 腳、M14 腳、E14腳、G14腳、A16腳、ClO腳、C13腳、Al腳、C4腳、C7腳接3V電源，集成電路U5的K7腳、Hl I腳、H6腳、GlO腳?G6腳、D13腳、N4腳接1.2V電源，集成電路U5的L5腳、F12腳接2.5V電源，集成電路U5的G4腳、G13腳、K4腳、K13腳、M4腳、M13腳、N7腳、NlO腳、P5腳、P12腳、R2 腳、R15 腳、E2 腳、H16 腳、H15 腳、E13 腳、E4 腳、DlO 腳、D7 腳、C12 腳、C5 腳、B15 腳、B2腳、JlO腳?J7腳、HlO腳?H7腳、E12腳、M5腳接地，插座J3的I腳接地，晶體振蕩器Yl的I腳接3V電源、3腳接地。
[0016]本實用新型的工作原理如下:
[0017]系統(tǒng)上電，電路開始工作。數(shù)據(jù)信號從插座Jl的引腳3腳輸入到集成電路U3的15腳，再從集成電路U3的引腳16腳輸入到集成電路U5的引腳B4腳；插座J2的引腳3腳，4輸入到集成電路U4的引腳7腳、8腳，再從集成電路U4的引腳2腳輸出到集成電路U5的引腳Dll腳，其中，集成電路U5為FPGA芯片產(chǎn)生通信協(xié)議邏輯，將數(shù)據(jù)信號，做進一步處理，集成電路U4產(chǎn)生SRAM的寫控制邏輯，其中，控制信號從集成電路U5的引腳F9腳?Fll腳、Cll腳輸出到集成電路U2的引腳20腳、22腳、27腳；地址信號從集成電路U5的引腳 F15 腳、F16 腳、G15 腳、G16 腳、B9 腳、B16 腳、E9 腳、D9 腳、C9 腳、BlO 腳、AlO 腳、A15 輸出到集成電路U2的引腳2腳?10腳、21腳、23腳?25腳；數(shù)據(jù)信號從集成電路U5的引腳B11腳、B12腳、A11腳、A12腳、E1腳、E11腳、B14腳、A14腳輸出，經(jīng)過集成電路UI，輸入到集成電路U2的引腳11腳?13腳、16腳?19腳；由集成電路U4產(chǎn)生SRAM的讀控制邏輯，通過控制信號，地址信號，及數(shù)據(jù)信號，將SRAM的內(nèi)容讀入到集成電路U5的引腳Bll腳、B12腳、All腳、A12腳、ElO腳、Ell腳、B14腳、A14腳，集成電路U5產(chǎn)生的通信協(xié)議邏輯，將SRAM的內(nèi)容輸出到集成電路U3的引腳13腳，從集成電路U3的引腳17腳輸出，發(fā)送到插座Jl的引腳I腳；將SRAM的內(nèi)容輸出到集成電路U4的引腳3腳，從集成電路U4的引腳5腳、6腳輸出，發(fā)送到插座J2的引腳I腳、2腳。
【主權(quán)項】
1.一種基于FPGA的SRAM讀寫控制實驗裝置，其特征在于它具有: 對整個裝置進行控制的控制器； 通信電路，該電路與控制器相連； SRAM讀寫控制電路，該電路與控制器相連。2.根據(jù)權(quán)利要求1所述的基于FPGA的SRAM讀寫控制實驗裝置，其特征在于所述的控制器為:集成電路U5的Bll腳、All腳、B12腳、B12腳、A12腳、ElO腳、Ell腳、B14腳、A14腳、Cll腳接集成電路Ul的47腳、46腳、44腳、43腳、41腳、40腳、38腳、37腳、24腳，集成電路U5的F15腳、F16腳、C16腳、G15腳、G16腳、B9腳、B16腳、E9腳、D9腳、C9腳、BlO腳、AlO腳、A15腳、F15腳、Fll腳、F9腳、FlO腳接集成電路U2的2腳、23腳、21腳、24腳、25腳、3腳?10腳、20腳、22腳、27腳，集成電路U5的D5腳、B4腳接集成電路U3的13腳、16腳，集成電路U5的012腳、011腳接集成電路U4的3腳、2腳，集成電路U5的Ml5腳接晶體振蕩器Yl的4腳，集成電路U5的F4腳、H5腳、H14腳、Hl腳、J3腳、G12腳、H12腳、H13腳、J5腳、H3腳、J4腳、H4腳接插座J3的2腳?13腳，集成電路U5的E3腳、G3腳、K3腳、M3腳、P4 腳、P7 腳、Tl 腳、PlO 腳、P13 腳、T16 腳、K14 腳、M14 腳、E14 腳、G14 腳、A16 腳、ClO腳、C13腳、Al腳、C4腳、C7腳接3V電源，集成電路U5的K7腳、Hll腳、H6腳、GlO腳?G6腳、D13腳、N4腳接1.2V電源，集成電路U5的L5腳、F12腳接2.5V電源，集成電路U5的G4腳、G13 腳、K4 腳、K13 腳、M4 腳、M13 腳、N7 腳、NlO 腳、P5 腳、P12 腳、R2 腳、R15 腳、E2 腳、H16 腳、H15 腳、E13 腳、E4 腳、DlO 腳、D7 腳、C12 腳、C5 腳、B15 腳、B2 腳、JlO 腳?J7 腳、HlO腳?H7腳、E12腳、M5腳接地，插座J3的I腳接地，晶體振蕩器Yl的I腳接3V電源、3腳接地；集成電路Ul的型號為74ALVC164245，集成電路U2的型號為IS61C64AL，集成電路U3的型號為SP3223，集成電路U4的型號為MAX488，集成電路U5的型號為EP4CE10F17C8。
【專利摘要】一種基于FPGA的SRAM讀寫控制實驗裝置，對整個裝置進行控制的控制器；通信電路，該電路與控制器相連；SRAM讀寫控制電路，該電路與控制器相連。由于本實用新型采用FPGA芯片，使得電路簡單外圍元件減少，提高了學生的認識，擴展了學生的視野，便于學生對FPGA的控制過程的理解，以及遠程通信和管理的充分認識。
【IPC分類】G11C11/413
【公開號】CN204667886
【申請?zhí)枴緾N201520230585
【發(fā)明人】王雯, 張 雄, 黨學立
【申請人】榆林學院
【公開日】2015年9月23日
【申請日】2015年4月16日