專利名稱：具有差分信號線平衡扭絞的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路，特別是涉及集成電路中的平衡差分信號線。
相關(guān)技術(shù)如今集成電路靜態(tài)隨機存儲器(SRAM)用于各種應(yīng)用。特別是，高速同步SRAM用于諸如用于計算機系統(tǒng)、工作站等等的超高速緩存器的應(yīng)用。這些超高速緩存器為有可能再利用的數(shù)據(jù)或指令提供高速存儲。當改進集成電路技術(shù)時，微處理器的速度相應(yīng)增加。當微處理器速度增加時，SRAM的訪問時間必須減少以提供有效的超高速緩存。
人們在不斷地降低SRAM的電壓以減少能量消耗和熱的產(chǎn)生。例如，一些SRAM在大約1．8伏的電壓下工作。結(jié)果，位線對的電壓差異正逐漸減小。因此加強了位線信號分離的重要性以保持容限和可靠性。
SRAM和其它存儲器產(chǎn)品典型具有為一組存儲單元配置的信號線或位線的長差分線對。由于側(cè)壁與相鄰的差分線對和下面的基片耦合，所以出現(xiàn)這些差分線對經(jīng)受串擾的問題。串擾導(dǎo)致性能降低、信號分離惡化和速度降低。
一種降低由于串擾引起的信號惡化的方案是相隔一定距離扭絞差分線對以使該線對的每條布線表現(xiàn)相同的電容耦合。但是，傳統(tǒng)的扭絞金屬布線方案的問題在于在每個扭絞中，一個信號在金屬的多個層之間躍遷，而另一個不躍遷。每層金屬可能具有不同的電阻率。另外，每個扭絞需要一布線上的信號經(jīng)過一個通路，該通路可能也具有不同的電阻率。這些躍遷引起差分線對的電阻和電容不平衡，還可能導(dǎo)致信號惡化和降低信號分離。
為了補償傳統(tǒng)扭絞設(shè)計的不良影響，人們可以增加額外的扭絞。然而，該解決方案不適合諸如存儲裝置的許多應(yīng)用，因為許多比特單元后面跟著奇數(shù)個扭絞，導(dǎo)致不對稱性和與單個傳統(tǒng)扭絞有關(guān)的許多相同問題。
附圖的簡短描述在附圖中通過例子而不是限制地說明本發(fā)明，附圖中類似的單元引用類似的附圖標記，其中

圖1說明現(xiàn)有技術(shù)的差分線對扭絞。
圖2說明根據(jù)本發(fā)明的差分線對扭絞的一個實施例。
圖3以方框圖的形式說明集成電路存儲器，該存儲器包括如圖2所示扭絞的位線。
圖4更詳細地說明圖3所描述存儲裝置中的存儲器組的圖。
優(yōu)選實施例的描述通常，本發(fā)明提供了扭絞的差分線對以減少電容耦合的影響和均衡或平衡差分線對的電阻。本發(fā)明提供關(guān)于電阻、電容、和工藝偏差平衡的扭絞結(jié)構(gòu)。在本發(fā)明一個實施例的扭絞設(shè)計中，在扭絞區(qū)的每條布線或?qū)Ь€經(jīng)過兩層金屬。另外，每條布線經(jīng)過相同數(shù)目的通路，并可能經(jīng)歷相同數(shù)目的彎曲。每條布線將表現(xiàn)與鄰線側(cè)壁相同的串擾，因為同一平面中沿每個側(cè)壁的每條布線的長度大致相同。在某些實施例中，這里公開的扭絞差分線對減少信號惡化、增強信號分離并因此允許更高的集成電路的時鐘速度。
圖1說明現(xiàn)有技術(shù)的布局，其中信號線差分線對是扭絞布線。差分線對的第一布線1運送信號BL(位線)。第二布線2運送信號BLB(互補位線信號)，并分路到具有通路3的第一金屬層4?？梢钥闯?，只有第二布線2接觸通路3，并分路到下面的金屬層4。通路3和下面金屬層4的存在為BLB的信號路徑引入附加電阻，在BL的信號路徑中不存在。另外，因為一部分BLB在下面的金屬層并更接近集成電路的工作電路，BLB和下面基片間的電容耦合大于BL和下面基片間的電容耦合。此不對稱結(jié)構(gòu)可能導(dǎo)致差分線對的電阻和電容不平衡，還可能導(dǎo)致信號惡化、減少的信號分離、和更高的訪問時間。
圖2說明根據(jù)本發(fā)明的差分線對扭絞結(jié)構(gòu)的一個實施例。例如信號線BL和BLB在集成電路存儲器中傳送差分信號并且可能只是彼此平行經(jīng)過相對較長距離的許多這種信號線的其中兩條。從圖2可以看出，第一布線6運送信號BL并包含位于導(dǎo)線BLB的通路14和通路9之間第二金屬層的第一長度7。注意在說明這個實施例時，關(guān)于層的術(shù)語“第一”和“第二”用于分別表示上下金屬層。另外，用于形成第一金屬層和第二金屬層的金屬可以包括鋁或銅。金屬層由電介質(zhì)層隔開。通路9連接第一長度7和位于第一金屬層的第二長度8。通路13連接第二長度8和位于第二金屬層的剩余部分布線。
第二布線10傳送互補信號BLB。通路14和15將第二布線10分路或連接到第一金屬層的第一長度11，并回到第二金屬層的第二長度12。檢查圖2可以看出，第一布線6和第二布線10實質(zhì)上在每一金屬層具有相等的長度。布線6和10還具有其鄰近的平行線16和17。第一布線6和第二布線10還包含兩個通路并具有在第一金屬層相等長度的部分以平衡兩條金屬線的相對電阻。另外，第一布線6和第二布線10在同一平面沿相等長度面對每條布線16和17。這樣，側(cè)壁電容耦合的影響和下面基片電容耦合的影響都可以減小或抵消。
在圖2所示的實施例中，每個長度的布線還包含相同數(shù)目的彎曲。例如，長度7和11都包含4個彎曲，長度8和12也是。這樣，可以最小化由于工藝偏差引起的不良影響。
還參見圖2，應(yīng)該注意因為第一布線6和第二布線7實質(zhì)上在每一金屬層具有相等的長度和寬度，每條布線與相鄰的上下平面呈現(xiàn)大致相同的電容，減少與集成電路各層之間電容差異有關(guān)的不良影響。另外，使這兩條導(dǎo)線在第一金屬層和第二金屬層中長度相等來平衡兩個金屬層之間電阻率的任何差別。
注意在圖2中，布線主要位于上面第二金屬層，并分路到下面第一金屬層以實現(xiàn)扭絞。如果人們看該結(jié)構(gòu)的橫截面，則將看到布線向下投影到扭絞處的第一金屬層。雖然已經(jīng)關(guān)于扭絞描述了本發(fā)明，其中布線分路到下面的金屬層，本領(lǐng)域普通技術(shù)人員將理解扭絞的垂直方向是任意的并可以沿其它方向來實現(xiàn)。
圖3以方框圖的形式說明集成電路存儲器，其中集成電路存儲器包括如圖2所述扭絞的位線。存儲器20是以CMOS實現(xiàn)的同步集成電路SRAM。CMOS集成電路是包括同一集成電路上多個CMOS(互補型金屬氧化物半導(dǎo)體)晶體管的電路。存儲器20包括存儲器組21、行地址緩存器23、行地址預(yù)解碼器／鎖存器24、行選擇電路25、列地址緩存器26、列地址預(yù)解碼器／鎖存器27、列邏輯28、時鐘電路29、位線負載31、和數(shù)據(jù)輸入／輸出(I／O)電路32。
存儲器組21包括多個以行和列組織的諸如存儲單元22的存儲單元。字線和耦合到該字線的存儲單元包括一行存儲單元。位線線對和耦合到該位線線對的存儲單元包括一列存儲單元。每個存儲單元是傳統(tǒng)的將P溝道晶體管用作上拉裝置的六個晶體管SRAM單元。但是，存儲單元還可以是將多晶硅負載電阻器用作上拉裝置代替P溝道晶體管的四個晶體管SRAM單元。存儲單元位于字線和位線線對的每個交點。例如，存儲單元22耦合到標有“WL”的字線和標有“BL”和“BLB”的位線線對。存儲單元組21通過行解碼和列解碼可尋址，每個存儲單元具有行和列交點的唯一地址。每條字線耦合到行選擇電路25，每條位線耦合到位線負載31和列邏輯28之間。
行地址緩存器23具有多個用于接收標有“行地址”的行地址的第一輸入端，和多個用于提供標有“緩存行地址”的緩存行地址信號的輸出端。行地址預(yù)解碼器／鎖存器24具有多個用于接收標有“緩存行地址”的緩存行地址的第一輸入端、第二輸入端、和多個用于提供標有“預(yù)解碼行地址”的預(yù)解碼行地址信號的輸出端。
列地址緩存器26具有多個用于接收標有“列地址”的列地址的第一輸入端，和多個用于提供標有“緩存列地址”的緩存列地址信號的輸出端。列地址預(yù)解碼器／鎖存器27具有多個用于接收標有“緩存列地址”的緩存列地址的第一輸入端、第二輸入端、和多個用于提供標有“預(yù)解碼列地址”的預(yù)解碼列地址信號的輸出端。注意在其它實施例中解碼和預(yù)解碼數(shù)量可能不同，并且對描述本發(fā)明來說不重要。
時鐘電路29具有用于接收標有“CLK”的外部時鐘信號的第一輸入端，和耦合到行地址預(yù)解碼器／鎖存器24、列地址預(yù)解碼器／鎖存器27和I／O電路32的輸出端，I／O電路32用于提供標有“K”的內(nèi)部時鐘信號。另外，時鐘信號可能布線在圖3未示出但必須提供同步操作的存儲器20的其它部分。但是，注意時鐘信號K是差分信號，在圖3只說明了差分時鐘信號K的實部。
數(shù)據(jù)I／O電路32具有用于提供和接收標有“數(shù)據(jù)”的數(shù)據(jù)信號的多個第一端，和耦合到列邏輯28的多個第二端。
為了從諸如存儲單元22的存儲單元中讀取數(shù)據(jù)位，行地址提供給行地址緩存器23，列地址提供給列地址緩存器26。響應(yīng)于時鐘信號K的上升沿，在行和列預(yù)解碼器／鎖存器24和27分別鎖存行和列地址，鎖存的預(yù)解碼行和列地址提供給行選擇25和列邏輯28以選擇字線和位線線對。字線驅(qū)動器(未示出)將字線電壓驅(qū)動到邏輯高，其選擇存儲區(qū)的行。列邏輯28將位線線對BL／BLB耦合到讀出放大器(未示出)。在所選存儲單元存儲的數(shù)據(jù)位以互補位線線對的相對較小的差動電壓存在。讀出放大器檢測和放大差分電壓并將其傳送到I／O電路32。具有大約1．8伏的電源電壓，位線線對上的差分電壓可能是20mV或更低。在這么低的低壓，位線線對位線的相對電阻和電容耦合的任何不平衡都可能引起噪聲容限降低并可能需要更多的時間用于適當?shù)男盘柗蛛x。另外，在使用圖1所示扭絞的存儲器中，位線的不等電阻可能會使讀出放大器在恢復(fù)和以正確方向放大之前，最初以錯誤方向放大位線線對上的小差分電壓，導(dǎo)致存儲器的訪問時間增加?？梢岳脠D2說明的扭絞設(shè)計補償此電阻不平衡。
在存儲器20的寫周期期間，數(shù)據(jù)流向?qū)嶋H上相反。行地址提供給行地址緩存器23，列地址提供給列地址緩存器26。響應(yīng)于時鐘信號K的上升沿，在行和列預(yù)解碼器／鎖存器24和27分別鎖存行和列地址，鎖存的預(yù)解碼的行和列地址提供給行選擇25和列邏輯28以選擇字線和位線線對。字線驅(qū)動器(未示出)將字線電壓驅(qū)動到邏輯高，其選擇存儲單元的行。數(shù)據(jù)信號提供給I／O電路32，I／O電路32提供相應(yīng)的數(shù)據(jù)信號給所選的位線線對。電壓差分驅(qū)動選定的將數(shù)據(jù)位寫入諸如存儲單元22的存儲單元的位線線對。在寫周期的最后，位線線對上的差分電壓寫周期減少到足夠小的程度以防止數(shù)據(jù)在下一讀周期被錯誤寫入存儲單元。由位線負載31實現(xiàn)位線線對的均衡和預(yù)充電(寫恢復(fù))。
在圖4更詳細地表示存儲器組21。存儲器組21包含多個存儲區(qū)34。每個存儲區(qū)34包含一組位；在一種結(jié)構(gòu)中，每個存儲區(qū)34具有256x72個位。多個差分線對35、36、37、38、和39橫過所有的存儲區(qū)22并耦合到存儲區(qū)的存儲單元。雖然為了討論只描述了五個差分線對或位線線對，但是可以理解許多更多的差分線對典型存在于現(xiàn)代裝置中。每一個差分線對35、36、37、38、和39可能經(jīng)歷由于與相鄰線對電容耦合的串擾。如上所述，差分線對35、36、37、38、和39具有上述和圖2所說明的周期扭絞45、46、47、48、和49以平衡和抵消電容耦合的影響。
在說明的實施例中，每一存儲區(qū)之間的面積用于如圖2所示扭絞位線線對。如圖2所示扭絞位線線對需要比圖1所示現(xiàn)有技術(shù)扭絞存儲區(qū)之間的更多面積。再參見圖2，為了減少扭絞所需的面積量而且仍然具有在第一金屬層的所需長度，位線6和10在通路9和13之間的部分“彎曲”。每條位線具有相同數(shù)目的彎曲以確保每條位線的電阻大致相同。通路9和13之間的位線彎曲數(shù)與通路14和15之間位線的彎曲數(shù)相同。在這種方式，可以補償?shù)谝唤饘賹雍偷诙饘賹又g的工藝偏差。注意平面圖中，每條位線本質(zhì)上是另一個的鏡像。在其它實施例中，如果存儲區(qū)34之間存在足夠的空間，則通路9和13之間的兩條位線部分可以是直的，或者沒有彎曲，以實現(xiàn)相鄰位線之間相等的平衡電阻和電容。另外在其它實施例中，在存儲單元連接位線之間有足夠空間的實施例中，圖2所示的扭絞可以通過存儲器組形成在使用扭絞位線的集成電路存儲器中，一些差分線對可能具有偶數(shù)個扭絞，一些可能具有奇數(shù)個扭絞。如果如現(xiàn)有技術(shù)圖1所述進行扭絞，導(dǎo)線相對電阻依賴扭絞數(shù)是偶數(shù)還是奇數(shù)。但是，當如圖2所示實現(xiàn)扭絞時，無論扭絞數(shù)是偶數(shù)還是奇數(shù)差分線對每條導(dǎo)線的電阻將大致相同。
盡管已經(jīng)關(guān)于特定的存儲裝置描述了本發(fā)明，本領(lǐng)域普通技術(shù)人員可以理解本發(fā)明還可以用于連接諸如例如DRAM的其它存儲器件、包含超高速緩存器的微處理器、和具有多個并行長信號金屬線的其它數(shù)據(jù)處理裝置。
雖然已經(jīng)在優(yōu)選實施例的上下文中描述了本發(fā)明，對本領(lǐng)域技術(shù)人員來說本發(fā)明可以多種方式改變，除了上述的具體指出的許多實施例外。相應(yīng)地，希望權(quán)利要求書覆蓋所有落入本發(fā)明真正范圍內(nèi)的修改。
上面關(guān)于特定的實施例描述了好處、其它優(yōu)點、和對問題的解決方案。但是，可能引起任何優(yōu)點、優(yōu)點、或解決方案發(fā)生或變得更明顯的優(yōu)點、優(yōu)點、對問題的解決方案和任何因素并沒有解釋為權(quán)利要求書所有或任何關(guān)鍵、需要、或必要特征或因素。這里所使用的術(shù)語“包括”，“組成”，或其它類似術(shù)語指的是非窮舉的包括，因此包括一組單元的工藝、方法、物品或裝置不僅包括那些單元還可能包括沒明顯列出的或這些處理、方法、物品或裝置固有的其它單元。
權(quán)利要求
1．一種集成電路，其特征在于存儲器組，具有一個以上的耦合到位線線對的存儲單元，位線線對具有第一位線和第二位線；第一導(dǎo)電層；位于第一導(dǎo)電層上的第二導(dǎo)電層，其中第一和第二位線通常在第二導(dǎo)電層中彼此平行形成；一部分第一位線在第一導(dǎo)電層形成并在位線扭絞區(qū)從第二位線下面交叉到第二位線的另一側(cè)；和一部分第二位線在第一導(dǎo)電層形成，用于平衡在第一導(dǎo)電層形成的這部分第一位線的電阻。
2．權(quán)利要求1的集成電路，其中第一和第二導(dǎo)電層包括金屬。
3．權(quán)利要求1的集成電路，其中第一導(dǎo)電層中的這部分第一位線和第一導(dǎo)電層中的這部分第二位線具有相同的彎曲數(shù)目。
4．權(quán)利要求3的集成電路，其中第二導(dǎo)電層中的第二位線和第一導(dǎo)電層中的第二位線具有相同的彎曲數(shù)目。
5．權(quán)利要求1的集成電路，其中第一導(dǎo)電層中的這部分第一位線和第一導(dǎo)電層中的這部分第二位線長度大致相同。
6．權(quán)利要求1的集成電路，其中第一和第二位線具有相同數(shù)目的通路，這些通路用于耦合第一導(dǎo)電層和第二導(dǎo)電層。
7．權(quán)利要求1的集成電路，其中該集成電路是靜態(tài)隨機存儲器。
8．權(quán)利要求1的集成電路，其中存儲器組由一個以上的存儲區(qū)組成，位線扭絞區(qū)位于該存儲器組的相鄰存儲區(qū)之間。
全文摘要
一種為差分小信號線對設(shè)計的均衡扭絞,該扭絞平衡電阻、電容和工藝偏差。在本發(fā)明的扭絞設(shè)計中,每條布線(6,10)經(jīng)過兩層金屬。另外,每條布線(6,10)經(jīng)過相同數(shù)目的通路(9,13,14,15),和相同數(shù)目的彎曲。每條布線(6,10)還表現(xiàn)出相同的側(cè)壁串擾,因為兩個金屬層中每條布線(6,10)的長度和寬度大致相同。結(jié)果,新的扭絞設(shè)計減少信號惡化、增強信號分離、并允許增加集成電路的時鐘速度。
文檔編號H01L23/52GK1293454SQ00131408
公開日2001年5月2日 申請日期2000年10月12日 優(yōu)先權(quán)日1999年10月12日
發(fā)明者艾倫·S·羅斯, 喬恩·D·貝尼 申請人:摩托羅拉公司