專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有由1個(gè)字節(jié)門和2個(gè)控制門所控制的2個(gè)非易失性存儲(chǔ)元件的存儲(chǔ)單元所構(gòu)成的非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
作為非易失性半導(dǎo)體存儲(chǔ)裝置，眾所周知有通道與門之間的門絕緣層由氧化硅膜、氮化硅膜、以及氧化硅膜的疊層體所構(gòu)成地，在氮化硅膜上俘獲電荷的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor或者-Substrate)型。
該MONOS型非易失性半導(dǎo)體存儲(chǔ)裝置，在文獻(xiàn)(Y.Hayashi，et al.2000Symposium on VLSI Technology Digest of Technical Paper p.122-p.123)有公開。在該文獻(xiàn)中，公開了具有由1個(gè)字節(jié)門和2個(gè)控制門所控制的2個(gè)非易失性存儲(chǔ)元件(MONOS存儲(chǔ)單元)的MONOS閃爍存儲(chǔ)單元。即，1個(gè)閃存儲(chǔ)單元具有2個(gè)電荷的俘獲點(diǎn)。具有這樣結(jié)構(gòu)的多個(gè)MONOS閃存儲(chǔ)單元分別在行方向和列方向多行多列排列，構(gòu)成存儲(chǔ)單元陣列區(qū)域。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種容易形成為取出比特線的導(dǎo)電部、并且可以降低控制門的電阻的非易失性半導(dǎo)體存儲(chǔ)裝置。
有關(guān)本發(fā)明一實(shí)施方案的非易失性半導(dǎo)體存儲(chǔ)裝置，具有將包括由1個(gè)字節(jié)門和第1、第2控制門控制的第1、第2非易失性存儲(chǔ)元件的存儲(chǔ)單元，在相交叉的第1以及第2方向上分別多個(gè)排列的存儲(chǔ)單元陣列區(qū)域。
設(shè)置與多個(gè)存儲(chǔ)單元的各群分別連接的沿第1方向延伸的多個(gè)比特線。
在多個(gè)比特線的每一個(gè)的兩側(cè)設(shè)置連接在第2方向上相鄰2個(gè)存儲(chǔ)單元上的第1控制門以及第2控制門。設(shè)置在多個(gè)比特線的每一個(gè)兩側(cè)上的第1以及第2控制門具有端部之間分別連接的2個(gè)連接部。這樣，與只在第1以及第2控制門的一側(cè)端部設(shè)置連接部的情況相比，控制門的電阻可以降低一半。
多個(gè)比特線的每一個(gè)具有一方端部在第1方向上從在第2方向相鄰的比特線的端部向外側(cè)凸出的凸出部。凸出部具有比多個(gè)存儲(chǔ)單元的各群所設(shè)置的區(qū)域中的比特線的幅度要寬的幅度區(qū)域。為此，在凸出部中，容易形成為引出比特線的導(dǎo)電部。
在本發(fā)明的一實(shí)施方案中，偶數(shù)編號(hào)的比特線，讓其一方端部比奇數(shù)編號(hào)的比特線的端部在第1方向上向外側(cè)凸出，奇數(shù)編號(hào)的比特線，讓其另一方端部比偶數(shù)編號(hào)的比特線的端部在第1方向上向外側(cè)凸出。這樣，如后面所述，可以提高存儲(chǔ)單元的集成度。
在本發(fā)明的一實(shí)施方案中，存儲(chǔ)單元陣列區(qū)域具有在第1方向所分割的各區(qū)域內(nèi)分別包括多個(gè)存儲(chǔ)單元群的多個(gè)塊區(qū)域。在多個(gè)塊區(qū)域的每一個(gè)中設(shè)置與多個(gè)存儲(chǔ)單元群分別連接的在第1方向延伸的多個(gè)子比特線，設(shè)置有橫跨多個(gè)塊區(qū)域分別在第1方向延伸形成的、多個(gè)塊區(qū)域內(nèi)的多個(gè)子比特線的每一個(gè)都共同連接的多個(gè)主比特線。
在多個(gè)子比特線的每一個(gè)的兩側(cè)設(shè)置第1控制門以及第2控制門。設(shè)置在多個(gè)子比特線的每一個(gè)兩側(cè)上的第1以及第2控制門具有端部之間分別連接的2個(gè)連接部。
多個(gè)子比特線的每一個(gè)具有一方端部在第1方向上從在第2方向相鄰的子比特線的端部向外側(cè)凸出的凸出部。凸出部具有比多個(gè)存儲(chǔ)單元群所設(shè)置的區(qū)域中的子比特線的幅度要寬的幅度區(qū)域。
在本發(fā)明的一實(shí)施方案中，偶數(shù)編號(hào)的子比特線，其一方端部比奇數(shù)編號(hào)的子比特線的端部在第1方向上向外側(cè)凸出，奇數(shù)編號(hào)的子比特線，其另一方端部比偶數(shù)編號(hào)的子比特線的端部在第1方向上向外側(cè)凸出。這樣，如后面所述，可以提高存儲(chǔ)單元的集成度。
在本發(fā)明的一實(shí)施方案中，作為多個(gè)子比特線，配置在第1方向上相鄰的2個(gè)塊區(qū)域內(nèi)的一方作為第1子比特線，另一方作為第2子比特線時(shí)，與同一主比特線連接的第1以及第2子比特線的凸出部相互對(duì)向設(shè)置。


圖1為表示有關(guān)本發(fā)明一實(shí)施方案的非易失性半導(dǎo)體存儲(chǔ)裝置中采用的存儲(chǔ)單元的剖面圖。
圖2為表示圖1所示存儲(chǔ)單元的等價(jià)電路圖。
圖3為表示圖1所示非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)讀出動(dòng)作的概略說明圖。
圖4為表示圖1所示存儲(chǔ)單元的控制門電壓VCG和源極-漏極電流Ids之間的關(guān)系特性曲線。
圖5為表示圖1所示非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入(編程)動(dòng)作的概略說明圖。
圖6為表示圖1所示非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)刪除動(dòng)作的概略說明圖。
圖7A為表示圖1所示非易失性半導(dǎo)體存儲(chǔ)裝置的平面布局圖，圖7B為表示圖7A中的1個(gè)區(qū)段的平面圖，圖7C為表示區(qū)段的平面圖，圖7D為表示圖7C中的1個(gè)大塊的平面圖，圖7E為表示圖7D中的1個(gè)小塊的平面圖。
圖8為表示圖7B所示1個(gè)區(qū)段的多數(shù)存儲(chǔ)單元群及其布線的概略說明圖。
圖9為表示相鄰區(qū)段之間關(guān)系的電路圖。
圖10為表示存儲(chǔ)單元陣列區(qū)域中存儲(chǔ)單元群及其布線的概略說明圖。
圖11為表示圖10所示存儲(chǔ)單元陣列區(qū)域內(nèi)的子比特線、主比特線之間關(guān)系的布線圖。
圖12為表示圖10和圖11所示存儲(chǔ)單元陣列區(qū)域的平面布局的平面圖。
圖13為表示圖12中的帶區(qū)域(A10區(qū)域)放大后的平面圖。
圖14為表示沿圖13中C-C線的剖面的剖面示意圖。
圖15為表示有關(guān)變形例的存儲(chǔ)單元陣列區(qū)域中存儲(chǔ)單元群及其布線的概略說明圖。
圖16為表示圖15所示存儲(chǔ)單元陣列區(qū)域的平面布局的平面圖。
圖17為表示相對(duì)于圖9的比較例的構(gòu)成的電路圖。
具體實(shí)施例方式
以下參照

本發(fā)明的實(shí)施方案。(存儲(chǔ)單元結(jié)構(gòu))
圖1為表示非易失性半導(dǎo)體存儲(chǔ)裝置的一剖面圖，圖2為表示其等價(jià)電路圖。在圖1中，1個(gè)存儲(chǔ)單元100包括在P型井(Well)102上通過門極絕緣膜例如金屬硅化物與多晶硅的二層結(jié)構(gòu)物(Polycide)形成的字節(jié)門104、第1、第2控制門106A、106B、第1、第2存儲(chǔ)元件(MONOS存儲(chǔ)單元)108A、108B。
第1、第2控制門106A、106B在字節(jié)門的兩側(cè)壁形成，與字節(jié)門104分別電絕緣。
第1、第2存儲(chǔ)元件108A、108B分別在相當(dāng)于MONOS的M(金屬)的多晶硅形成的第1、第2控制門106A、106B中的一個(gè)和相當(dāng)于S的P型井(Well)102之間將氧化膜(O)、氮化膜(N)以及氧化膜(O)疊層而構(gòu)成。此外，第1、第2控制門106A、106B可以由硅化物等導(dǎo)電材料構(gòu)成。
這樣，1個(gè)存儲(chǔ)單元100具有包括分離門(第1、第2控制門106A、106B)的第1、第2 MONOS存儲(chǔ)單元108A、108B，在第1、第2 MONOS存儲(chǔ)單元108A、108B中共用1個(gè)字節(jié)門104。
該第1、第2 MONOS存儲(chǔ)單元108A、108B分別作為電荷的俘獲點(diǎn)發(fā)揮作用。第1、第2 MONOS存儲(chǔ)單元108A、108B的每一個(gè)可以在ONO膜109中俘獲電荷。
如圖1以及圖2所示，在行方向(圖1以及圖2的第2方向B)間隔排列的多個(gè)字節(jié)門104共同連接在由金屬硅化物與多晶硅的二層結(jié)構(gòu)物(Polycide)等形成的1條字節(jié)線WL上。
另外，圖1所示的控制門106A、106B，沿列方向(與圖1的紙面垂直的第1方向A)延伸，由列方向排列的多個(gè)存儲(chǔ)單元100所共用。因此，符號(hào)106A、106B也稱為控制門線。
在此，第[i]個(gè)存儲(chǔ)單元100[i]的控制門線106B和第[i+1]個(gè)存儲(chǔ)單元100[i+1]的控制門線106A，與在例如字節(jié)門、控制門、字節(jié)線的上層的第1層金屬層上所形成的子控制門線SCG[i+1]連接。
P型井(Well)102上，設(shè)置有由第i個(gè)存儲(chǔ)單元100[i]的MONOS存儲(chǔ)單元108B和第i+1個(gè)存儲(chǔ)單元100[i+1]的MONOS存儲(chǔ)單元108A共用的第i+1個(gè)雜質(zhì)層110[i+1]。
這些雜質(zhì)層110[i]、[i+1]、[i+2]例如是在P型井(Well)內(nèi)形成的n型雜質(zhì)層，沿列方向(與圖1的紙面垂直的第1方向A)延伸，作為由列方向排列的多個(gè)存儲(chǔ)單元100所共用的子比特線的功能。因此，符號(hào)110[i]、[i+1]、[i+2]等也稱為子比特線SBL[i]、[i+1]、[i+2]。
(存儲(chǔ)單元的數(shù)據(jù)讀出)
1個(gè)存儲(chǔ)單元100，如圖2所示，可以等價(jià)示意為由字節(jié)門104驅(qū)動(dòng)的晶體管T2、第1、第2控制門106A、106B分別驅(qū)動(dòng)的晶體管T1、T3串聯(lián)連接。
在說明存儲(chǔ)單元100的動(dòng)作時(shí)，如圖3所示，首先說明相鄰2個(gè)存儲(chǔ)單元100[i]、[i+1]的各處電位的設(shè)定。圖3為表示從存儲(chǔ)單元100[i]的字節(jié)門104的右側(cè)MONOS存儲(chǔ)單元108B的數(shù)據(jù)讀出的說明圖。
這時(shí)，在與存儲(chǔ)單元100[i]同行的各字節(jié)門104上施加Vdd(例如1.8V)，讓各晶體管T2導(dǎo)通。另外，在存儲(chǔ)單元100[i]的左側(cè)的控制門106A上通過子控制門線SCG[i]施加過電壓(例如3V)，讓相當(dāng)于MONOS存儲(chǔ)單元108A的晶體管T1導(dǎo)通。作為存儲(chǔ)單元100[i]右側(cè)的控制門106B的電位VCG，施加讀出電壓Vread(例如1.5V)。
這時(shí)，根據(jù)在字節(jié)門104右側(cè)的MONOS存儲(chǔ)單元108B上是否積蓄有電荷，相當(dāng)于MONOS存儲(chǔ)單元108B的晶體管T3的動(dòng)作分為以下情況。
圖4為表示存儲(chǔ)單元100[i]右側(cè)的控制門106B的施加電壓，和相當(dāng)于由其所控制的MONOS存儲(chǔ)單元108B的晶體管T3的源極-漏極間電流Ids之間的關(guān)系特性曲線。
如圖4所示，當(dāng)在MONOS存儲(chǔ)單元108B上沒有積蓄電荷時(shí)，如果控制門電位VCG超過低閥值電壓Vlow則電流Ids開始流動(dòng)。相反，當(dāng)在MONOS存儲(chǔ)單元108B上有積蓄電荷時(shí)，如果控制門電位VCG只要不超過高閥值電壓Vhigh則電流Ids就不會(huì)流動(dòng)。
在此，數(shù)據(jù)讀出時(shí)施加在控制門106B上的電壓Vread，大致設(shè)定在2個(gè)閾值電壓Vlow、Vhigh的中間電壓上。
因此，當(dāng)在MONOS存儲(chǔ)單元108B上沒有積蓄電荷時(shí)，電流Ids流動(dòng)，當(dāng)在MONOS存儲(chǔ)單元108B上有積蓄電荷時(shí)，電流Ids不流動(dòng)。
在此，在數(shù)據(jù)讀出時(shí)子比特線SBL[i](雜質(zhì)層110[i])的電位VD[i]設(shè)定成感度放大器的電位，子比特線SBL[i+1](雜質(zhì)層110[i+1])的電位VD[i+1]設(shè)定成0V。這樣，由于在MONOS存儲(chǔ)單元108B(選擇側(cè))上沒有積蓄電荷時(shí)電流Ids流動(dòng)，通過導(dǎo)通狀態(tài)的晶體管T1、T2，在對(duì)向側(cè)的子比特線SBL[i]上流入例如25μA以上的電流。相反，由于在MONOS存儲(chǔ)單元108B(選擇側(cè))上有積蓄電荷時(shí)電流Ids不流動(dòng)，即使晶體管T1、T2處于導(dǎo)通狀態(tài)，在對(duì)向側(cè)的子比特線SBL[i]上流入的電流還不到10nA。因此，通過用感度放大器檢測(cè)出在對(duì)向側(cè)的子比特線SBL[i]上流入的電流，可以從存儲(chǔ)單元100[i]的MONOS存儲(chǔ)單元108B(選擇側(cè))進(jìn)行數(shù)據(jù)讀出。
此外，對(duì)于存儲(chǔ)單元100[i+1]，雖然晶體管T1、T2也處于導(dǎo)通狀態(tài)，由于晶體管T3的控制門電位VCG為0V，比圖3的2個(gè)閾值電壓Vlow、Vhigh的兩者都低，在存儲(chǔ)單元100[i+1]中不會(huì)流入源極—漏極電流。因此，從存儲(chǔ)單元100[i]的數(shù)據(jù)讀出不會(huì)對(duì)存儲(chǔ)單元100[i+1]的數(shù)據(jù)積蓄狀況產(chǎn)生不良影響。
為了存儲(chǔ)單元100[i]的左側(cè)MONOS存儲(chǔ)單元108A讀出數(shù)據(jù)，只要將存儲(chǔ)單元100[i-1]、[i]上各處的電位設(shè)定成與上述相同即可。
(存儲(chǔ)單元的編程)
圖5為表示存儲(chǔ)單元100[i]的字節(jié)門104右側(cè)的MONOS存儲(chǔ)單元108B的數(shù)據(jù)編程說明圖。另外，在進(jìn)行該數(shù)據(jù)編程動(dòng)作之前實(shí)施后述的數(shù)據(jù)刪除動(dòng)作。
在圖5中，和圖3相同，子控制門線SCG[i]的電位設(shè)定成過電壓(例如2.5V)，子控制門線SCG[i+2]的電位設(shè)定成0V。各字節(jié)門104的電位，通過字節(jié)線WL設(shè)定成比電源電壓Vdd要低的、例如1.0V程度的編程用字節(jié)線選擇電壓。另外，存儲(chǔ)單元100[i+1]的右側(cè)的控制門106B的電位，通過子控制門線SCG[i+1]，設(shè)定成圖4所示的寫入電壓Vwrite(例如5.5V)。第[i+1]雜質(zhì)層100[i+1](子比特線SBL[i+1])的電位VD[i+1]設(shè)定成例如5V，第[i]雜質(zhì)層100[i](子比特線SBL[i])的電位VD[i]設(shè)定成有編程電流例如5μA流入時(shí)的電壓(0～1V)。
這樣，存儲(chǔ)單元100[i]的晶體管T1、T2分別導(dǎo)通，電流Ids流向雜質(zhì)層110[i]，而在MONOS存儲(chǔ)單元108B的ONO膜109上俘獲通道熱電子(CHEChannel Hot Electron)。這樣，實(shí)施MONOS存儲(chǔ)單元108B的編程動(dòng)作，將數(shù)據(jù)
或者[1]寫入。
(存儲(chǔ)單元的數(shù)據(jù)刪除)
圖6為表示與字節(jié)線WL連接的2的存儲(chǔ)單元100[i]、[i+1]的數(shù)據(jù)刪除的說明圖。
在圖6中，各字節(jié)門104的電位通過字節(jié)線WL設(shè)定成例如0V，通過子控制門線SCG[i]、[i+1]、[i+2]，將控制門106A、106B的電位設(shè)定成例如-1～-3V程度(第1刪除用高電位)。進(jìn)一步，雜質(zhì)層(比特線)110[i]、[i+1]、[i+2]的各電位，設(shè)定成和P型井(Well)電位相同的4.5～5V(第2刪除用高電位)。
這樣，各MONOS存儲(chǔ)單元108A、108B的ONO膜109上俘獲的電子，由施加在金屬(M)上的第1刪除用高電位和施加在硅(S)上的第2刪除用高電位所形成的電場(chǎng)，按照隧道效應(yīng)消除。這樣，可以對(duì)多個(gè)存儲(chǔ)單元同時(shí)將數(shù)據(jù)刪除。此外，作為刪除動(dòng)作，也可以采用和上述不同的，由成為比特線的雜質(zhì)層的表面的能帶一能帶隧道效應(yīng)形成熱空穴，將所積蓄的電子消除的方法。
(非易失性半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成)
以下參照?qǐng)D7A～圖7E說明采用上述存儲(chǔ)單元100構(gòu)成的非易失性半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成。
圖7A為表示1個(gè)芯片的非易失性半導(dǎo)體存儲(chǔ)裝置的平面布局圖，在字節(jié)線驅(qū)動(dòng)部201左右的存儲(chǔ)陣列區(qū)域200A、200B分別被分割成例如32個(gè)區(qū)段210。作為1個(gè)芯片的非易失性半導(dǎo)體存儲(chǔ)裝置，有第0～第63區(qū)段210。
如圖7A所示，左右的存儲(chǔ)陣列區(qū)域200A、200B在第2方向(行方向)B分別被分割成32個(gè)區(qū)段210，各個(gè)區(qū)段210為以第1方向(列方向)A為長(zhǎng)軸方向的縱長(zhǎng)方形。數(shù)據(jù)刪除的最小單位為1個(gè)區(qū)段210區(qū)域，區(qū)段210內(nèi)保存的數(shù)據(jù)將一起刪除。
左右的存儲(chǔ)陣列區(qū)域200A、200B的每一個(gè)，具有例如4K條的字節(jié)線WL和2K條的子比特線SBL。在此，在本實(shí)施方案中，由于1條子比特線SBL與2個(gè)MONOS存儲(chǔ)單元108A、108B連接，2K條的子比特線SBL表示具有4Kbit的存儲(chǔ)容量。圖7A的非易失性半導(dǎo)體存儲(chǔ)裝置由于具有左右的存儲(chǔ)陣列區(qū)域200A、200B，作為存儲(chǔ)器整體具有(4K條的字節(jié)線WL)×(2K條的子比特線SBL)×2×2所定義的存儲(chǔ)容量。各區(qū)段210的存儲(chǔ)容量是存儲(chǔ)器整體的存儲(chǔ)容量的1/64，具有(4K條的字節(jié)線WL)×(64條的子比特線SBL)×2所定義的存儲(chǔ)容量。
圖7B為表示圖7A所示的非易失性半導(dǎo)體存儲(chǔ)裝置中的1個(gè)區(qū)段210的詳細(xì)圖。如圖7B所示，各區(qū)段210在第2方向被分割，16比特的數(shù)據(jù)具有可讀寫的I/O0～I(xiàn)/O15用存儲(chǔ)塊(與輸入輸出比特對(duì)應(yīng)的存儲(chǔ)塊)214。
各存儲(chǔ)塊214，如圖7B所示，具有4K(4096)條字節(jié)線。如圖7C所示，區(qū)段210在第1方向A被分割成8個(gè)大塊212。各大塊212，如圖7D所示，在第1方向A被分割成8個(gè)小塊215。
各小塊215，如圖7E所示，具有64條字節(jié)線WL。然后，各小塊215，由沿行方向排列的16個(gè)小存儲(chǔ)塊216構(gòu)成。
因此，1個(gè)大塊212所配置的字節(jié)線WL的總數(shù)(包括冗余用)為64條×8小塊＝512條。為此，1個(gè)區(qū)段210中所配置的字節(jié)線WL的總數(shù)為512(條)×8(大塊)＝4096條。
(區(qū)段的詳細(xì))
圖8為表示圖7A所示區(qū)段0以及CG驅(qū)動(dòng)的詳細(xì)圖。
如圖8所示，在1個(gè)區(qū)段0內(nèi)在列方向配置64個(gè)小存儲(chǔ)塊216，進(jìn)行16比特的輸入輸出，對(duì)應(yīng)于16個(gè)I/O0～I(xiàn)/O15的16個(gè)小存儲(chǔ)塊216在行方向配置。
行方向配置的16個(gè)小存儲(chǔ)塊216的16條子控制門線SCG0與在行方向延伸的例如第2層的金屬布線M0共同連接。同樣，16條的子控制門線SCG1與金屬布線M1，16條的子控制門線SCG2與金屬布線M2，16條的子控制門線SCG3與金屬布線M3分別共同連接。
設(shè)置該區(qū)段0的控制門驅(qū)動(dòng)部的CG驅(qū)動(dòng)器300。從該CG驅(qū)動(dòng)器300設(shè)置沿列方向延伸的4條主控制門線MCG0～MCG3，這些例如由第3層的金屬布線形成。
圖9為表示相鄰的區(qū)段0與區(qū)段1之間關(guān)系。區(qū)段0與區(qū)段1雖然共用字節(jié)線WL，但主控制門線MCG與主比特線MBL分別獨(dú)立設(shè)置。特別是在圖9中示出了對(duì)應(yīng)于區(qū)段0的CG驅(qū)動(dòng)器300和對(duì)應(yīng)于區(qū)段1的CG驅(qū)動(dòng)器301，CG驅(qū)動(dòng)器在每個(gè)區(qū)段中獨(dú)立設(shè)置。
另外，以區(qū)段0為例，配置在每個(gè)小存儲(chǔ)塊216的多個(gè)子控制門線SCG0共同連接在主控制門線MCG0上。在從該主控制門線MCG0到子控制門線SCG0的各路徑途中，沒有配置門電路。以上的事情對(duì)于區(qū)段0以外的其他區(qū)段也相同。
(小存儲(chǔ)塊的構(gòu)成)
以下具體說明小存儲(chǔ)塊216。圖10為表示包含小存儲(chǔ)塊的存儲(chǔ)單元陣列區(qū)域中存儲(chǔ)單元群及其布線的電路概略圖。圖11為表示圖10所示存儲(chǔ)單元陣列區(qū)域內(nèi)的子比特線和主比特線之間關(guān)系的電路布線圖。
小存儲(chǔ)塊216在列方向配置例如64個(gè)，在行方向例如配置4個(gè)存儲(chǔ)單元100。1個(gè)小存儲(chǔ)塊216中，連接例如邊墻狀的多晶硅的4條子控制門線SCG0～SCG3和數(shù)據(jù)輸入輸出線的4條子比特線SBL0～SBL3以及64條字節(jié)線WL。
在此，在偶數(shù)編號(hào)的子控制門線SCG0、SCG2上共同連接偶數(shù)列(第0列和第2列)的多個(gè)存儲(chǔ)單元的各個(gè)第2子控制門106B和奇數(shù)列(第1列和第3列)的多個(gè)存儲(chǔ)單元的各個(gè)第1子控制門106A。同樣，在奇數(shù)編號(hào)的子控制門線SCG1、SCG3上共同連接奇數(shù)列(第1列和第3列)的多個(gè)存儲(chǔ)單元的各個(gè)第2子控制門106B和偶數(shù)列(第2列和第4列)的多個(gè)存儲(chǔ)單元的各個(gè)第1子控制門106A。
各子比特線SBL0～SBL3沿第1方向(列方向)A延伸，并且，與設(shè)置在兩邊的多個(gè)存儲(chǔ)單元群共同連接。多個(gè)子比特線SBL0～SBL3的每一個(gè)，連接多個(gè)主比特線MBL0～MBL3的各一個(gè)上。
在子比特線SBL與主比特線MBL的連接部位上，如圖10以及圖11所示，設(shè)置選擇子比特線SBL與主比特線MBL的連接/非連接的選擇開關(guān)元件Q。選擇開關(guān)元件Q設(shè)置在子比特線SBL的端部。選擇開關(guān)元件Q根據(jù)選擇信號(hào)線BLS的電位進(jìn)行導(dǎo)通/斷開。如果選擇開關(guān)元件Q導(dǎo)通，在所選擇的小存儲(chǔ)塊216中，子比特線SBL與主比特線MBL處于導(dǎo)通狀態(tài)。另外，在非選擇的小存儲(chǔ)塊216中子比特線SBL處于懸浮狀態(tài)。
多個(gè)選擇開關(guān)元件Q的每一個(gè)，與偶數(shù)編號(hào)的子比特線SBL0、SBL2的一端和奇數(shù)編號(hào)的子比特線SBL1、SBL3的另一端連接。即，偶數(shù)編號(hào)的子比特線SBL0、SBL2的選擇開關(guān)元件Q和奇數(shù)編號(hào)的子比特線SBL1、SBL3的選擇開關(guān)元件Q設(shè)置相互相反側(cè)的端部。
配置在第1方向A的相鄰2個(gè)小存儲(chǔ)塊216內(nèi)的一方作為第1選擇晶體管Q1，另一方作為第2晶體管Q2時(shí)，與同一主比特線MBL連接的第1方向A上相鄰的第1以及第2晶體管Q1、Q2相鄰設(shè)置。
以下對(duì)該項(xiàng)的特點(diǎn)進(jìn)行說明。
(1)子比特線SBL通過選擇開關(guān)元件Q與主比特線MBL連接。為此，可以讓所選擇的子比特線SBL與主比特線MBL處于導(dǎo)通狀態(tài)，而讓非選擇的子比特線SBL與主比特線MBL處于非導(dǎo)通狀態(tài)。其結(jié)果，可以減少讀出、寫入時(shí)的子比特線SBL的布線容量，在讀出、寫入時(shí)可以提高存儲(chǔ)單元的存儲(chǔ)速度。
(2)多個(gè)選擇開關(guān)元件Q設(shè)置在偶數(shù)編號(hào)的子比特線SBL0、SBL2的一端和奇數(shù)編號(hào)的子比特線SBL1、SBL3的另一端。這樣，可以起到以下的作用效果。
1)從一方的選擇開關(guān)元件Q到存儲(chǔ)單元100之間的距離和從另一方的選擇開關(guān)元件Q到存儲(chǔ)單元100之間的距離在各存儲(chǔ)單元100中是相等的。為此，子比特線SBL的電阻之和在各存儲(chǔ)單元100中是相等的。因此，在源極—漏極之間的電位差在各存儲(chǔ)單元100之間為一定，可以減少特性的分散性。
2)由于在偶數(shù)編號(hào)的子比特線SBL之間的間隙可以配置奇數(shù)編號(hào)的子比特線SBL的選擇開關(guān)元件Q，可以拓寬奇數(shù)編號(hào)的子比特線SBL的選擇開關(guān)元件Q的通道寬度。另外，同樣，可以拓寬偶數(shù)編號(hào)的子比特線SBL的選擇開關(guān)元件Q的通道寬度。
(3)連接在同一主比特線MBL上的第1方向A上的相鄰第1以及第2晶體管Q1、Q2鄰接設(shè)置。這樣，選擇晶體管的雜質(zhì)層可以共用。其結(jié)果，可以提高存儲(chǔ)器的集成度。
(小存儲(chǔ)塊的平面布局)
圖12為表示圖10和圖11中非易失性半導(dǎo)體存儲(chǔ)裝置主體中的平面布局圖。在圖12中，字節(jié)線WL以及局部布線層190用線模式地表示。
各子比特線SBL0～SBL3，由設(shè)置在半導(dǎo)體基板中的子比特雜質(zhì)層構(gòu)成。多個(gè)子比特線SBL的每一個(gè)具有從相鄰子比特線SBL的端部在第1方向A向外側(cè)凸出的凸出部140。凸出部140要比存儲(chǔ)單元100群所設(shè)置的區(qū)域中的子比特線SBL的寬度具有更寬幅度的區(qū)域。
在偶數(shù)條的子比特線SBL0、SBL2中，凸出部140設(shè)置在子比特線的一段。在奇數(shù)條的子比特線SBL1、SBL3中，凸出部140設(shè)置在另一端。另外，在第1方向A相鄰2個(gè)子比特線SBL的凸出部140之間，相互對(duì)向設(shè)置。
在各子比特線SBL0～SBL3的兩側(cè)，設(shè)置第1控制門106A和第2控制門106B。設(shè)置在子比特線SBL兩側(cè)的第1和第2控制門106A、106B具有端部之間分別連接的2個(gè)連接部160。
在第1方向(列方向)A相鄰的子比特線SBL之間(例如小存儲(chǔ)塊0中的子比特線SBL1和小存儲(chǔ)塊1中的子比特線SBL1之間)設(shè)置帶群區(qū)域A10。
在各帶群區(qū)域A10中設(shè)置第1以及第2選擇晶體管Q1、Q2。第1選擇晶體管Q1設(shè)置在與帶群區(qū)域A10一側(cè)中的凸出部140對(duì)向的位置上。第2選擇晶體管Q2設(shè)置在與帶群區(qū)域A10另一側(cè)中的凸出部140對(duì)向的位置上。
第1選擇晶體管Q1選擇帶群區(qū)域A10一側(cè)中的子比特線SBL和主比特線MBL之間的連接/非連接。第2選擇晶體管Q2選擇帶群區(qū)域A10另一側(cè)中的子比特線SBL和主比特線MBL之間的連接/非連接。選擇晶體管Q1、Q2可以由場(chǎng)效應(yīng)晶體管(或者M(jìn)OS晶體管)構(gòu)成。
以下，參照?qǐng)D13具體說明帶群區(qū)域A10。圖13為表示圖12中的帶群區(qū)域A10放大后的平面圖。圖14為模式地表示沿圖13中C-C線的截面的截面圖。在圖13中，局部布線層190用線模式地表示。
帶群區(qū)域A10包括第1以及第2柵電極120、122和第1～第3雜質(zhì)層130、132、134。第1～第3雜質(zhì)層130、132、134的導(dǎo)電型，當(dāng)子比特線SBL由n型雜質(zhì)層構(gòu)成時(shí)，為n型。
帶群區(qū)域A10中的選擇晶體管Q1、Q2的區(qū)域由元件分離區(qū)域170所區(qū)分。
第1以及第2柵電極120、122沿第2方向B延伸。第1雜質(zhì)層130設(shè)置在第1以及第2柵電極120、122之間。第1雜質(zhì)層130作為第1以及第2選擇晶體管Q1、Q2的源極或者漏極使用。第1雜質(zhì)層130由第1選擇晶體管Q1以及第2選擇晶體管Q2所共用。
第2雜質(zhì)層132設(shè)置在第1電極120和一方的子比特線(子比特雜質(zhì)層)SBL之間。第2雜質(zhì)層132作為第1選擇晶體管Q1的源極或者漏極使用。第3雜質(zhì)層134設(shè)置在第2電極122和另一方的子比特線(子比特雜質(zhì)層)SBL之間。第3雜質(zhì)層134作為第2選擇晶體管Q2的源極或者漏極使用。
如圖13以及圖14所示，第2雜質(zhì)層132和子比特線SBL通過局部布線層190和設(shè)置在層間絕緣層的2個(gè)導(dǎo)電部182、184電連接。
以下說明平面布局的特點(diǎn)以及作用效果。
(1)各凸出部140具有比設(shè)置存儲(chǔ)單元100群的區(qū)域中的子比特線SBL的寬度要寬的幅度區(qū)域。為此，在凸出部140中，容易形成為引出子比特線SBL的導(dǎo)電部184。
(2)第1控制門106A和第2控制門106B具有端子之間分別連接的2個(gè)連接部160。這樣，與只在第1和第2控制門106A、106B的一側(cè)端部設(shè)置連接部的情況相比，控制門的電阻可以降低一半。
(3)在偶數(shù)條的子比特線SBL0、SBL2中，凸出部140設(shè)置在子比特線的一端。另外，在奇數(shù)條的子比特線SBL1、SBL3中，凸出部140設(shè)置在子比特線的另一端。這樣可以起到以下的作用效果。
考察在與凸出部140對(duì)向的位置上形成為連接子比特線SBL和主比特線MBL的選擇開關(guān)元件Q時(shí)的情況。這時(shí)，從一方的選擇開關(guān)元件Q到存儲(chǔ)單元100的距離，和另一方的選擇開關(guān)元件Q到存儲(chǔ)單元100的距離是相等的。為此，子比特線SBL的電阻之和在各存儲(chǔ)單元100中是相等的。因此，在源極—漏極之間的電位差在各存儲(chǔ)單元100之間為一定，可以減少特性的分散性。
另外，由于在偶數(shù)條的子比特線SBL之間的間隙可以配置奇數(shù)條的子比特線SBL的選擇開關(guān)元件Q，可以拓寬奇數(shù)條的子比特線SBL的選擇開關(guān)元件Q的通道寬度。另外，同樣，可以拓寬偶數(shù)條的子比特線SBL的選擇開關(guān)元件Q的通道寬度。
(動(dòng)作說明)
對(duì)于本實(shí)施方案的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)刪除和編程時(shí)，所設(shè)定的子控制門線SCG、子比特線SBL以及字節(jié)線WL的各電位在下述表1～表3中表示。
表1
表2
表3
在表1中，數(shù)據(jù)刪除時(shí)例如區(qū)段0(選擇區(qū)段)內(nèi)所有成為選擇單元，在4096條字節(jié)線WL上施加0V。另外，由CG驅(qū)動(dòng)器300在4條主控制門線MCG0～MCG3上施加第1刪除用高電位(例如-1～-3V)，在區(qū)段0(選擇區(qū)段)內(nèi)所有的選擇單元的控制門106A、106B上可以統(tǒng)一施加第1刪除用高電位。這時(shí)，在區(qū)段0內(nèi)的所有子比特線SBL上施加第2刪除用高電位(例如4.5～5V)，其施加方法在后面說明。此外，在選擇單元中的選擇信號(hào)線BLS上施加電壓(例如8V)，讓選擇開關(guān)元件導(dǎo)通，在選擇單元中讓子比特線和主比特線連接。這樣，對(duì)所選擇的區(qū)段0內(nèi)的所有存儲(chǔ)單元可以實(shí)施數(shù)據(jù)刪除。
這時(shí)，如表3所示，在非選擇區(qū)段例如區(qū)段1中，在4096條所有字節(jié)線WL上施加0V，但子控制門線SCG以及子比特線SBL和區(qū)段0的獨(dú)立，可以施加0V，因此，在非選擇區(qū)段內(nèi)不會(huì)實(shí)施數(shù)據(jù)刪除。
以下說明編程動(dòng)作。與所選擇的區(qū)段0內(nèi)的16個(gè)I/O分別對(duì)應(yīng)的各1個(gè)MONOS存儲(chǔ)單元，16比特同時(shí)進(jìn)行編程。為此，連接在區(qū)段0內(nèi)的選擇單元上的任一條字節(jié)線WL上施加例如1V電壓，其它4095條字節(jié)線WL施加0V。另外，在區(qū)段0內(nèi)的16個(gè)小存儲(chǔ)塊216中，相當(dāng)于圖5的SCG[i]的控制門線SCG上施加2.5V電壓，相當(dāng)于圖5的SCG[i+1]的控制門線SCG上施加5.5V電壓，其他控制門線SCG上施加0V電壓。進(jìn)而，在與區(qū)段0內(nèi)的各I/O0～I(xiàn)/O15對(duì)應(yīng)的存儲(chǔ)塊214中，在相當(dāng)于圖5的子比特線SBL[i+1]的1條主比特線MBL上施加5V電壓，其他主比特線MBL上施加0V電壓。此外，在選擇存儲(chǔ)單元中的子比特線SBL，通過根據(jù)選擇信號(hào)線BLS的電位讓選擇開關(guān)元件導(dǎo)通，與主比特線MBL連接。
這時(shí)，如表2所示，在所選擇的區(qū)段0內(nèi)的非選擇單元中，字節(jié)線WL上施加0V電壓，子控制門線SCG上施加5.5V或者2.5V的高電壓或者0V電壓。另一方面，所選擇的區(qū)段0內(nèi)的非選擇單元中的子比特線SBL，由于選擇信號(hào)線BLS設(shè)定為8V，選擇晶體管導(dǎo)通，其子比特線SBL設(shè)定為0V。
另一方面，如表3所示，在非選擇的區(qū)段內(nèi)的非選擇單元中，子控制門線SCG以及主比特線MBL上均施加0V電壓。因此，非選擇區(qū)段內(nèi)，和編程時(shí)施加同樣的高電壓而產(chǎn)生的干擾不會(huì)在非選擇單元中產(chǎn)生。
所選擇區(qū)段0內(nèi)的非選擇單元的控制門上雖然施加了高電位，這樣的高電位只有在區(qū)段0內(nèi)實(shí)施編程時(shí)才會(huì)施加。因此，任一區(qū)段內(nèi)實(shí)施編程時(shí)，與其他區(qū)段內(nèi)的非選擇單元上施加高電位的情況相比，施加高電位的頻度大幅度降低，可以防止產(chǎn)生干擾。
(比較例的說明)
圖17為表示比較例的構(gòu)成。在該比較例中，存儲(chǔ)單元陣列區(qū)域在列方向被分割，具有以列方向作為長(zhǎng)軸方向的多個(gè)區(qū)段0、1、…。另外，在比較例中，CG驅(qū)動(dòng)器400、401不是針對(duì)區(qū)段0、1分別設(shè)置，而是區(qū)段0、1共用。
在此，如圖17所示，分別對(duì)應(yīng)于區(qū)段0設(shè)置選擇門區(qū)域402，對(duì)應(yīng)于區(qū)段2設(shè)置選擇門區(qū)域403。選擇門區(qū)域402、403中配置的N型MOS晶體管群，根據(jù)選擇信號(hào)線CGS0、CGS1的電位，選擇是否將從CG驅(qū)動(dòng)器400、401供給的電位施加給區(qū)段0、1上。
在比較例中，實(shí)際上也可以設(shè)置成和表1～3所示的本實(shí)施方案中的設(shè)定電位相同的電位，這可以通過設(shè)置選擇門區(qū)域402、403完成。如果選擇門區(qū)域402、403不存在，對(duì)所選擇的區(qū)段0中的選擇單元進(jìn)行編程時(shí)，也會(huì)在非選擇的區(qū)段1中的非選擇單元上施加高電位。這樣如果越過區(qū)段將編程時(shí)的高電位施加給非選擇單元時(shí)，編程時(shí)在非選擇單元上施加高電位，從而產(chǎn)生干擾。
在比較例中，為了防止上述干擾的產(chǎn)生，針對(duì)各區(qū)段設(shè)置控制門的選擇門區(qū)域是不可缺少的。
進(jìn)而，在比較例中，如果選擇門區(qū)域402、403使用N型MOS晶體管，由于在其上會(huì)產(chǎn)生電壓降，從CG驅(qū)動(dòng)器400、401所供給的第1刪除用高電壓必須在原來的基礎(chǔ)上增加供給該電壓降部分的電壓，結(jié)果出現(xiàn)高電壓化的現(xiàn)象。
在上述本發(fā)明的實(shí)施方案中，在回避干擾的同時(shí)，可以省略在指定控制門上施加電壓的選擇門區(qū)域。
(變形例)
此外，本發(fā)明并不限定于上述實(shí)施方案，只要在本發(fā)明的宗旨范圍內(nèi)，可以進(jìn)行各種變形。
(1)例如，對(duì)于非易失性存儲(chǔ)元件108A、108B，并不限定于MONOS結(jié)構(gòu)。采用由1個(gè)字節(jié)門104和第1、第2控制門106A、106B在2處可以獨(dú)立俘獲電荷的其他種類的存儲(chǔ)單元的非易失性半導(dǎo)體存儲(chǔ)裝置也可以適用于本發(fā)明。
(2)圖15為表示有關(guān)變形例的存儲(chǔ)單元陣列區(qū)域中存儲(chǔ)單元群及其布線的概略說明圖。圖16為表示圖15所示存儲(chǔ)單元陣列區(qū)域的平面布局的平面圖。此外，在圖16中，字節(jié)線WL和主比特線MBL用線示意表示。
在上述實(shí)施方案中，在子比特線SBL和主比特線MBL的連接部位上設(shè)置選擇開關(guān)元件Q。但是，如圖15以及圖16所示，在子比特線SBL和主比特線MBL的連接部位上不設(shè)置選擇開關(guān)元件Q的方案也可以適用于本發(fā)明中。
此外，在該變形例中，也和上述實(shí)施方案同樣，在所選擇的區(qū)段內(nèi)的非選擇單元中，子控制門線SCG上施加高電壓。為此，在子比特線SBL和主比特線MBL的連接部位上如果不設(shè)置選擇晶體管，可能會(huì)認(rèn)為在其非選擇單元的子比特線SBL上施加電壓而會(huì)產(chǎn)生干擾。但是在該非選擇單元中，由于字節(jié)線WL設(shè)定為0V，圖2所示的晶體管T2不導(dǎo)通，即使不設(shè)置選擇晶體管，也可以回避干擾的問題。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是
具有將包括由1個(gè)字節(jié)門和第1、第2控制門控制的第1、第2非易失性存儲(chǔ)元件的存儲(chǔ)單元在相交叉的第1以及第2方向上分別多個(gè)排列的存儲(chǔ)單元陣列區(qū)域，
設(shè)置與多個(gè)存儲(chǔ)單元的各群分別連接的沿所述第1方向延伸的多個(gè)比特線，
在所述多個(gè)比特線的每一個(gè)的兩側(cè)設(shè)置連接在所述第2方向上相鄰的2個(gè)存儲(chǔ)單元上的第1控制門以及第2控制門，
設(shè)置在所述多個(gè)比特線的每一個(gè)兩側(cè)上的第1以及第2控制門具有端部之間分別連接的2個(gè)連接部，
所述多個(gè)比特線的每一個(gè)具有一方端部在第1方向上從在所述第2方向相鄰的比特線的端部向外側(cè)凸出的凸出部，
所述凸出部具有比所述多個(gè)存儲(chǔ)單元的各群所設(shè)置的區(qū)域中的比特線的幅度要寬的幅度區(qū)域。
2.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是偶數(shù)編號(hào)的所述比特線，其一方端部比奇數(shù)編號(hào)的所述比特線的端部在第1方向上向外側(cè)凸出，
奇數(shù)編號(hào)的所述比特線，其另一方端部比偶數(shù)編號(hào)的所述比特線的端部在第1方向上向外側(cè)凸出。
3.根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是所述存儲(chǔ)單元陣列區(qū)域具有在所述第1方向所分割的各區(qū)域內(nèi)分別包括多個(gè)存儲(chǔ)單元群的多個(gè)塊區(qū)域，
在所述多個(gè)塊區(qū)域的每一個(gè)中設(shè)置與所述多個(gè)存儲(chǔ)單元群分別連接的在所述第1方向延伸的多個(gè)子比特線，
設(shè)置有橫跨所述多個(gè)塊區(qū)域分別在所述第1方向延伸形成的、所述多個(gè)塊區(qū)域內(nèi)的所述多個(gè)子比特線的每一個(gè)都共同連接的多個(gè)主比特線，
在所述多個(gè)子比特線的每一個(gè)的兩側(cè)設(shè)置所述第1控制門以及第2控制門，
設(shè)置在所述多個(gè)子比特線的每一個(gè)兩側(cè)上的第1以及第2控制門具有端部之間分別連接的2個(gè)連接部，
所述多個(gè)子比特線的每一個(gè)具有一方端部在第1方向上從在所述第2方向相鄰的子比特線的端部向外側(cè)凸出的凸出部，
所述凸出部具有比所述多個(gè)存儲(chǔ)單元群所設(shè)置的區(qū)域中的所述子比特線的幅度要寬的幅度區(qū)域。
4.根據(jù)權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是偶數(shù)編號(hào)的所述子比特線，其一方端部比奇數(shù)編號(hào)的所述子比特線的端部在第1方向上向外側(cè)凸出，
奇數(shù)編號(hào)的所述子比特線，其另一方端部比偶數(shù)編號(hào)的所述子比特線的端部在第1方向上向外側(cè)凸出。
5.根據(jù)權(quán)利要求3和4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征是作為所述多個(gè)子比特線，配置在所述第1方向上相鄰的2個(gè)所述塊區(qū)域內(nèi)的一方作為第1子比特線，另一方作為第2子比特線時(shí)，與同一所述主比特線連接的所述第1以及所述第2子比特線的凸出部相互對(duì)向設(shè)置。
全文摘要
非易失性半導(dǎo)體存儲(chǔ)裝置包括將具有第1、第2MONOS存儲(chǔ)單元的存儲(chǔ)單元多個(gè)排列構(gòu)成存儲(chǔ)單元陣列。設(shè)置分別與多個(gè)存儲(chǔ)單元的各群連接的沿第1方向延伸的多個(gè)比特線，在多個(gè)比特線的每一個(gè)兩側(cè)設(shè)置與第2方向上相鄰2個(gè)存儲(chǔ)單元連接的第1控制門和第2控制門。設(shè)置在多個(gè)比特線的每一個(gè)兩側(cè)上的第1和第2控制門具有端部之間分別連接的2個(gè)連接部。比特線在一方端部具有凸出部。凸出部，具有比存儲(chǔ)單元的各群所設(shè)置的區(qū)域中的比特線的寬度要寬的幅度區(qū)域。
文檔編號(hào)H01L29/66GK1399343SQ0212653
公開日2003年2月26日 申請(qǐng)日期2002年7月23日 優(yōu)先權(quán)日2001年7月23日
發(fā)明者金井正博 申請(qǐng)人:精工愛普生株式會(huì)社