專利名稱：可電擦除可編程邏輯元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲裝置及其操作方法，尤其涉及一種單層多晶硅(single-poly)可電擦除可編程邏輯元件，其具有低耗電、高密度、高寫入/擦除效率、可重復(fù)寫入等諸多優(yōu)點。本發(fā)明的單層多晶硅EEPLD尤其可相容于標(biāo)準(zhǔn)CMOS工藝及邏輯工藝，而適用于整合單一芯片(system-on-a-chip，SOC)領(lǐng)域。
背景技術(shù)：
可電擦除可編程只讀存儲器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)或快閃EEPROM(flash EEPROM)，其具有切斷電源仍能保有存儲器內(nèi)容的優(yōu)點，以及具有可重復(fù)讀入數(shù)據(jù)的功能，加上傳輸快速，所以應(yīng)用層面非常廣泛。在許多的信息、通訊及消費性電子產(chǎn)品中均已將非易失性存儲器當(dāng)成必要元件。而隨著小體積便攜式電子產(chǎn)品例如個人數(shù)字助理(personal digital assistant，PDA)或移動電話的需求目益增加，同時包含有EEPROM及邏輯電路的嵌入式芯片(embedded chip)或系統(tǒng)整合芯片(system-on-a-chip，SOC)的需求也隨之提升。為此，EEPROM將來勢必朝著CMOS工藝相容、低耗電、高寫入效率、低成本以及高密度的方向發(fā)展，才能符合日后產(chǎn)品的需求。
圖1為現(xiàn)有EEPROM單元10的剖面示意圖。如圖1所示，現(xiàn)有EEPROM單元10包含有一NMOS結(jié)構(gòu)28以及一PMOS結(jié)構(gòu)30，兩者藉由一絕緣場氧化層24隔開。NMOS結(jié)構(gòu)28形成于一P型襯底12上，包含有一第一浮置柵(floating gate)32、一N+源極摻雜區(qū)14及一N+漏極摻雜區(qū)16。PMOS結(jié)構(gòu)30形成于一N型離子阱18上，包含有一第二浮置柵34、一P+源極摻雜區(qū)20及一P+漏極摻雜區(qū)22。此外，在緊鄰P+源極摻雜區(qū)20一側(cè)注入有一重?fù)诫s(heavily doped)N型溝道阻擋區(qū)(channel stop region)38，此N型溝道阻擋區(qū)38位于第二浮置柵34的下方。第一浮置柵極32及第二浮置柵極34并藉由一浮置柵導(dǎo)線36相連接，使第一浮置柵32及第二浮置柵34維持相同電位。當(dāng)?shù)谝桓≈脰?2相應(yīng)于一控制柵電壓而產(chǎn)生相對應(yīng)的電位時，第二浮置柵34將由于浮置柵導(dǎo)線36的連接而具有與第一浮置柵32相同的電位，并藉以吸引經(jīng)由P+源極摻雜區(qū)20及N型溝道阻擋區(qū)38的瘠區(qū)所產(chǎn)生的加速電子而將電子約束于第二浮置柵34中。
現(xiàn)有EEPROM單元10具有如下的缺點。首先，現(xiàn)有EEPROM單元10由一PMOS晶體管30及一NMOS晶體管28所構(gòu)成，所占芯片單位面積較大；其次，現(xiàn)有EEPROM單元10需要額外的N型溝道阻擋區(qū)38；再者，現(xiàn)有EEPROM單元10須以浮置柵導(dǎo)線36將第一浮置柵32及第二浮置柵34電連接；此外，在NMOS結(jié)構(gòu)28以及PMOS結(jié)構(gòu)30之間需要有場氧化層24隔離。由上可知，現(xiàn)有EEPROM單元10占用芯片面積過大，加上結(jié)構(gòu)復(fù)雜，增加工藝成本及困難度。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的主要目的在于提供一種高密度且低耗電的單層多晶硅EEPLD結(jié)構(gòu)。
本發(fā)明的另一目的在于提供一種省電高密度單層多晶硅EEPLD結(jié)構(gòu)及其操作方法，同時其制作方法可與傳統(tǒng)CMOS邏輯工藝相容。
在本發(fā)明的優(yōu)選實施例中，公開了一種可電擦除可編程邏輯元件，包含有一N型阱，形成于一P型半導(dǎo)體襯底上；一第一PMOS晶體管，形成于該N型阱上，其中該第一PMOS晶體管包含有一浮置柵、一第一P+摻雜區(qū)作為該第一PMOS晶體管的漏極，以及一P-摻雜區(qū)包圍一N+摻雜區(qū)用以擦除該第一PMOS晶體管；一第二PMOS晶體管，形成于該N型半導(dǎo)體襯底上且經(jīng)由共用該第一P+摻雜區(qū)串接于該第一PMOS晶體管，其中該第一P+摻雜區(qū)亦作為該第二PMOS晶體管的源極，且該第二PMOS晶體管包含有一選擇柵極以及一第二P+摻雜區(qū)作為該第二PMOS晶體管的漏極。本發(fā)明可電擦除可編程邏輯元件利用溝道熱電子寫入，而以價帶對導(dǎo)帶穿隧空穴進(jìn)行擦除動作。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配合附圖，作詳細(xì)說明如下。


圖1為現(xiàn)有EEPROM單元的剖面示意圖；
圖2(a)為本發(fā)明可電擦除可編程邏輯元件的部分上視示意圖；圖2(b)為圖2(a)可電擦除可編程邏輯元件沿著切線AA′的剖面示意圖；圖3為本發(fā)明可電擦除可編程邏輯元件進(jìn)行寫入操作的示意圖；圖4為PMOS晶體管在不同漏極對N型阱偏壓(Vd＝V1-V5)條件下浮置柵電壓對柵電流的曲線圖；圖5為本發(fā)明可電擦除可編程邏輯元件進(jìn)行擦除操作的示意圖；以及圖6為本發(fā)明可電擦除可編程邏輯元件進(jìn)行讀取操作的示意圖。
附圖中的附圖標(biāo)記說明如下10EEPROM單元 12P型襯底14N+源極摻雜區(qū) 16N+漏極摻雜區(qū)18N型離子阱 20P+源極摻雜區(qū)22P+漏極摻雜區(qū) 24場氧化層28NMOS晶體管 30PMOS晶體管32第一浮置柵 34第二浮置柵36浮置柵導(dǎo)線 38N型溝道阻擋區(qū)100 可電擦除可編程邏輯元件 101 PMOS晶體管102 PMOS晶體管 110 N型阱122 浮置柵 124 選擇柵極132 P+摻雜區(qū) 134 N+摻雜區(qū)136 P+摻雜區(qū) 162 介電層122a 浮置柵氧化層124a 柵氧化層140 P-摻雜區(qū) 142 P+摻雜區(qū)144 N+摻雜區(qū)具體實施方式
請參閱圖2(a)以及圖2(b)，其中圖2(a)為本發(fā)明可電擦除可編程邏輯元件(EEPLD)100的部分上視示意圖，圖2(b)為圖2(a)可電擦除可編程邏輯元件100沿著切線AA′的剖面示意圖。如圖2(a)所示，可電擦除可編程邏輯元件100包含有一PMOS晶體管101及一PMOS晶體管102經(jīng)由一共用摻雜區(qū)串接于PMOS晶體管101。PMOS晶體管101及PMOS晶體管102形成于一N型阱110上。PMOS晶體管101是一浮置柵晶體管，其包含有一浮置柵122、一P+摻雜區(qū)132及一N+摻雜區(qū)134。N+摻雜區(qū)134用以擦除存于浮置柵122的信息，其形成于一P-摻雜區(qū)140中。P-摻雜區(qū)140與浮置柵122部分重疊，其形成可以采用傾斜角度離子注入法或以熱擴散驅(qū)入法等方式。本發(fā)明的浮置柵122由單層多晶硅所形成，其上方并未，也不需要，形成有控制電極。此外，P-摻雜區(qū)140中尚有一P+雜區(qū)142，其與同樣形成于P-摻雜區(qū)140中的N+摻雜區(qū)134以一場氧化層150或淺溝絕緣層隔開。如前所述，PMOS晶體管101與PMOS晶體管102共用P+摻雜區(qū)132，并藉以形成兩串接的晶體管。PMOS晶體管102包含有一選擇柵極124、與PMOS晶體管101共用的P+摻雜區(qū)132以及一P+摻雜區(qū)136。此外，在N+摻雜區(qū)134及P+摻雜區(qū)142上可選擇形成一金屬硅化物層(未顯示)。
在圖2(b)中，PMOS晶體管101另包含有一浮置柵氧化層122a設(shè)于浮置柵122下方。PMOS晶體管102另包含有柵氧化層124a。P+摻雜區(qū)136經(jīng)由形成于一介電層162中的接觸插塞與一位線電連接，藉以提供可電擦除可編程邏輯元件100一位線信號。由于本發(fā)明的可電擦除可編程邏輯元件100是操作在低電壓下，浮置柵氧化層122a及柵氧化層124a可與邏輯電路中的柵極氧化層厚度相同，抑或視需要而增加厚度。不論何者，本發(fā)明的可電擦除可編程邏輯元件100結(jié)構(gòu)均可相容于標(biāo)準(zhǔn)CMOS半導(dǎo)體工藝。
請參閱圖3，圖3為本發(fā)明可電擦除可編程邏輯元件100進(jìn)行寫入操作的示意圖。如圖3所示，在進(jìn)行寫入操作時，PMOS晶體管102的P+漏極摻雜區(qū)136施加一位線電壓V1＝0V，選擇柵極124施以一字線電壓V2，其電壓應(yīng)低于位線電壓V1至少一個啟始電壓值大小，例如V2＝-2V，使位于選擇柵極124下方的P溝道開啟，進(jìn)而使P+摻雜區(qū)132與P+漏極摻雜區(qū)136為相同電位，亦即0V。N型阱110施加一阱電壓V5＝5V。浮置柵晶體管101的浮置柵122為浮置狀態(tài)，N+摻雜區(qū)134以及P+源極摻雜區(qū)142分別施加一擦除電壓V3＝5V及源極線電壓V4＝5V，使P-摻雜區(qū)140與N型阱110相同電位。在上述的操作條件下，由于浮置柵122可藉由電容耦合效應(yīng)獲得一低電壓，例如3～4V，而將浮置柵122下方的P型溝道打開，熱電子由溝道空穴的碰撞產(chǎn)生，并經(jīng)瘠區(qū)的電場加速越過浮置柵氧化層122a，被俘獲于浮置柵122中。
請參閱圖4，圖4為PMOS晶體管101在不同漏極對N型阱110偏壓(Vd＝V1-V5)條件下浮置柵電壓對柵電流的曲線圖。如圖4所示，在偏壓Vd為-5V條件下，浮置柵122藉由電容耦合效應(yīng)獲得約-1～-2V低電壓，此時，PMOS晶體管101的溝道剛剛開啟，而柵極電流已接近最大值。換句話說，在本發(fā)明的操作模式下，柵極電流對漏極電流的比值(Ig/Id)較大，因此在進(jìn)行編程操作時可獲優(yōu)選的效能。
請參閱圖5，圖5為本發(fā)明可電擦除可編程邏輯元件100進(jìn)行擦除操作的示意圖。如圖5所示，在進(jìn)行擦除操作時，PMOS晶體管102的P+漏極摻雜區(qū)136施加一位線電壓V1＝0V，選擇柵極124施以一字線電壓V2＝0V，使位于選擇柵極124下方的P溝道不開啟。N型阱110施加一阱電壓V5＝0V。浮置柵晶體管101的浮置柵122為浮置狀態(tài)，N+摻雜區(qū)134以及P+源極摻雜區(qū)142分別施加一擦除電壓V3＝5V及源極線電壓V4＝-3V，使N+摻雜區(qū)134與P+源極摻雜區(qū)142為偏壓并產(chǎn)生一瘠區(qū)。在上述的操作條件下，由于瘠區(qū)中所產(chǎn)生的電子空穴對，其中空穴可經(jīng)由價帶對導(dǎo)帶穿隧(Band-to-Band tunneling)機制，克服浮置柵氧化層122a的勢壘，進(jìn)入浮置柵122與被俘獲于浮置柵122中的電子中和。
請參閱圖6，圖6為本發(fā)明可電擦除可編程邏輯元件100進(jìn)行讀取操作的示意圖。如圖6所示，在進(jìn)行讀取操作時，PMOS晶體管102的P+漏極摻雜區(qū)136施加一位線電壓V1＝VDD-Vx，其中Vx為一大于0V的位線對源極線的跨壓，選擇柵極124施以一字線電壓V2＝0V，使位于選擇柵極124下方的P溝道開啟。N型阱110施加一阱電壓V5＝VDD。浮置柵晶體管101的浮置柵122為浮置狀態(tài)，N+摻雜區(qū)134以及P+源極摻雜區(qū)142分別施加一電壓V3＝VDD及源極線電壓V4＝VDD。
據(jù)上所述，與現(xiàn)有技術(shù)相比，本發(fā)明可電擦除可編程邏輯元件可在低電壓下操作，且由于本發(fā)明的設(shè)計使得PMOS晶體管101在溝道剛剛開啟時，柵電流Ig已接近最大值，在本發(fā)明的操作模式下，柵電流對漏極電流的比值(Ig/Id)較大，因此具有省電省能的優(yōu)點，并在編程時可獲得優(yōu)選的效能，而節(jié)省編程的時間。此外，利用擦除摻雜區(qū)134的設(shè)計，使得存儲器可以有效地利用帶對帶穿隧空穴進(jìn)行擦除操作。且，由于本發(fā)明運用兩PMOS晶體管串接，大幅減少芯片的使用面積，使得本發(fā)明可運用于高密度存儲器領(lǐng)域。再者，本發(fā)明結(jié)構(gòu)簡單，可與傳統(tǒng)CMOS邏輯工藝相容，更降低了制作成本，因此適用于整合單一芯片(system-on-a-chip，SOC)領(lǐng)域。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所作的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種可電擦除可編程邏輯元件，包括一P型半導(dǎo)體襯底；一N型阱，形成于該P型半導(dǎo)體襯底上；一第一PMOS晶體管，形成于該N型阱上，其中該第一PMOS晶體管包含有一浮置柵、一第一P+摻雜區(qū)作為該第一PMOS晶體管的漏極，以及一P-摻雜區(qū)包圍一N+摻雜區(qū)用以擦除該第一PMOS晶體管；以及一第二PMOS晶體管，形成于該N型阱上且經(jīng)由共用該第一P+摻雜區(qū)串接于該第一PMOS晶體管，其中該第一P+摻雜區(qū)亦作為該第二PMOS晶體管的源極，且該第二PMOS晶體管包括一選擇柵極以及一第二P+摻雜區(qū)作為該第二PMOS晶體管的漏極。
2.如權(quán)利要求1所述的可電擦除可編程邏輯元件，其中該第一PMOS晶體管另包含有一第三P+摻雜區(qū)，其與該N+摻雜區(qū)皆形成于該P-摻雜區(qū)內(nèi)，且該第三P+摻雜區(qū)與該N+摻雜區(qū)不重疊。
3.如權(quán)利要求2所述的可電擦除可編程邏輯元件，其中該第三P+摻雜區(qū)與該N+摻雜區(qū)以一絕緣層互相隔離。
4.如權(quán)利要求1所述的可電擦除可編程邏輯元件，其中該第一P+摻雜區(qū)、該N+摻雜區(qū)及該第二P+摻雜區(qū)上可覆有一金屬硅化物層。
5.如權(quán)利要求1所述的可電擦除可編程邏輯元件，其中在一預(yù)定漏極偏壓Vd下，該浮置柵可藉由一電容耦合效應(yīng)獲得一低電壓，導(dǎo)致該第一PMOS晶體管的P型溝道開啟，而產(chǎn)生一接近最大值的柵極電流，以進(jìn)行寫入操作。
6.如權(quán)利要求5所述的可電擦除可編程邏輯元件，其中該預(yù)定偏壓約為5V。
7.如權(quán)利要求1所述的可電擦除可編程邏輯元件，其中該浮置柵上方并無設(shè)置一控制柵極。
8.如權(quán)利要求1所述的可電擦除可編程邏輯元件，其中該浮置柵為一單層多晶硅所構(gòu)成。
9.如權(quán)利要求1所述的可電擦除可編程邏輯元件，其中該第二P+摻雜區(qū)電連接一位線，以提供該可電擦除可編程邏輯元件一位線信號。
全文摘要
本發(fā)明提供一種可電擦除可編程邏輯元件，包含有一N型阱，形成于P型半導(dǎo)體襯底上；一第一PMOS晶體管，形成于該N型阱上，其中該第一PMOS晶體管包含有一浮置柵、一第一P
文檔編號H01L27/115GK1489216SQ0214680
公開日2004年4月14日 申請日期2002年10月11日 優(yōu)先權(quán)日2002年10月11日
發(fā)明者徐清祥, 林元泰, 朱志勛, 沈士杰, 楊青松, 何明洲 申請人:力旺電子股份有限公司