專利名稱：硅鍺/絕緣體上外延硅互補(bǔ)金屬氧化物半導(dǎo)體及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速CMOS集成電路，并且尤其涉及這樣的高速CMOS集成電路，它包括一個在絕緣體外延硅(SOI)氧化物埋層(BOX)上的弛豫硅鍺(SiGe)層，其中該結(jié)構(gòu)缺陷密度低。
背景技術(shù)：
已在表面應(yīng)變硅和應(yīng)變硅埋入結(jié)構(gòu)上制造了硅鍺(SiGe)金屬氧化物半導(dǎo)體(MOS)晶體管。該器件通常由漸變的Si1-xGex厚層組成，其中x從1μm-2μm的弛豫SiGe層下部為0.0變化成其上部為0.3。在漸變的SiGe上生長了50nm-150nm的弛豫Si1-xGex層，然后生長了表面應(yīng)變MOS晶體管的應(yīng)變硅外延層。對于埋層的應(yīng)變MOS晶體管，在應(yīng)變的硅層上沉積了另外一個SiGe層。該結(jié)構(gòu)能使場有效遷移率比純硅器件的增強(qiáng)80％。對于pMOST器件，已得到了400cm2/Vs的有效孔穴遷移率。尤其是，在應(yīng)變的SiGe孔穴限制的pMOSTs的一個簡單的硅覆層(cap)上，申請人得到了高于50％的有效孔穴遷移率的增強(qiáng)。
也已在相似的、但是弛豫的緩變SiGe層埋入氧化硅的結(jié)構(gòu)上制造了SiGe/SOI晶體管。該SiGe/SOI結(jié)構(gòu)孔穴遷移率和電子遷移率的增益分別高于硅控晶體管45％和60％。該結(jié)構(gòu)非常復(fù)雜并且對于大規(guī)模的集成電路應(yīng)用而言其晶體缺陷密度太高。
1998年3月10日出版的序列號為US 5,726,459、名稱為“Ge-Si SOI MOS Transistor and Method for Fabricating Same(Ge-SiSOI MOS晶體管及其制造方法)”的S.T.Hsu和T.Nakado的專利中公開了一種器件，其中用離子注入來形成Ge摻雜的硅層。Ge離子的劑量非常大并且注入時間長。另外，在Ge離子的注入過程中，硅層可被完全非晶形化并且可能會不能再結(jié)晶。因此，使用此處公開的方法不能可靠地得到高質(zhì)量的SiGe膜。
因此，需要簡單的SiGe/SOI結(jié)構(gòu)。另外，需要制造該簡單SiGe/SOICMOS結(jié)構(gòu)的制造方法。

發(fā)明內(nèi)容
本發(fā)明提供了一種簡單的SiGe/SOI結(jié)構(gòu)及其制造方法。尤其是，通過生長SiGe外延層，然后在550-1050℃的溫度范圍內(nèi)擴(kuò)散退火而將SOI的頂層硅轉(zhuǎn)化為Si1-xGex。被稱為弛豫退火步驟的第二退火步驟通常在1050-1200℃的溫度范圍內(nèi)進(jìn)行。該溫度的處理使Ge擴(kuò)散，以將頂層硅轉(zhuǎn)化為弛豫的SiGe層并且消除了SOI膜中的任何缺陷。因此，可得到?jīng)]有缺陷的SiGe晶體。該SiGe層由外延硅層覆蓋。因為硅層生長在弛豫的SiGe上，所以上部的硅層是應(yīng)變的硅層。因此，得到了更高的電子和孔穴遷移率。埋入的氧化物界面作為SiGe弛豫的緩沖區(qū)。不需要緩變的SiGe層。結(jié)果是，該結(jié)構(gòu)的缺陷密度實質(zhì)上低于現(xiàn)有技術(shù)結(jié)構(gòu)的缺陷密度。
制造方法如下。第一，將SOI基片的頂硅層變薄至10nm-30nm。第二，生長Si1-xGex的外延層，其中0.2＜x＜0.5。該膜的厚度通常為20nm-40nm。第三，為了對nMOST和pMOST電壓的閾值控制，進(jìn)行硼和磷離子分別向p-阱和n-阱的注入。第四，將該結(jié)構(gòu)在550-1050℃的溫度范圍內(nèi)進(jìn)行0.5-4小時的擴(kuò)散退火。該熱處理使Ge擴(kuò)散，以將上部硅膜轉(zhuǎn)化為弛豫的Si1-xGex，其中在整個膜中x可以不是常數(shù)。該熱處理也消除了SOI膜中的一些或所有的缺陷。第二弛豫退火步驟可在1050-1200℃的溫度范圍內(nèi)進(jìn)行很短的時間，比如僅幾秒鐘。SOI基片上的弛豫SiGe中得到的缺陷密度低。第五，生長了硅覆蓋層。因為下層的SiGe是弛豫的，因此該硅覆蓋層是橫向拉應(yīng)變。第六，生長柵氧化物并且沉積第一層多晶硅層、多1。第七，涂覆光刻膠以保護(hù)活性區(qū)域。然后將多1、氧化物和SiGe蝕刻，并且除去抗蝕劑。第八，生長5nm-10nm的低溫?zé)嵫趸?。然后沉積50nm-200nm的CVD氧化物層。第九，進(jìn)行氧化物的等離子體蝕刻，以從多1的表面除去所有的氧化物。這樣在活性區(qū)形成了側(cè)壁氧化物(sidewall oxide)。第十，沉積50nm-200nm的多晶硅-多2。多1和多2結(jié)合形成柵電極。第十一，然后進(jìn)行光刻膠的涂覆和多晶硅柵電極的蝕刻，并且除去抗蝕劑。源/漏注入使用了另外的光刻膠。第十二，沉積鈍化氧化物和金屬化層。由此得到了最終的器件。
在這些步驟中，需要低熱堆積(budget)以避免Ge擴(kuò)散進(jìn)入應(yīng)變Si層。另外，已熟知在SiGe上生長薄膜氧化物的可靠性與在硅上生長氧化物的可靠性不一樣好。該方法提供了低熱堆積。而且，在SiGe層上沒有生長柵氧化物薄膜，由此避免了現(xiàn)有技術(shù)工藝和器件的缺點(diǎn)。
因此，本發(fā)明的一個目的是提供一種簡單的SiGe/SOI結(jié)構(gòu)及其制造方法。
本發(fā)明的另一個目的是提供一種高速的CMOS集成電路及其制造方法，其中該電路包括的一個弛豫硅鍺(SiGe)層位于絕緣膜上硅(SOI)氧化物埋層(BOX)上，其中該結(jié)構(gòu)的缺陷密度低。


圖1是在制造過程中表示出氧化物、硅和SiGe層的器件的側(cè)剖面圖。
圖2是在制造過程中表示出氧化物、pSiGe/nSiGe、氧化物和多晶硅層的器件的側(cè)剖面圖。
圖3是在制造過程中表示出pMOS和nMOS區(qū)域的器件的側(cè)剖面圖。
圖4是在制造過程中表示出在pMOS和nMOS區(qū)域上沉積氧化物層的器件的側(cè)剖面圖。
圖5是在制造過程中表示出在pMOS和nMOS區(qū)域上蝕刻氧化物層的器件的側(cè)剖面圖。
圖6是在制造過程中表示出柵區(qū)域的器件的側(cè)剖面圖。
圖7是器件的側(cè)剖面圖，它表示出在制造過程中完整制造的器件。
圖8是表示本發(fā)明制造方法的流程圖。
具體實施例方式
圖1是在制造過程中表示出氧化物、硅和SiGe層的器件的側(cè)剖面圖。尤其是，本發(fā)明的方法包括一種方法，其中通過生長SiGe外延層，然后在10至40分鐘的時間范圍內(nèi)、在550-1050℃的溫度范圍內(nèi)擴(kuò)散退火，從而將SOI膜的頂硅層轉(zhuǎn)化為Si1-xGex?？稍?050-1200℃的溫度范圍內(nèi)以很短的時間，比如僅幾秒鐘來進(jìn)行第二弛豫退火步驟。第一退火步驟使Ge擴(kuò)散，以確定至少部分弛豫的一定程度上是均勻的SiGe層。第二退火步驟導(dǎo)致了弛豫的SiGe層。該溫度處理使Ge擴(kuò)散，以將頂硅層轉(zhuǎn)化為弛豫的SiGe層并且使SOI膜中的任何缺陷降至最小。由此，可得到低缺陷的SiGe晶體。該SiGe覆蓋有硅外延層。因為該硅層生長在弛豫的SiGe層上，因此頂部的硅層是應(yīng)變的硅層。因此，得到了更高的電子和孔穴遷移率。埋入的氧化物界面作為SiGe弛豫的緩沖區(qū)。不需要緩變的SiGe層。結(jié)果是，該結(jié)構(gòu)的缺陷密度實質(zhì)上低于現(xiàn)有技術(shù)已知結(jié)構(gòu)的缺陷密度。
制造方法的第一步驟包括提供一個基片10，該基片具有一個氧化物層12和頂硅層14。將頂硅層14變薄至約10nm-30nm的厚度16。在頂硅層14上生長Si1-xGex的外延層18，其中x的范圍在0.1-0.9，并且優(yōu)選其范圍在0.2-0.5。層18的膜厚度20通常約為20nm-40nm。
圖2是在制造過程中表示出氧化物、pSiGe/nSiGe、硅、氧化物和多晶硅層的器件的側(cè)剖面圖。該器件的制造方法如下。為了nMOST和pMOST的電壓閾值控制，進(jìn)行硼和磷離子的注入以分別形成p-阱22和n-阱24。接著將該結(jié)構(gòu)在550-1050℃的溫度范圍內(nèi)進(jìn)行約0.5-4小時的擴(kuò)散退火。該熱處理使Ge擴(kuò)散，以將頂部硅膜22和24轉(zhuǎn)化為至少部分弛豫的Si1-xGex膜，其中在整個膜中x可以不是常數(shù)。通常接著在1050-1200℃的溫度范圍內(nèi)進(jìn)行第二弛豫退火步驟約1-10秒鐘。該步驟的結(jié)果是由Si和Si1-xGex層得到了Si1-yGey層，其中y小于x。Si1-yGey層通常是弛豫的。該第二熱處理也消除了SOI膜中的一些或所有的缺陷。而且，第二峰值退火使Si1-yGey層弛豫。因此，在SOI基片上得到了低缺陷密度的弛豫SiGe層。在SiGe層上外延生長了厚度范圍約為5-20nm的硅薄層25。接著在SiGe層22和24上生長了柵氧化物26并且沉積了多晶硅覆層28、多1。層28的厚度范圍通常為100-200nm?？稍谝卜Q之為峰值退火步驟的第二弛豫退火步驟之前或之后沉積硅薄層25。在這兩種方法中，生長的硅層25通常將為應(yīng)變的硅層。
圖3是在制造過程中表示出pMOS和nMOS區(qū)域的器件的側(cè)剖面圖。尤其是，對活性區(qū)22和24部分涂覆光刻膠以在蝕刻多1層28、氧化物層26、硅層25、以及pSiGe區(qū)域22和nSiGe區(qū)域24的外部區(qū)域時保護(hù)之。然后將光刻膠除去以產(chǎn)生活性的nMOS30和pMOS32區(qū)域。
圖4是在制造過程中表示出沉積在pMOS和nMOS區(qū)域上的氧化物層的器件的側(cè)剖面圖。尤其是，在圖3的器件上生長了低溫?zé)嵫趸飳?，其中低熱堆積氧化物層的厚度通常為約5nm-10nm。通過化學(xué)汽相沉積(CVD)沉積了氧化物層40，其厚度42約為50nm-200nm.
圖5是器件的側(cè)剖面圖，它表示出在制造過程中pMOS和nMOS區(qū)域蝕刻的氧化物層。尤其是，進(jìn)行了氧化物層40的等離子體蝕刻，以從多1層28的上表面除去所有的氧化物。這樣在活性區(qū)30和32上形成了側(cè)壁氧化物44。
圖6是在制造過程中表示出柵區(qū)域的器件的側(cè)剖面圖。尤其是，在圖5的器件上沉積了多晶硅層46、即多2。多2層46的厚度48通常約為100nm-200nm。多2層和多1層結(jié)合以形成柵電極。然后進(jìn)行光刻膠的涂覆并且蝕刻該器件以提供多晶硅柵電極50和52。然后除去光刻膠。另外的光刻膠可用于層22和24中源極和漏極區(qū)域的注入。一個實施方式中，可將層22的源極和漏極區(qū)域22a和22b分別摻雜以成為N+，而將層24的源極和漏極區(qū)域24a和24b分別摻雜以成為P+。類似的，柵電極50可以是N+并且柵電極52可以是P+。
圖7是器件的側(cè)剖面圖，它表示出在制造過程中的完整制造的器件。尤其是，該工藝步驟包括沉積鈍化氧化物并且然后使器件金屬化。由此導(dǎo)致了一個nMOS結(jié)構(gòu)60和一個pMOS結(jié)構(gòu)62。
本發(fā)明的步驟提供的低熱堆積對避免Ge擴(kuò)散進(jìn)入應(yīng)變的Si層而言是必要的。另外，已熟知在SiGe上生長薄膜氧化物的可靠性與在硅層上生長氧化物的可靠性不一樣好。本文公開的方法具有低熱堆積并且不需要在SiGe層上生長柵氧化物薄膜。因此，提供了一種簡單的SiGe/SOI結(jié)構(gòu)及其制造方法。尤其是，本發(fā)明提供了一種高速的CMOS集成電路及其制造方法，其中該電路包括的一個弛豫硅鍺(SiGe)層位于絕緣膜上硅(SOI)氧化物埋層(BOX)上，并且其中該結(jié)構(gòu)具有低的缺陷密度。
如上所述，可進(jìn)行第二弛豫退火步驟，以在SOI氧化物埋層(BOX)上提供弛豫的SiGe層。該方法中，目標(biāo)仍是將SOI基片的頂硅層轉(zhuǎn)化為弛豫的Si1-yGey，其中y至少是0.15。該工藝開始先生長Si1-xGex外延覆層，其中x大于y。接著可將該膜用光刻膠制版并且將頂部的SiGe/Si膜選擇性的蝕刻深至BOX。這樣留出了絕緣的SiGe/Si臺面，由此可能退火消除缺陷。也可選擇基片不被制版。緊接該步驟進(jìn)行的是在550-1050℃的溫度范圍內(nèi)進(jìn)行約0.5-4小時的擴(kuò)散退火。該溫度處理使Ge擴(kuò)散，以將頂硅層轉(zhuǎn)化為弛豫的Si1-yGey層。接著可進(jìn)行第二退火步驟。尤其是，可接著進(jìn)行1050-1200℃溫度范圍內(nèi)的峰值退火步驟，以使完成擴(kuò)散并且消除或減少SOI膜中的任何缺陷。該峰值或弛豫退火步驟通常進(jìn)行的時間短，如10秒或更短。由此可得到低缺陷密度的Si1-yGey晶體。然后將該Si1-yGey層以外延硅層覆蓋。如果該基片之前已被制版，可選擇性地需要沉積外延硅覆層。因為硅層生長在弛豫的SiGe層上，因此頂硅層為應(yīng)變的硅層。因此，得到了高的電子和孔穴遷移率。埋入的氧化物界面作為SiGe弛豫的緩沖區(qū)。不需要緩變的SiGe層。結(jié)果是，該結(jié)構(gòu)的缺陷密度實質(zhì)上低于現(xiàn)有技術(shù)已知結(jié)構(gòu)的缺陷密度。
圖8是表示本發(fā)明制造方法的流程圖。首先提供一個基片。步驟70包括使SOI基片的頂硅層薄至約10nm-30nm的厚度。步驟72包括生長一個Si1-xGex的外延層，其中0.2＜x＜0.5。該膜的厚度通常約為20nm-40nm。步驟74包括為了對nMOST和pMOST電壓的閾值控制，進(jìn)行硼和磷離子分別向p-阱和n一阱的注入。步驟76包括使該結(jié)構(gòu)在550-1050℃的溫度范圍內(nèi)進(jìn)行0.5-4小時的擴(kuò)散退火。該熱處理使Ge擴(kuò)散，以將頂部硅膜轉(zhuǎn)化為弛豫的Si1-xGex層，其中在整個膜中x可以不是常數(shù)。該熱處理也消除了SOI膜中的一些或所有的缺陷。使第二弛豫退火步驟78在1050-1200℃的溫度范圍內(nèi)進(jìn)行很短的時間，比如僅幾秒?？捎眠x自快速加溫退火、激光退火和光學(xué)退火中的一種方法進(jìn)行第二弛豫退火步驟78。得到的SOI基片上弛豫的SiGe中的缺陷密度低。步驟80包括生長硅覆蓋層。在該方法的一個實施方式中，硅覆層25的沉積可在第二弛豫退火步驟78之前進(jìn)行。因為下層的SiGe是弛豫的，因此該硅覆層是橫向拉應(yīng)變。步驟82包括生長柵氧化物并且接著沉積第一層多晶硅層、多1。步驟84包括涂覆光刻膠以保護(hù)活性區(qū)域。步驟86包括蝕刻多1、氧化物和SiGe，然后除去抗蝕劑。步驟88包括生長5nm-10nm的低溫?zé)嵫趸锊⑶医又练e50nm-200nm的CVD氧化物層。步驟90包括進(jìn)行氧化物的等離子體蝕刻，以從多1的表面除去所有的氧化物。這樣在活性區(qū)形成了側(cè)壁氧化物。步驟92包括沉積100nm-200nm的多晶硅、多2。多1和多2結(jié)合形成柵電極。步驟94包括涂覆光刻膠、蝕刻多晶硅柵電極和接著除去抗蝕層。源/漏注入使用了另外的光刻膠。步驟96包括沉積鈍化氧化物和金屬化層。由此得到了最終的器件。
在這些步驟中，需要低熱堆積以避免Ge擴(kuò)散進(jìn)入應(yīng)變的Si層。另外，已熟知在SiGe上生長薄膜氧化物的可靠性與在硅上生長氧化物的可靠性不一樣好。該方法提供了低熱堆積。而且，在SiGe層上沒有生長柵氧化物薄膜，由此避免了現(xiàn)有技術(shù)工藝和器件的缺點(diǎn)。
因此，已公開了一種晶體管及其制造方法，該晶體管包括一個絕緣基片外延硅上的弛豫的SiGe層和應(yīng)變的頂硅層。盡管已公開了優(yōu)選的結(jié)構(gòu)和制造該器件的方法，應(yīng)理解為不背離本發(fā)明由所附的權(quán)利要求書所限定的范圍，可對其進(jìn)行其它的變化和修正。
權(quán)利要求
1.一種形成SiGe/SOI結(jié)構(gòu)的方法，它包括如下步驟提供一個包括氧化物埋層的絕緣體外延硅基片；在所述基片上沉積硅鍺層；和在至少1050℃的溫度下使所述基片上的硅鍺層退火達(dá)至少1秒的時限。
2.權(quán)利要求1的方法，其中使所述硅鍺層退火的所述步驟在至少1100℃的溫度下進(jìn)行1-10秒。
3.權(quán)利要求1的方法，其中使所述硅鍺層退火的所述步驟在至少1150℃的溫度下進(jìn)行1-10秒。
4.權(quán)利要求1的方法，其中在至少1050℃的溫度下使所述基片上的硅鍺層退火的所述步驟之前，將所述硅鍺層在550-1050℃的溫度范圍內(nèi)退火0.5-4.0小時。
5.權(quán)利要求1的方法，其中所述硅鍺層含有Si1-xGex，其中x的范圍為0.1-0.9。
6.權(quán)利要求1的方法，其中所述硅鍺層含有Si1-xGex，其中x的范圍為0.2-0.5。
7.權(quán)利要求1的方法，還包括在所述退火的硅鍺層上生長拉應(yīng)變硅層。
8.一種由權(quán)利要求1的方法制造的晶體管，其中所述晶體管包括弛豫的硅鍺層和位于其上的拉應(yīng)變硅層。
9.一種形成SiGe/SOI結(jié)構(gòu)的方法，它包括如下步驟提供一個包括氧化物埋層的絕緣體外延硅基片；在所述基片上沉積硅鍺層；進(jìn)行第一退火步驟，包括使所述基片上的所述硅鍺層在550-1050℃的溫度范圍內(nèi)退火0.5-4.0小時；和進(jìn)行第二退火步驟，包括使所述基片上的所述硅鍺層在至少1050℃的溫度下退火1-10秒。
10.權(quán)利要求9的方法，其中所述硅鍺層含有Si1-xGex，其中x的范圍為0.1-0.9。
11.權(quán)利要求9的方法，還包括在所述硅鍺層上生長拉應(yīng)變硅層。
12.權(quán)利要求11的方法，其中所述方法產(chǎn)生了一種晶體管，該晶體管包括所述的硅鍺層和位于其上的所述拉應(yīng)變硅層，其中所述硅鍺層是弛豫的。
13.權(quán)利要求10的方法，其中在所述第一退火步驟之后，所述硅鍺層和來自所述絕緣體外延硅基片的硅結(jié)合以形成定義為Si1-yGey的硅鍺層，其中y小于x。
14.權(quán)利要求9的方法，其中可通過選自快速加溫退火、激光退火和光學(xué)退火比如閃光燈退火中的一種方法進(jìn)行所述第二退火步驟。
15.權(quán)利要求9的方法，其中所述方法產(chǎn)生的晶體管包括適于用作nMOS通道的頂硅層。
16.權(quán)利要求9的方法，其中所述方法產(chǎn)生的晶體管包括位于硅鍺層上的頂硅層，其中所述頂硅層和所述硅鍺層中每一個都適于用作pMOS。
17.權(quán)利要求9的方法，其中所述硅鍺層的沉積厚度最多為40nm。
18.一種晶體管，它由權(quán)利要求9的方法制造。
全文摘要
本發(fā)明提供了一種制造簡單SiGe/SOI結(jié)構(gòu)的方法。尤其是，通過生長SiGe外延層，然后在550－1050℃之間的溫度使其弛豫退火，而將SOI的頂硅層轉(zhuǎn)化為Si
文檔編號H01L21/8238GK1416159SQ0214814
公開日2003年5月7日 申請日期2002年10月30日 優(yōu)先權(quán)日2001年10月30日
發(fā)明者許勝藤, D·J·特威特, D·R·埃文斯 申請人:夏普公司