專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有存儲(累積)型MISFET(金屬絕緣半導(dǎo)體場效應(yīng)晶體管)結(jié)構(gòu)的半導(dǎo)體裝置，特別涉及功率元件中常截止動作的實現(xiàn)方式。
背景技術(shù)：
碳化硅(以下稱為「SiC」)，由于帶隙大，與其它半導(dǎo)體材料相比具有高的絕緣擊穿特性，可以期待在低損耗功率器件中使用。在SiC層上，通過對SiC熱氧化可形成比較優(yōu)質(zhì)的二氧化硅(SiO2)膜，因此作為功率變換用的SiC器件的結(jié)構(gòu)，采用絕緣柵型的結(jié)構(gòu)是非常有利的。
但是，對于在SiC層上形成的柵極絕緣膜用的熱氧化膜，還存在許多需要克服的課題。例如，由于氧化膜中的缺陷而引起的在與所產(chǎn)生的SiC層絕緣膜之間的界面附近區(qū)域中存在的高密度的界面能級陷阱(trap)，會在MIS溝道中對電子輸送機理產(chǎn)生很大的影響。例如，在與SiC層絕緣膜之間的界面附近區(qū)域中存在的的界面能級陷阱，會成為絕緣柵型SiC器件的溝道電導(dǎo)顯著下降的原因。但是，關(guān)于由于熱氧化膜中的缺陷在SiC層中的氧化膜附近區(qū)域形成界面能級陷進(jìn)的機理，到目前為止基本上還沒有查明。
特別是，在由4H-SiC構(gòu)成的SiO2/SiC界面中，由于氧化膜中的缺陷而引起的，在禁帶內(nèi)的導(dǎo)帶附近的勢能位置上產(chǎn)生被稱為E′1中心的受主型陷阱。該受主型陷阱對電子輸送會產(chǎn)生很大影響。4H-SiC，比6H-SiC結(jié)晶等其它多型結(jié)晶相比由于具有更寬的帶隙，更高的絕緣擊穿電壓，更高的體(bulk)移動度，因而是用于功率器件的最佳多型結(jié)晶。但是，由于上述受主型陷阱的存在，采用由4H-SiC構(gòu)成的SiC層的MISFET的溝道移動度極端低，成為SiC器件的實用化的大的障礙。
如上所述，在采用4H-SiC的反轉(zhuǎn)型MISFET中，界面能級陷阱對電子輸送機理的影響是深刻的，所以針對提高M(jìn)ISFET的溝道移動度進(jìn)行了各種各樣的研究。特別是在存儲型MISFET的研究中，溝道移動度與反轉(zhuǎn)型MISFET相比，已經(jīng)成功提高到了2倍。這時，存儲型MISFET的本質(zhì)上的意義是，在溝通中流動的電流在深度方向上的電流密度分布中，成為在深部流動的電流與在溝道區(qū)域表層流動的電流之比、比反轉(zhuǎn)型MISFET增加的結(jié)構(gòu)。
然而，在現(xiàn)有的ACCUFET等存儲型MISFET中，盡管載流子移動度已經(jīng)比較高，但仍可能由于MOS界面的界面能級陷阱的影響，不能獲得足夠大的溝道移動度，而不能獲得功率元件所需要的電流密度。
相反，在存儲型MISFET中，在深部流動的電流與在溝道區(qū)域表層流動的電流之比如果太大，則在不施加?xùn)艠O偏置的狀態(tài)下就會有電流流動，容易形成所謂的常導(dǎo)通型結(jié)構(gòu)。這從采用功率晶體管的機器的安全性的觀點看，是不希望的。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種在存儲型MISFET結(jié)構(gòu)中通過構(gòu)成可以有效提高在溝道區(qū)域流動的電流移動度的結(jié)構(gòu)，可以實現(xiàn)作為采用SiC等寬帶隙半導(dǎo)體的功率元件的功能的半導(dǎo)體裝置。
本發(fā)明的第1半導(dǎo)體裝置包括半導(dǎo)體基板、在上述半導(dǎo)體基板的至少一部分上設(shè)置的第1導(dǎo)電型半導(dǎo)體區(qū)域、在上述第1導(dǎo)電型半導(dǎo)體區(qū)域上形成的、具有不均勻的雜質(zhì)濃度分布的、平均上是第2導(dǎo)電型的、調(diào)制摻雜的溝道層、在上述溝道層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極、在上述第1導(dǎo)電型半導(dǎo)體區(qū)域中設(shè)置在上述柵極的側(cè)方上的第2導(dǎo)電型的源極層，假定在上述溝道層中距離表面的深度為y，在深度方向上雜質(zhì)濃度為深度y的函數(shù)N(y)，溝道層的平均雜質(zhì)濃度為Ncm，則上述溝道層中雜質(zhì)濃度在深度方向上分布的重心深度yc由下式y(tǒng)c＝|{∫N(y)·y·dy}/Ncm|表示時，假定溝道層整體的厚度為Tch，通過使?jié)M足下式
yc≥Tch/2那樣，構(gòu)成溝道層。
這樣，由于在溝道層中在其深部施加比較的大的電場，在表面部施加比較小的電場，在表面部的載流子移動度高。其結(jié)果，可以抑制柵極絕緣膜形成的影響，并且減小溝道電阻，獲得高的電流量，可以形成電流驅(qū)動能力高的半導(dǎo)體裝置。
通過使上述半導(dǎo)體基板是SiC基板，利用SiC的寬帶隙特性，作為功率晶體管，可以獲得具有高性能的半導(dǎo)體裝置。
當(dāng)上述柵極的電位約為0時，上述溝道層優(yōu)選構(gòu)成為由從上述柵極絕緣膜開始延伸的耗盡層、和從上述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層所夾斷。
上述溝道層的厚度Tch，當(dāng)上述第1導(dǎo)電型半導(dǎo)體區(qū)域中第1導(dǎo)電型雜質(zhì)的濃度絕對值為|Nbs|、上述溝道層的平均雜質(zhì)濃度的絕對值為|Ncm|、真空的介電常數(shù)為εs，元電荷(elementary charge)為q，基層(base)層的雜質(zhì)濃度為Nbs，溝道層的表明勢能為φms，柵極絕緣膜中的電荷為Q，柵極絕緣膜的容量為Cox，溝道部和第1導(dǎo)電型半導(dǎo)體層之間的內(nèi)部電位差為Vb1時，優(yōu)選滿足下式關(guān)系。
Tch≤√[(2εs/q){(Ncm+Nbs)/(Ncm·Nbs)}·Vb1]+√[(2εs/q)(1/Ncm)(φms-(Q/Cox)}]這些溝道層的平均雜質(zhì)濃度Tch、和溝道層的厚度Ncm，在設(shè)計常截止型的功率晶體管時成為重要的參數(shù)之一，與溝道層的結(jié)構(gòu)相關(guān)的電特性，根據(jù)該溝道層的平均雜質(zhì)濃度、溝道層的厚度、以及基層區(qū)域中的雜質(zhì)濃度可以大致估算。然后，確定Ncm、Nbs后采用上式計算Tch，只要溝道的厚度在Tch以下，從第1導(dǎo)電型半導(dǎo)體區(qū)域(基層)側(cè)開始延伸的耗盡層和從柵極側(cè)開始延伸的耗盡層在厚度層中被夾斷，可以實現(xiàn)常截止的結(jié)構(gòu)。
通過使在上述第1導(dǎo)電型半導(dǎo)體區(qū)域中第1導(dǎo)電型雜質(zhì)濃度的絕對值|Nbs|、比上述溝道層的平均上第2導(dǎo)電型雜質(zhì)濃度的絕對值|Ncm|要高，可以降低在柵極截止?fàn)顟B(tài)下的漏電流。
通過使上述溝道層具有包含第2導(dǎo)電型雜質(zhì)的高濃度摻雜層、和雜質(zhì)濃度在上述高濃度摻雜層的最大濃度的1/10以下的第2導(dǎo)電型的低濃度摻雜層，可以容易實現(xiàn)最佳溝道結(jié)構(gòu)。
通過使上述高濃度摻雜層是設(shè)置在上述溝道層的中間位置的下方的δ摻雜層，容易將溝道層中雜質(zhì)濃度的分布重心調(diào)整到更深的地方。然后，δ摻雜層位于接近第1導(dǎo)電型半導(dǎo)體區(qū)域的深部處，由于在該δ摻雜層附近施加高電場，可以將夾斷點盡可能固定在溝道層的深部，容易抑制溝道層的表層附近的電場。
上述δ摻雜層的厚度優(yōu)選在10nm以下。這樣的結(jié)構(gòu)，通過利用采用脈沖閥的脈沖摻雜進(jìn)行雜質(zhì)摻入，可以容易實現(xiàn)。
上述第1導(dǎo)電型半導(dǎo)體區(qū)域的第1導(dǎo)電型雜質(zhì)濃度優(yōu)選提高到使上述δ摻雜層在濃度分布中到上述柵極側(cè)的雜質(zhì)濃度的低的曲線部分為止可以耗盡化的程度。
通過使上述δ摻雜層的上述第1導(dǎo)電型半導(dǎo)體區(qū)域側(cè)的端部，距離上述第1導(dǎo)電型半導(dǎo)體區(qū)域不超過20nm，可以避免δ摻雜層的耗盡化成為困難的狀態(tài)，抑制漏電流。
當(dāng)在上述柵極上施加的電壓約為0V時，在上述溝道層中，優(yōu)選使從上述柵極側(cè)開始延伸的耗盡層、和從上述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層，在上述δ摻雜層的濃度分布中上述柵極側(cè)的雜質(zhì)濃度的低的曲線的區(qū)域中相互接觸，產(chǎn)生夾斷。
具體講，通過使上述波腳的區(qū)域的夾斷點中的雜質(zhì)濃度在上述低濃度摻雜層的雜質(zhì)濃度以上，而在上述δ摻雜層的最大濃度以下，可以使半導(dǎo)體裝置穩(wěn)定動作，提高可靠性。
在以上那樣設(shè)計的晶體管中，從第1導(dǎo)電型半導(dǎo)體區(qū)域側(cè)開始延伸的耗盡層，即使改變施加在柵極上的電壓，也很穩(wěn)定基本上不變。并且，當(dāng)在上述柵極上施加從0V到成為溝道導(dǎo)通狀態(tài)的電壓時，耗盡層夾斷點的δ摻雜層的上述波腳部分開始張開，耗盡層擴展到上述溝道層和上述柵極絕緣膜之間的界面，進(jìn)行溝道的打開動作。因此，電流從低電阻的溝道內(nèi)部開始流動，耗盡層即使達(dá)到柵極絕緣膜，由于大部分電流在厚度內(nèi)部基本上均勻流動，不容易受到溝道層的表面的界面能級陷阱等的影響。另外，由于耗盡層一直張開到柵極絕緣膜為止，在Id-Vg特性中不會產(chǎn)生紐結(jié)，在溝道電阻中，也可以獲得最佳性能。
上述高濃度摻雜層是設(shè)置在上述溝道層的中間位置的下方的一個深部δ摻雜層，也可以進(jìn)一步包括設(shè)置在上述溝道層的中間位置的上方的表面部δ摻雜層。這時，可以從表面部δ摻雜層向溝道層供給載流子，可以提高電流驅(qū)動能力。
上述表面部δ摻雜層的雜質(zhì)濃度優(yōu)選比上述深部δ摻雜層的雜質(zhì)濃度低。
上述高濃度摻雜層也可以是從下方向上方雜質(zhì)濃度減少的傾斜摻雜層。即使這時，由于在溝道層的深部施加強電場，在表面部施加比較弱的電場，可以獲得和在溝道層的深部設(shè)置了δ摻雜層的情況基本上相同的效果。
當(dāng)在上述柵極上施加的電壓約為0V時，優(yōu)選在上述溝道層中，使從上述柵極側(cè)開始延伸的耗盡層、和從上述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層，在上述傾斜摻雜層的雜質(zhì)濃度分布中的傾斜區(qū)域中相互接觸，產(chǎn)生夾斷。
上述高濃度摻雜層也可以是與上述第1導(dǎo)電型半導(dǎo)體區(qū)域相接設(shè)置的、具有大致均勻雜質(zhì)濃度的均勻摻雜層。
上述均勻摻雜層也可以具有使從上述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層停止、使夾斷點的位置大致恒定穩(wěn)定的功能。
上述均勻摻雜層的雜質(zhì)濃度優(yōu)選在上述第1導(dǎo)電型半導(dǎo)體區(qū)域的雜質(zhì)濃度以上。
假定上述均勻摻雜層的雜質(zhì)濃度為Ns，通過使上述均勻摻雜層的的厚度Tds具有滿足下式Tds≥{Nbs/(Ns+Nbs)}×√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]的厚度，作為上述均勻摻雜層的耗盡層擋層，可以確保其功能。
另外，假定上述溝道層的低濃度摻雜層中的雜質(zhì)濃度為Nud，上述均勻摻雜層的厚度Tud優(yōu)選具有滿足下式Tud≤√[(2εs/q)(1/Nud)(φms-(Q/Cox)}]的厚度。
因此，上述溝道層整體的厚度Tud+Tds優(yōu)選具有滿足下式Tud+Tds≤√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]+√[(2εs/q)(1/Nud)(φms-(Q/Cox)}]的厚度。
然后，當(dāng)在上述柵極上施加約0V的電壓時，通過在從上述均勻摻雜層向上述低濃度摻雜層的雜質(zhì)濃度分布的遷移區(qū)域中，使從上述柵極側(cè)開始延伸的耗盡層、和從上述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層，相互接觸，產(chǎn)生夾斷，可以使夾斷點在溝道層的深部穩(wěn)定存在。
當(dāng)在上述柵極上施加的電壓為Vg，閾值電壓為Vt，Vg-Vt的絕對值在0V以上5V以下的范圍內(nèi)時，通過使在溝道層的中間位置下方的區(qū)域中的電流比溝道層的上述中間位置上方的區(qū)域中流動的電流要多，可以獲得高的電流驅(qū)動能力。
可以進(jìn)一步包括上述半導(dǎo)體基板的下部摻雜高濃度的第2導(dǎo)電型雜質(zhì)的漏極層，作為縱型MISFET的功能。
本發(fā)明的第2半導(dǎo)體裝置至少包括半導(dǎo)體基板、在上述半導(dǎo)體基板的至少一部分上設(shè)置的第1導(dǎo)電型半導(dǎo)體區(qū)域、在上述第1導(dǎo)電型半導(dǎo)體區(qū)域上形成的、具有不均勻的雜質(zhì)濃度分布的、平均上是第2導(dǎo)電型的、調(diào)制摻雜的溝道層、在上述溝道層上形成的柵極絕緣膜、在上述柵極絕緣膜上形成的柵極、在上述第1導(dǎo)電型半導(dǎo)體區(qū)域中設(shè)置在上述柵極的側(cè)方上的第2導(dǎo)電型的源極層，上述第1導(dǎo)電型半導(dǎo)體區(qū)域中的第1導(dǎo)電型雜質(zhì)的濃度，比上述溝道層中的平均上的第2導(dǎo)電型雜質(zhì)濃度的絕對值高，上述溝道層，當(dāng)在上述柵極上施加比閾值電壓大的電壓處于導(dǎo)電時，從上述溝道層的表面到某一深度的區(qū)域的表層中的平均電流密度、和溝道層的超過上述某一深度的區(qū)域的深部中的平均電流密度之比值，比用均勻濃度的第2導(dǎo)電型半導(dǎo)體層置換上述溝道層時這兩者的比值要小。
這樣，在半導(dǎo)體裝置導(dǎo)通時，由于在調(diào)制摻雜后的溝道層中流動的電流中在深部流動的電流的比例高，可以減弱界面能級陷阱等對在溝道中流動的載流子的影響，可以實現(xiàn)高的移動度。
當(dāng)上述半導(dǎo)體基板時SiC基板時，上述某一深度約為5nm。
通過使所述溝道層由至少一個高濃度層和雜質(zhì)濃度在上述高濃度層的1/10以下的低濃度摻雜層交互積層所構(gòu)成，可以特別有效避免界面能級陷阱的影響。
假定上述高濃度層和低濃度摻雜層的重復(fù)數(shù)為m(m為整數(shù))，低濃度摻雜層的厚度為Ls時的雜質(zhì)濃度為Nn-，高濃度層的厚度為Lδ時的雜質(zhì)濃度為Nn+，通過使下式成立，(Ls×Nn-+Lδ×Nn+×m)/(Ls+Lδ×m)≤Np+可以可靠實現(xiàn)半導(dǎo)體裝置的常截止動作。
通過使上述半導(dǎo)體基板是SiC硅基板，利用特別大的寬帶隙，可以獲得適合功率元件的半導(dǎo)體裝置的結(jié)構(gòu)。
圖1表示有關(guān)本發(fā)明第1實施方案的半導(dǎo)體裝置的基本結(jié)構(gòu)的截面圖。
圖2表示第1實施方案的d-DACFET的I-V特性曲線圖。
圖3表示第1實施方案的d-DACFET的溝道層以及pSiC層的雜質(zhì)濃度和耗盡層之間的關(guān)系圖。
圖4表示第1實施方案的d-DACFET、現(xiàn)有的存儲型SiC-MISFET以及現(xiàn)有的反轉(zhuǎn)型SiC-MISFET的溝道的在深度方向上的電流密度變化圖。
圖5表示第1實施方案的d-DACFET、現(xiàn)有的存儲型SiC-MISFET以及現(xiàn)有的反轉(zhuǎn)型SiC-MISFET的溝道的在深度方向上的電場分布圖。
圖6表示第1實施方案的d-DACFET、現(xiàn)有的存儲型SiC-MISFET以及現(xiàn)有的反轉(zhuǎn)型SiC-MISFET的溝道的在深度方向上的移動度的分布圖。
圖7表示有關(guān)本發(fā)明第2實施方案的半導(dǎo)體裝置的基本結(jié)構(gòu)的截面圖。
圖8表示有關(guān)本發(fā)明第3實施方案的半導(dǎo)體裝置的溝道層以及pSiC層的雜質(zhì)濃度和耗盡層之間的關(guān)系圖。
圖9表示有關(guān)本發(fā)明第4實施方案的半導(dǎo)體裝置的溝道層以及pSiC層的雜質(zhì)濃度和耗盡層之間的關(guān)系圖。
圖10表示有關(guān)本發(fā)明第5實施方案的半導(dǎo)體裝置的基本結(jié)構(gòu)的截面圖。
圖11表示有關(guān)本發(fā)明第6實施方案的半導(dǎo)體裝置的基本結(jié)構(gòu)的截面圖。
圖12表示有關(guān)本發(fā)明第7實施方案的半導(dǎo)體裝置的基本結(jié)構(gòu)的截面圖。
圖13表示有關(guān)本發(fā)明第8實施方案的半導(dǎo)體裝置的基本結(jié)構(gòu)的截面圖。
圖14表示本發(fā)明第8實施方案的SiC-MISFET的漏極電流-柵極電壓特性的仿真結(jié)果圖。
圖15表示本發(fā)明第8實施方案的SiC-MISFET的柵極絕緣膜直下的在深度方向上全電流密度的仿真結(jié)果圖。
圖16表示為滿足常截止條件的δ摻雜層的數(shù)量和p型區(qū)域的p型雜質(zhì)濃度之間的關(guān)系圖。
圖17表示具有調(diào)制摻雜的溝道層的存儲型SiC-MISFET、反轉(zhuǎn)型SiC-MISFET以及具有均勻濃度的溝道區(qū)域?qū)拥拇鎯π蚐iC-MISFET在深度方向上電流密度的仿真結(jié)果圖。
圖18表示在第1導(dǎo)電型半導(dǎo)體區(qū)域中雜質(zhì)濃度在給定濃度時的δ摻雜層的數(shù)量和閾值電壓VT之間的關(guān)系表。
圖19表示溝道層中的δ摻雜層的數(shù)量和溝道移動度之間的關(guān)系的仿真結(jié)果圖。
具體實施例方式
第1實施方案圖1表示有關(guān)本發(fā)明第1實施方案的半導(dǎo)體裝置(SiC-MISFET(d-DACFET))的基本結(jié)構(gòu)的截面圖。
如該圖所示，本實施方案的SiC-MISFET，包括在具有4H-SiC結(jié)構(gòu)的SiC基板(圖中未畫出)上通過外延生長形成的外延SiC層9。外延SiC層9包括在基層區(qū)域的p型SiC層10、和在p型SiC層10上形成的、通過現(xiàn)場摻雜法調(diào)制摻雜的n型溝道層20、在溝道層20上通過熱氧化形成的柵極絕緣膜11、在柵極絕緣膜11上形成的柵極12、在溝道層20以及SiC層10的位于柵極12兩側(cè)方的區(qū)域中分別注入n型雜質(zhì)所形成的n型源極層13a以及n型漏極層13b。
然后，上述溝道層20包括雜質(zhì)濃度約為1.0×1016·cm-3、厚度約為200nm的n型非摻雜層22(低濃度摻雜層)、和介入在非摻雜層22中的、雜質(zhì)濃度約為3.2×1018·cm-3、厚度約為10nm的n型δ摻雜層21(高濃度摻雜層)。但是，在δ摻雜層21的下面和p型SiC層10的上面(p型SiC層10和溝道層20之間的接合面)之間只是相隔10nm的距離。另外，在n型源極、漏極層13a、13b中雜質(zhì)濃度約為1.0×1020·cm-3、n型源極、漏極層13a、13b的厚度約為350nm。p型SiC層10的p型雜質(zhì)濃度約為5.0×1017·cm-3。本實施方案的SiC-MISFET的溝道層20具有約為2.0×1017·cm-3的平均雜質(zhì)濃度，200nm的厚度。
這樣的結(jié)構(gòu)，例如，如本申請人所申請的特開平2000-340512號公報所示，通過采用脈沖閥的脈沖摻雜進(jìn)行摻雜，可以容易實現(xiàn)。
即，本實施方案的SiC-MISFET，由于具有由n型源極、漏極層13a、13b、大致均勻濃度摻雜的p型基層區(qū)域的p型SiC層10、調(diào)制摻雜的n型溝道層20構(gòu)成的存儲型MISFET結(jié)構(gòu)，并且在溝道層20的深部區(qū)域上具有高濃度的δ摻雜層21，以下將本實施方案的SiC-MISFET稱為「d-DACFET(略稱為d-DACFET)」。
在本實施方案的d-DACFET中，假定在溝道層20中距離表面的深度為y，在溝道層20的深度方向上雜質(zhì)濃度為深度y的函數(shù)N(y)，溝道層20的平均雜質(zhì)濃度為Ncm，則雜質(zhì)濃度在深度方向上分布的重心深度yc，由下式(1)給出。
yc＝|{∫N(y)·y·dy}/Ncm|(1)這時，溝道層整體的厚度為Tch，使?jié)M足下式(2)的條件下構(gòu)成溝道層。
yc≥Tch/2(2)進(jìn)一步，假定真空的介電常數(shù)為εs，元電荷為q，基層層的雜質(zhì)濃度為Nbs，溝道層的表明勢能為φms，柵極絕緣膜中的電荷為Q，柵極絕緣膜的容量為Cox，溝道部和基層部之間的內(nèi)部電位差為Vb1，則下式(3)、(4)成立。
Tch≤√[(2εs/q){(Ncm+Nbs)/(Ncm·Nbs)}·Vb1]+√[(2εs/q)(1/Ncm)(φms-(Q/Cox)}](3)|Ncm|≤|Nbs| (4)溝道層的平均雜質(zhì)濃度的|Ncm|由下式表示。
|Ncm|＝|∫N(y)dy}/Tch|在本實施方案中，d-DACFET由于滿足上述式(1)～(4)，可以實現(xiàn)高電流驅(qū)動能力、和常截止型的動作。
另外，通過使pSiC層(基層層)中p型雜質(zhì)濃度的絕對值|Nbs|比溝道層20中平均的n型雜質(zhì)濃度的絕對值|Ncm|高，在柵極關(guān)斷狀態(tài)下可以減少漏極電流。
圖2表示本實施方案的d-DACFET的漏極電流Id-柵極電壓Vg特性的仿真結(jié)果(I-V特性曲線)圖。在該圖中，為了進(jìn)行比較，也在圖中表示和本實施方案的d-DACFET具有相同結(jié)構(gòu)，溝道層大致均勻濃度摻雜的現(xiàn)有的存儲型SiC-MISFET(用ACCUFET表示)、以及和本實施方案的d-DACFET具有相同結(jié)構(gòu)，但溝道層的雜質(zhì)的導(dǎo)電型不同并且大致均勻濃度摻雜的現(xiàn)有的反轉(zhuǎn)型SiC-MISFET(用Inv表示)的I-V特性。該圖所示的I-V特性曲線，均是將漏極-源極之間的電壓固定在1V時的I-V特性。另外，如該圖所示作為反轉(zhuǎn)型SiC-MISFET(用Inv表示)，pSiC層的雜質(zhì)濃度約為5.0×1015·cm-3、約為5.0×1016·cm-3的仿真結(jié)果也作為Inv-5E15、Inv-5E16表示。
如該圖所示，在本實施方案的d-DACFET中，當(dāng)柵極電壓Vg為0時，源極電流基本上沒有，表明d-DACFET是常截止動作。另外，現(xiàn)有的存儲型MISFET、反轉(zhuǎn)型MISFET，也是按照常截止動作調(diào)整雜質(zhì)濃度。但是，本實施方案的d-DACFET，與現(xiàn)有的存儲型MISFET、反轉(zhuǎn)型MISFET相比，但柵極電壓Vg增高時，表示出大的漏極電流Ids，表明具有高的電流驅(qū)動能力。即，表明本實施方案的d-DACFET是具有優(yōu)異性能的常截止動作的晶體管。
并且，如后所述，由于耗盡層一直打開到柵極絕緣膜，在Id-Vg特性中不會產(chǎn)生紐結(jié)，溝道電阻也可以獲得有最佳性能。
以下，對本實施方案的d-DACFET的動作原理進(jìn)行說明。圖3表示第1實施方案的d-DACFET的溝道層20以及pSiC層10的雜質(zhì)濃度和耗盡層之間的關(guān)系圖。如該圖所示，從基層(pSiC層10)延伸的耗盡層Rdepb，向δ摻雜層21擴展。而當(dāng)在柵極12上施加約0V的偏置時，因柵極12的內(nèi)部電位，在溝道層20中耗盡層Rdepg從柵極側(cè)開始延伸，向δ摻雜層21擴展。這樣，2個耗盡層Rdepb、Rdepg，在δ摻雜層21的上面附近的雜質(zhì)濃度的低的曲線部分(夾斷點Ppo)處相互接觸，形成夾斷狀態(tài)。在柵極12的電位增加的過程中，在初期，δ摻雜層21的上面附近的低的曲線部分，與非摻雜層22相比由于具有比較高的雜質(zhì)濃度，耗盡層Rdepg的延伸變化小。但是，一旦耗盡層Rdepb的前端到達(dá)非摻雜層22(δ摻雜層21？)之后，耗盡層Rdepb快速被吸入到柵極11中，溝道成為打開狀態(tài)。另一方面，從基層開始延伸的耗盡層Rdepb的寬度對于柵極偏置的變化基本上不受到影響。因此，在本實施方案的d-DACFET中，非摻雜層22之中δ摻雜層21的上方的部分整體直接成為溝道。然后，即使柵極偏置變化，夾斷點Ppo的位置基本上不變化。
對此，在現(xiàn)有的存儲型MISFET中，由于溝道層以大致均勻濃度被摻雜，從基層開始延伸的耗盡層Rdepg、和從基層區(qū)域開始延伸的耗盡層Rdepb之間的接觸點(夾斷點)，根據(jù)柵極偏置的變化而變化。即，但柵極偏置小時夾斷點處在溝道層的比較深的位置上，但隨著柵極偏置增高，夾斷點向溝道層比較淺的位置移動。然后，由于夾斷點的位置不同等，造成了本實施方案的d-DACFET和現(xiàn)有的存儲型MISFET之間具有上述不同的特性。關(guān)于其機理，以下更進(jìn)一步詳細(xì)說明。
圖4表示本實施方案的d-DACFET、現(xiàn)有的存儲型SiC-MISFET(ACCUFET)以及現(xiàn)有的反轉(zhuǎn)型SiC-MISFET(Inv)的溝道在深度方向上的電流密度(A/μm2)變化圖。該圖所示的數(shù)據(jù)是在柵極偏置設(shè)定成10V、漏極電位為1V、源極電位為0V的情況下的仿真結(jié)果獲得的數(shù)據(jù)。
如該圖所示，如果對各FET的溝道層的表面區(qū)域的電流密度進(jìn)行比較，在現(xiàn)有的存儲型SiC-MISFET中，電流密度比現(xiàn)有的反轉(zhuǎn)型SiC-MISFET要稍微高一些。對此，在本實施方案的d-DACFET中，溝道層的表面區(qū)域的電流密度比現(xiàn)有的存儲型SiC-MISFET(ACCUFET)要高出2倍左右。其理由有如下可能。
圖5表示本實施方案的d-DACFET、現(xiàn)有的存儲型SiC-MISFET(ACCUFET)以及現(xiàn)有的反轉(zhuǎn)型SiC-MISFET(Inv)的溝道在深度方向上的電場強度(V/cm)的分布圖。該圖所示的數(shù)據(jù)是柵極偏置、漏極電位、源極電位設(shè)定成與圖4所述數(shù)據(jù)的條件相同的條件下的仿真結(jié)果獲得的數(shù)據(jù)。
如該圖所示，在本實施方案的d-DACFET中，電場在表面極其附近的區(qū)域(深度在0～0.02μm)和內(nèi)部的δ摻雜層21附近的區(qū)域(深度在0.18～0.25μm)比較大，而在溝道層中δ摻雜層21上方的區(qū)域(深度在0.025～0.18μm)、即大部分區(qū)域中，除了表面極其附近的區(qū)域以外，電場均非常小。對此，在現(xiàn)有的存儲型SiC-MISFET中，在表面附近的區(qū)域(深度在0～0.04μm)中，雖然具有和本實施方案的d-DACFET大致相同的電場，但在溝道層的中央部(深度在0.04～0.18μm)中，表明產(chǎn)生相當(dāng)大的電場。另外，在現(xiàn)有的反轉(zhuǎn)型SiC-MISFET中，特別是在溝道區(qū)域的表面附近區(qū)域中產(chǎn)生非常大的電場。這樣，由于在溝道層中電場分布狀態(tài)的不同，如下所述，可以認(rèn)為在各FET中產(chǎn)生不同的載流子的移動度。
圖6表示本實施方案的d-DACFET、現(xiàn)有的存儲型SiC-MISFET(ACCUFET)以及現(xiàn)有的反轉(zhuǎn)型SiC-MISFET(Inv)的溝道在深度方向上的電子移動度(cm2/V·s)的分布圖。該圖所示的數(shù)據(jù)是柵極偏置、漏極電位、源極電位設(shè)定成與圖4所述數(shù)據(jù)的條件相同的條件下的仿真結(jié)果獲得的數(shù)據(jù)。
如該圖所示，在本實施方案的d-DACFET中，移動度在表面極其附近的區(qū)域(深度在0～0.02μm)和內(nèi)部的δ摻雜層21附近的區(qū)域(深度在0.18～0.25μm)比較小，除了表面極其附近的區(qū)域以外，在溝道層中δ摻雜層21上方的區(qū)域(深度在0.02～0.18μm)、即大部分區(qū)域中，移動度均非常大。對此，在現(xiàn)有的存儲型SiC-MISFET中，在溝道層整體，表明移動度比較低。另外，在現(xiàn)有的反轉(zhuǎn)型SiC-MISFET中，特別是在溝道區(qū)域的表面附近區(qū)域中移動度比較低。
如果比較圖5和圖6，可以認(rèn)為由于以下的作用造成本實施方案的d-DACFET顯示出高的電流驅(qū)動能力。
首先，一般認(rèn)為在施加高電場的區(qū)域，移動度變低。然后，在本實施方案的d-DACFET的各區(qū)域中，當(dāng)所施加的電場低時，移動度變高，而所施加的電場高時移動度變低。然后，在本實施方案的d-DACFET中，由于在溝道層的深部區(qū)域中設(shè)置了高濃度的δ摻雜層21，在δ摻雜層21附近的區(qū)域，即在溝道層的深部區(qū)域中雖然施加高電場，但在溝道層中δ摻雜層21上方的、除了表面極其附近的區(qū)域以外的區(qū)域中只施加低電場，在該區(qū)域中實際表現(xiàn)出高的移動度。其結(jié)果，如圖4所示，在本實施方案的d-DACFET中，在表面附近的區(qū)域(深度在0～0.006μm)可以獲得高電流密度。
另一方面，在現(xiàn)有的反轉(zhuǎn)型SiC-MISFET中，在其機理上，由于形成了反轉(zhuǎn)區(qū)域在柵極絕緣膜-溝道層界面上施加高電壓，所以整體只能獲得小的電流密度。
然后，在現(xiàn)有的存儲型SiC-MISFET中，比反轉(zhuǎn)型SiC-MISFET提高了電流密度。但是，在現(xiàn)有的存儲型SiC-MISFET中，在表面附近區(qū)域中的電場強度，和本實施方案的d-DACFET基本上沒有不同，在溝道層的表面直下的區(qū)域上施加高電場。為此，在溝道層中載流子在表面加速，容易受到界面能級等的影響，其結(jié)果造成在表面附近區(qū)域的電流密度不能到達(dá)很大。
此外，δ摻雜層21只要在溝道層20的中間位置的下方設(shè)置，就可以滿足式(1)、(2)，可以發(fā)揮本實施方案的效果。
δ摻雜層21的厚度，由于受到只能是可以施加高電場的區(qū)域的限制，優(yōu)選在10nm以下。
第2實施方案圖7表示有關(guān)本發(fā)明第2實施方案的半導(dǎo)體裝置(SiC-MISFET(d-DACFET))的基本結(jié)構(gòu)的截面圖。
如該圖所示，本實施方案的d-DACFET，包括在具有4H-SiC結(jié)構(gòu)的SiC基板(圖中未畫出)上通過外延生長形成的外延SiC層29。外延SiC層29包括在基層區(qū)域的p型SiC層30、和在p型SiC層30上形成的、通過現(xiàn)場摻雜法調(diào)制摻雜的n型溝道層40。另外，本實施方案的d-DACFET，包括在溝道層20上通過熱氧化形成的柵極絕緣膜31、在柵極絕緣膜31上形成的柵極32、在溝道層40以及SiC層30的位于柵極32兩側(cè)方的區(qū)域中分別注入n型雜質(zhì)所形成的n型源極層33a以及n型漏極層33b。
然后，上述溝道層40包括雜質(zhì)濃度約為1.0×1016·cm-3、厚度約為200nm的n型非摻雜層42(低濃度摻雜層)、介入在非摻雜層42中的、雜質(zhì)濃度約為2.2×1018·cm-3、厚度約為10nm的n型深部δ摻雜層41(高濃度摻雜層)、以及介入在非摻雜層42中的、雜質(zhì)濃度約為1.0×1018·cm-3、厚度約為10nm的n型表面部δ摻雜層43。但是，在深部δ摻雜層41的下面和p型SiC層30的上面(p型SiC層30和溝道層40之間的接合面)之間只是相隔10nm的距離。另外，在δ摻雜層43的上面和柵極絕緣膜31的下面(柵極絕緣膜31和溝道層40之間的界面)之間只是相隔10nm的距離。另外，在n型源極、漏極層33a、33b中雜質(zhì)濃度約為1.0×1020·cm-3、n型源極、漏極層33a、33b的厚度約為350nm。p型SiC層30的p型雜質(zhì)濃度約為5.0×1017·cm-3。本實施方案的SiC-MISFET的溝道層40具有約為2.0×1017·cm-3的平均雜質(zhì)濃度，200nm的厚度。
即，本實施方案的d-DACFET，由于具有由n型源極、漏極層33a、33b、大致均勻濃度摻雜的p型基層區(qū)域的p型SiC層30、調(diào)制摻雜的n型溝道層40構(gòu)成的存儲型MISFET結(jié)構(gòu)，并且在溝道層40的深部區(qū)域上具有高濃度的深部δ摻雜層41、同時也包括表面部δ摻雜層43。
在本實施方案的d-DACFET中，也具有滿足上述式(1)～(4)的溝道層。即，表面部δ摻雜層43整體的雜質(zhì)量比深部δ摻雜層41的雜質(zhì)量少，即雜質(zhì)濃度的重心設(shè)計成處在溝道層的中間位置偏下方的位置上。這樣，可以容易實現(xiàn)常截止動作。
有關(guān)本實施方案的d-DACFET，溝道層的夾斷點是在深部δ摻雜層41的表層側(cè)的雜質(zhì)濃度的低的曲線部分上，這一點和第1實施方案說明的結(jié)構(gòu)相同。在此，本實施方案的d-DACFET的結(jié)構(gòu)和第1實施方案的不同點在于，在非摻雜層42中設(shè)置了表面部δ摻雜層43。由于設(shè)置了該表面部δ摻雜層43，在溝道層40的表面附近的區(qū)域中供給多量的載流子，可以進(jìn)一步降低溝道電阻。
另外，本實施方案的d-DACFET，由于滿足式(1)～(4)，和第1本實施方案的d-DACFET同樣，實現(xiàn)常截止動作，如果不需要進(jìn)行常截止動作時，也可以使深部δ摻雜層41和表面部δ摻雜層43具有相同的雜質(zhì)濃度。
第3實施方案圖8表示有關(guān)本發(fā)明第3實施方案的半導(dǎo)體裝置(SiC-MISFET(d-DACFET))的溝道層以及pSiC層的雜質(zhì)濃度和耗盡層之間的關(guān)系圖。如該圖所示，本實施方案的d-DACFET，采用在溝道層內(nèi)從深部向表面雜質(zhì)濃度逐漸降低的傾斜摻雜層(高濃度摻雜層)，替代圖1所示第1實施方案的d-DACFET的δ摻雜層21。但是，傾斜摻雜層的下端與pSiC層相接。傾斜摻雜層的最深部的雜質(zhì)濃度約為5.0×1018·cm-3，直到非摻雜層的雜質(zhì)濃度(約為1.0×1016·cm-3)雜質(zhì)濃度基本上是連續(xù)減少。傾斜摻雜層的厚度約為10nm。
在本實施方案的d-DACFET中，從基層(pSiC層)開始延伸的耗盡層Rdepb、和從柵極側(cè)開始延伸的耗盡層Rdepg，在傾斜摻雜層的傾斜區(qū)域相互接觸，處于夾斷狀態(tài)。即，夾斷點Ppo，在傾斜區(qū)域中存在。然后，在溝道層的深部，作用比較大的電場，在除表面附近的區(qū)域之外的溝道層的在傾斜摻雜層上方的區(qū)域中，只作用比較小的電場。因此，和第1實施方案同樣，在除表面附近的區(qū)域之外的溝道層的在傾斜摻雜層上方的區(qū)域中，可以實現(xiàn)高的載流子移動度，獲得高的電流驅(qū)動能力。
第4實施方案圖9表示有關(guān)本發(fā)明第4實施方案的半導(dǎo)體裝置(SiC-MISFET(d-DACFET))的溝道層以及pSiC層的雜質(zhì)濃度和耗盡層之間的關(guān)系圖。如該圖所示，本實施方案的d-DACFET，采用在溝道層內(nèi)具有大致均勻雜質(zhì)濃度的均勻摻雜層(高濃度摻雜層)，替代圖1所示第1實施方案的d-DACFET的δ摻雜層21。但是，均勻摻雜層的下端與pSiC層相接。均勻摻雜層的最深部的雜質(zhì)濃度約為5.0×1017·cm-3，均勻摻雜層的厚度約為10nm。
在本實施方案的d-DACFET中，從基層(pSiC層)開始延伸的耗盡層Rdepb、和從柵極側(cè)開始延伸的耗盡層Rdepg，在均勻摻雜層的上端部分(夾斷點Ppo)相互接觸，處于夾斷狀態(tài)。然后，均勻摻雜層穩(wěn)定從基層開始延伸的耗盡層Rdepb對柵極偏置的影響的作用，作為所謂的耗盡層擋層的作用。為此，均勻摻雜層的最深部的雜質(zhì)濃度優(yōu)選在約5.0×1017·cm-3以上，并且均勻摻雜層的厚度比從基層開始延伸的耗盡層Rdepb的厚度大。
假定耗盡層擋層的雜質(zhì)濃度為Ns，則耗盡層擋層(均勻摻雜層)的厚度Tds優(yōu)選設(shè)計成滿足下式(5)。
Tds≥{Nbs/(Ns+Nbs)}×√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1](5)為了在耗盡層擋層(均勻摻雜層)和溝道之間的邊界上進(jìn)行夾斷，假定非摻雜層的雜質(zhì)濃度為Nud，則非摻雜層的厚度Tud優(yōu)選設(shè)計成滿足下式(6)。
Tud≤√[(2εs/q)(1/Nud){φms-(Q/Cox)}] (6)因此，器件的溝道層整體的厚度Tud+Tds，如果設(shè)計成滿足下式(7)，Tud+Tds≤√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]+√[(2εs/q)(1/Nud){φms-(Q/Cox)}] (7)本實施方案的d-DACFET，進(jìn)行常截止動作，使性能最優(yōu)化。
然后，依據(jù)本實施方案的d-DACFET，在溝道層的深部，作用比較大的電場，在除表面附近的區(qū)域之外的溝道層的在均勻摻雜層上方的區(qū)域中，只作用比較小的電場。因此，和第1實施方案同樣，在除表面附近的區(qū)域之外的溝道層的在均勻摻雜層上方的區(qū)域中，可以實現(xiàn)高的載流子移動度，獲得高的電流驅(qū)動能力。
在本實施方案的d-DACFET的設(shè)計中，在柵極施加約“0”的電壓的狀態(tài)下，從耗盡層擋層(均勻摻雜層)向非摻雜層的遷移區(qū)域中，使從基層(pSiC層)開始延伸的耗盡層Rdepb、和從柵極側(cè)開始延伸的耗盡層Rdepg，處于相互相接的狀態(tài)，處于夾斷狀態(tài)。
第5實施方案圖10表示有關(guān)本發(fā)明第5實施方案的半導(dǎo)體裝置(SiC-MISFET(d-DACFET))的基本結(jié)構(gòu)的截面圖。
如該圖所示，本實施方案的d-DACFET，包括在具有4H-SiC結(jié)構(gòu)的SiC基板(圖中未畫出)上通過外延生長形成的外延SiC層49。外延SiC層49包括在基層區(qū)域的p型SiC層50、和在p型SiC層50上形成的、通過現(xiàn)場摻雜法調(diào)制摻雜的n型溝道層60。另外，本實施方案的d-DACFET，包括在溝道層60上通過熱氧化形成的柵極絕緣膜51、在柵極絕緣膜51上形成的柵極52、在溝道層60以及SiC層50的位于柵極52兩側(cè)方的區(qū)域中分別注入n型雜質(zhì)所形成的n型源極層53a以及n型漏極層53b。
然后，上述溝道層60包括雜質(zhì)濃度約為1.0×1016·cm-3、厚度約為200nm的n型非摻雜層62(低濃度摻雜層)、介入在非摻雜層62中的、雜質(zhì)濃度約為4.2×1018·cm-3、厚度約為10nm的n型深部δ摻雜層61(高濃度摻雜層)、以及介入在非摻雜層62中的、雜質(zhì)濃度約為1.0×1018·cm-3、厚度約為10nm的n型表面部δ摻雜層63。表面部δ摻雜層63和柵極絕緣膜51相互接觸。另外，在n型源極、漏極層53a、53b中雜質(zhì)濃度約為1.0×1020·cm-3、n型源極、漏極層53a、53b的厚度約為350nm。p型SiC層30的p型雜質(zhì)濃度約為5.0×1017·cm-3。本實施方案的d-DACFET的溝道層60具有約為2.0×1017·cm-3的平均雜質(zhì)濃度，200nm的厚度。
在本實施方案中，由于可以抑制柵極絕緣膜對溝道的不良影響，柵極偏置Vg在0～20V的范圍內(nèi)，d-DACFET的性能(電流驅(qū)動能力等)可以達(dá)到最大。
在本實施方案中，是在第1實施方案的結(jié)構(gòu)的基礎(chǔ)上，只是設(shè)置了表面部δ摻雜層63，在第3、第4實施方案中，也是通過設(shè)置這樣的表面部δ摻雜層，可以發(fā)揮本實施方案相同的效果。
第6實施方案圖11表示有關(guān)本發(fā)明第6實施方案的半導(dǎo)體裝置(SiC-MISFET(縱型d-DACFET))的基本結(jié)構(gòu)的截面圖。
如該圖所示，本實施方案的縱型d-DACFET，包括在具有4H-SiC結(jié)構(gòu)的SiC基板的高濃度n型SiC層(漏極層)86上通過外延生長形成的外延SiC層69。外延SiC層69包括低濃度n型SiC層85、和在低濃度n型SiC層85上形成的、通過現(xiàn)場摻雜法調(diào)制摻雜的n型溝道層80。另外，本實施方案的縱型d-DACFET，包括在溝道層80上通過熱氧化形成的柵極絕緣膜71、在柵極絕緣膜71上形成的柵極72、在溝道層80以及低濃度n型SiC層85的位于柵極72一側(cè)方的區(qū)域中注入n型雜質(zhì)所形成的n型源極層73、在低濃度n型SiC層85內(nèi)注入p型雜質(zhì)所形成的、包圍源極層73的底面的p阱84、設(shè)置在源極層73上的源極75、設(shè)置在高濃度n型SiC層86下面的漏極76。
上述溝道層80包括雜質(zhì)濃度約為1.0×1016·cm-3、厚度約為200nm的n型非摻雜層82(低濃度摻雜層)、介入在非摻雜層82中的、雜質(zhì)濃度約為3.2×1018cm-3、厚度約為10nm的n型δ摻雜層81(高濃度摻雜層)。但是，δ摻雜層81和p阱84、低濃度n型SiC層85之間只相隔10nm的距離。另外，n型源極層73和高濃度n型SiC層(漏極層)86中的雜質(zhì)濃度約為1.0×1020·cm-3。p阱84的p型雜質(zhì)濃度約為5.0×1017·cm-3。本實施方案的縱型d-DACFET的溝道層80具有約為2.0×1017·cm-3的平均雜質(zhì)濃度，200nm的厚度。
依據(jù)本實施方案的縱型d-DACFET，在具有和第1實施方案相同的效果的基礎(chǔ)上，可以發(fā)揮縱型晶體管特有的效果。即，通過確保電流I流動的區(qū)域(參見圖11所示的實線箭頭)的寬度，可以流動大電流。本實施方案的縱型d-DACFET，是特別適合作為大功率用的功率晶體管的結(jié)構(gòu)。
第7實施方案圖11表示有關(guān)本發(fā)明第7實施方案的半導(dǎo)體裝置(SiC-MISFET(UMOS型d-DACFET))的基本結(jié)構(gòu)的截面圖。
如該圖所示，本實施方案的SiC-MISFET，包括在具有4H-SiC結(jié)構(gòu)的SiC基板的高濃度n型SiC層(漏極層)106以及n-型漂移層105上通過外延生長形成的外延SiC層89。外延SiC層89包括在漂移層105上形成的、通過現(xiàn)場摻雜法調(diào)制摻雜的n型溝道層100、p阱104。另外，本實施方案的UMOS型d-DACFET，包括在溝道層100上通過熱氧化形成的柵極絕緣膜91、在柵極絕緣膜91上形成的柵極92、在溝道層100以及p阱104的位于柵極92一側(cè)方的區(qū)域中注入n型雜質(zhì)所形成的n型源極層93、設(shè)置在源極層93上的源極95、設(shè)置在高濃度n型SiC層106下面的漏極106。
上述溝道層100包括雜質(zhì)濃度約為1.0×1016·cm-3、厚度約為200nm的n型非摻雜層102(低濃度摻雜層)、介入在非摻雜層102中的、雜質(zhì)濃度約為3.2×1018·cm-3、厚度約為10nm的n型δ摻雜層101(高濃度摻雜層)。但是，δ摻雜層81和源極層93、p阱84、型漂移層105之間只相隔10nm的距離。另外，n型源極層93和高濃度n型SiC層(漏極層)106中的雜質(zhì)濃度約為1.0×1020·cm-3。p阱104的p型雜質(zhì)濃度約為5.0×1017·cm-3。本實施方案的UMOS型d-DACFET的溝道層100具有約為2.0×1017·cm-3的平均雜質(zhì)濃度，200nm的厚度。
依據(jù)本實施方案的UMOS型d-DACFET，在具有和第1實施方案相同的效果的基礎(chǔ)上，可以發(fā)揮UMOS型晶體管特有的效果。即，通過確保電流I流動的區(qū)域(參見圖12所示的實線箭頭)的寬度，可以流動大電流。本實施方案的UMOS型d-DACFET，是特別適合作為大功率用的功率晶體管的結(jié)構(gòu)。
第8實施方案圖1表示有關(guān)本發(fā)明的實施方案的半導(dǎo)體裝置(SiC-MISFET)的基本結(jié)構(gòu)的截面圖。
如該圖所示，本實施方案的SiC-MISFET，包括在具有4H-SiC結(jié)構(gòu)的SiC基板(圖中未畫出)上通過外延生長形成的區(qū)域的p型SiC層110、和在p型SiC層110上形成的n型溝道層120、在溝道層120上通過熱氧化形成的柵極絕緣膜111、在柵極絕緣膜111上形成的柵極112、在溝道層120以及SiC層110的位于柵極112兩側(cè)方的區(qū)域中分別注入n型雜質(zhì)所形成的n型源極層113a以及n型漏極層113b。
然后，上述溝道層120，由雜質(zhì)濃度約為1.0×1018·cm-3、厚度約為10nm的n型δ摻雜層121(高濃度層)、和雜質(zhì)濃度約為1.0×1016·cm-3、厚度約為50nm的n型非摻雜層122(低濃度摻雜層)交互積層所形成，并被調(diào)制摻雜。但是，溝道層120中最上面的非摻雜層122的厚度約為15nm。另外，在n型源極、漏極層113a、113b中雜質(zhì)濃度約為1.0×1018·cm-3、n型源極、漏極層113a、113b的厚度約為300nm。p型SiC層110的p型雜質(zhì)濃度約為1.0×1018·cm-3。
即，本實施方案的SiC-MISFET，具有包括n型源極、漏極層113a、113b、p型區(qū)域的p型SiC層110、n型溝道層120的存儲型MISFET結(jié)構(gòu)。然后，本實施方案的溝道層120，由n型δ摻雜層121和非摻雜層122交互積層所形成。
圖14表示本實施方案的SiC-MISFET的漏極電流Id-柵極電壓Vg特性的仿真結(jié)果(I-V特性曲線)圖。在該圖中，該圖所示的I-V特性曲線，是將漏極-源極之間的電壓固定在1V時的I-V特性。另外，如該圖所示，在本實施方案的SiC-MISFET中，當(dāng)柵極電壓Vg為0時，源極電流基本上沒有，表明該SiC-MISFET是常截止動作。
圖15表示本實施方案的SiC-MISFET的柵極絕緣膜直下的在深度方向上的全電流密度(A/μm2)變化圖。該圖的仿真是將Vg-VT固定在恒定值的情況下獲得的。如該圖所示，如果觀察從溝道層120的表面垂直向內(nèi)部的電流密度分布，在深度5nm以上的區(qū)域中電流密度比較大。該深部的平均電流密度，和后述的圖17相同，比以均勻濃度的第2導(dǎo)電型半導(dǎo)體層作為溝道層的MISFET中深部的平均電流密度大。因此，在溝道層120內(nèi)，不容易受到由于柵極絕緣膜中的缺陷引起的界面能級陷阱的影響，可以獲得大的電流密度。并且，如后所述可以確保常截止的動作。即，調(diào)制摻雜后的溝道層120構(gòu)成為，從溝道層120的表面到某一深度dl的區(qū)域的表層中平均電流密度和超過溝道層120的某一深度dl的區(qū)域的深部中平均電流密度之比值，要比用均勻濃度的第2導(dǎo)電型半導(dǎo)體層置換溝道層時的兩者之比值小。
常截止動作的必要條件的探討以下，對本申請人等所進(jìn)行的求出常截止動作所必要的條件的過程進(jìn)行說明。
在采用4H-SiC的反轉(zhuǎn)型MISFET中，界面能級陷阱對電子輸送機理的影響是深刻的。為了提高M(jìn)ISFET的溝道移動度，進(jìn)行了各種各樣的研究。特別是采用存儲型MISFT，成功將溝道移動度提高到反轉(zhuǎn)型MISFET的2倍。
圖17表示具有包含5層δ摻雜層的調(diào)制摻雜的溝道層的存儲型SiC-MISFET(符號▲)、現(xiàn)有的反轉(zhuǎn)型SiC-MISFET(符號■)以及具有沒有進(jìn)行調(diào)制摻雜的均勻摻雜濃度(1.0×1016·cm-3)的溝道區(qū)域?qū)拥拇鎯π蚐iC-MISFET(符號●)在深度方向上電流密度的仿真結(jié)果圖。但是，在圖17的符號▲的數(shù)據(jù)中，溝道層中的δ摻雜層與非摻雜層具有和本實施方案的SiC-MISFET相同的雜質(zhì)濃度，而溝道層的下方區(qū)域的p型SiC層的雜質(zhì)濃度為6.0×1015·cm-3。
如圖17所示，在深度約5nm之前的區(qū)域(表層)中，反轉(zhuǎn)型SiC-MISFET、存儲型SiC-MISFET以及帶調(diào)制摻雜的存儲型SiC-MISFET，均表示出大致相同的電流密度分布。但是，在超過深度5nm的區(qū)域(深部)中，與反轉(zhuǎn)型SiC-MISFET相比，存儲型SiC-MISFET的電流密度大。這樣，表明存儲型SiC-MISFET的電流驅(qū)動能力比反轉(zhuǎn)型SiC-MISFET大。
即，存儲型SiC-MISFET的本質(zhì)的意義，如圖17所示，在溝道中流動的電流在深度方向的電流密度分布中，溝道區(qū)域的在深部流動的電流與在表層中流動的電流之比值，比反轉(zhuǎn)型SiC-MISFET中這兩者之比值增加了。這并不限定于利用SiC的SiC-MISFET，對于Si-MISFET等MISFET整體都是共同的。但是，在具有現(xiàn)有結(jié)構(gòu)的ACCUFET等存儲型SiC-MISFET中，盡管溝道移動度比較高，仍然，由于MOS界面的界面能級陷阱的影響，不能獲得足夠大的溝道移動度，或者功率元件中不能獲得所需要的電流密度。
對此，如圖17所示，在具有δ摻雜層和非摻雜層交互積層、調(diào)制摻雜的溝道層的存儲型SiC-MISFET中，在深度5nm以上的區(qū)域中的電流密度與具有均摻雜的溝道區(qū)域的存儲型SiC-MISFET相比有大幅度增大。即，可以認(rèn)為通過對溝道層調(diào)制摻雜，可以緩解界面能級陷阱的影響，實現(xiàn)溝道移動度的增大。
然而，雖然通過將調(diào)制摻雜結(jié)構(gòu)在SiC-MISFET的溝道區(qū)域中適用可以通過溝道移動度，根據(jù)仿真結(jié)果閾值電壓為-22V，在柵極電壓為0V的狀態(tài)下SiC-MISFET處于導(dǎo)通狀態(tài)，有電流流動。這樣，實現(xiàn)在功率晶體管實用化時所要求的常截止動作是困難的。為此，本發(fā)明人等，在圖13所示的p型區(qū)域的p型SiC層110中嘗試通過調(diào)整p型雜質(zhì)濃度改變閾值電壓。
圖18表示在p型區(qū)域(p型SiC層)中的雜質(zhì)濃度為2.0×1017·cm-3時的δ摻雜層的數(shù)量和閾值電壓VT之間的關(guān)系表。在圖18中，DAC1、DAC2、DAC3、…分別表示具有δ摻雜層的數(shù)量為1層、2層、3層…的溝道層的SiC-MISFET。在圖18所示數(shù)據(jù)獲得的存儲型SiC-MISFET中的p型區(qū)域的雜質(zhì)濃度是2.0×1017·cm-3，與在圖17所示數(shù)據(jù)獲得的存儲型SiC-MISFET中的p型區(qū)域的雜質(zhì)濃度(6.0×1015·cm-3)相比，要高出30倍左右。其結(jié)果，δ摻雜層的數(shù)量為5層時，閾值電壓VT上升到-8V。即，通過提高p型區(qū)域的p型雜質(zhì)濃度，可以提高具有調(diào)制摻雜后的溝道層的存儲型SiC-MISFET的閾值電壓VT。
但是，即使在種情況下，只要閾值電壓是負(fù)值，就不能實現(xiàn)常截止動作。在此，本發(fā)明人等，根據(jù)圖18所示的數(shù)據(jù)注意到δ摻雜層的數(shù)量越少閾值電壓越高的情況。即，通過提高p型區(qū)域中的p型雜質(zhì)濃度，同時減少溝道層中的δ摻雜層的數(shù)量，應(yīng)該可以將閾值電壓VT控制在0V甚至正值上。但是，如果減少δ摻雜層的數(shù)量，將減小溝道移動度，又不能使功率元件獲得所需要的電流密度。因此，需要保持高的溝道移動度的情況下，將將閾值電壓VT控制在0V或者正值上。
圖16表示為滿足常截止條件的δ摻雜層的數(shù)量和p型區(qū)域的p型雜質(zhì)濃度之間的關(guān)系圖。在仿真時，溝道層中的δ摻雜層的厚度為10nm，n型雜質(zhì)濃度是1.0×1018·cm-3，非摻雜層的厚度為40nm，n型雜質(zhì)濃度是1.0×1016·cm-3。如該圖所示，當(dāng)δ摻雜層的數(shù)量越多，如果不提高p型區(qū)域的p型雜質(zhì)濃度，就不能確保常截止動作。
圖19表示對本發(fā)明的常截止的半導(dǎo)體元件進(jìn)行最佳設(shè)計時的溝道層中的δ摻雜層的數(shù)量和采用這時的p型區(qū)域的濃度的元件的溝道移動度之間的關(guān)系的仿真結(jié)果圖。如該圖所示，δ摻雜層的數(shù)量為1層、2層時，由于溝道移動度低，不能獲得足夠高的電流密度。另一方面，δ摻雜層的數(shù)量為5層和4層也只能獲得相同的溝道移動度。另外，如果在6層以上，相反會降低溝道移動度。因此，表明為了使溝道移動度最大，需要使δ摻雜層的數(shù)量在適當(dāng)?shù)姆秶?br>
功率元件中常截止動作的條件綜合以上的仿真結(jié)果，確保作為功率元件的功能、并且確保常截止動作的條件如下形成。上述仿真結(jié)果均是針對具有由δ摻雜層和非摻雜層交互積層的多重δ摻雜層所構(gòu)成的溝道層的存儲型SiC-MISFET進(jìn)行的。但是，一般講，對于采用SiC以外的半導(dǎo)體材料的存儲型SiC-MISFET，也具有和上述各特性相同的傾向的特性。作為調(diào)制摻雜后的溝道層的結(jié)構(gòu)，并不是必須要具有由δ摻雜層(高濃度摻雜層)和非摻雜層(低濃度摻雜層)交互積層的結(jié)構(gòu)。并且，溝道層不需要只由n型半導(dǎo)體層、或者只由p型半導(dǎo)體層所構(gòu)成，也可以使n型半導(dǎo)體層和p型半導(dǎo)體層混存。但是，溝道層在平均、或者整體上看，必須是p型區(qū)域和反導(dǎo)電型。
為此，在本發(fā)明中，作為存儲型SiC-MISFET的結(jié)構(gòu)，以具有第1導(dǎo)電型(p型)區(qū)域(圖13中p型SiC層110)、和設(shè)置在p型區(qū)域上的平均上為第2導(dǎo)電型(n型)的雜質(zhì)濃度不均勻的調(diào)制摻雜的溝道層為前提。然后，在該前提下，對可以實現(xiàn)高溝道移動度和常截止動作的條件進(jìn)行說明。
首先，圖17表明，在反轉(zhuǎn)型SiC-MISFET和存儲型SiC-MISFET中，在某一深度dl(圖5中的深度5nm)之前，表示出相同的電流密度分布。為此，在某一深度dl之前的電流量、和比某一深度dl深的區(qū)域中的電流量之間的比值，如果比具有均勻摻雜的溝道層的存儲型SiC-MISFET小，可以避免界面能級陷阱的影響，獲得高電流量。
在此，第1導(dǎo)電型半導(dǎo)體區(qū)域為p型區(qū)域，調(diào)制摻雜后的溝道層為n型溝道層。然后，在p型區(qū)域中p型雜質(zhì)濃度為Np+，n型溝道層中平均的n型雜質(zhì)濃度為NaV，在具有具有由δ摻雜層和非摻雜層交互積層的溝道層時，溝道層整體中的平均雜質(zhì)濃度為NaV。這時，根據(jù)圖4的δ摻雜層的數(shù)量和p型區(qū)域的雜質(zhì)濃度之間的關(guān)系，為了確保常截止動作，溝道層的平均第2導(dǎo)電型雜質(zhì)濃度的絕對值高時，與此相應(yīng)，需要將第1導(dǎo)電型半導(dǎo)體區(qū)域的第1導(dǎo)電型雜質(zhì)的濃度提高。
滿足上述條件的調(diào)制摻雜方案的實現(xiàn)方法，可以考慮幾種。但是，作為器件的設(shè)計方針，在MISFET中，溝道導(dǎo)通時，即Vg-VT固定在正值時，如果在柵極絕緣膜直下流動的電流中，使溝道層的從表面到上述某一深度dl之間的區(qū)域(表層)中的平均電流密度、和某一深度dl下方的區(qū)域(深部)中的平均電流密度之間的比值減小那樣，調(diào)整溝道層以及p型區(qū)域的雜質(zhì)濃度，可以不容易受到界面能級陷阱的影響，獲得高的溝道移動度。即，只要使表層中的電流密度和深部中的電流密度之間的比值，比溝道層的雜質(zhì)濃度分布均勻時的情況下要小即可。在此，某一深度dl，是指存儲型SiC-MISFET處于導(dǎo)通狀態(tài)下圖17所示反轉(zhuǎn)型SiC-MISFET和存儲型SiC-MISFET具有相同電流密度的區(qū)域的深度。在上述實施方案中，某一深度dl為5nm。
例如，如果溝道層的大半為n型半導(dǎo)體層，與柵極絕緣膜相接的最上層為p型的薄半導(dǎo)體層，則在溝道層中的深部有溝道電流流動，可以提高溝道移動度。
在此，作為最容易進(jìn)行VT(閾值電壓)控制的調(diào)制摻雜的溝道層，是將δ摻雜層(高濃度摻雜層)和非摻雜層(低濃度摻雜層)交互積層構(gòu)成的溝道層。在溝道層中假定δ摻雜層和非摻雜層重復(fù)數(shù)為m(m為整數(shù))，非摻雜層的厚度為Ls(nm)時的雜質(zhì)濃度為Nn-(/cm3)。另外，δ摻雜層的厚度用半值Lδ(nm)表示，雜質(zhì)濃度為Nn+(/cm3)。但是，非摻雜層(低濃度摻雜層)的雜質(zhì)濃度在δ摻雜層(高濃度摻雜層)的雜質(zhì)濃度的1/10以下。這時，通過使下式(8)成立那樣，(Ls×Nn-+Lδ×Nn+×m)/(Ls+Lδ×m)≤Np+(8)對各參數(shù)進(jìn)行設(shè)計，可以容易實現(xiàn)常截止型MISFET。
即，圖16表示Lδ＝10、Ls＝40、Nn-＝1.0×1016·cm-3、Nn+＝1.0×1018·cm-3時的δ摻雜層的數(shù)量和p型區(qū)域的p型雜質(zhì)濃度之間的關(guān)系圖。圖16表明，當(dāng)p型區(qū)域的p型雜質(zhì)濃度為2.0×1017·cm-3時，為了滿足常截止的條件，δ摻雜層的數(shù)量必須為1層。但是，當(dāng)p型區(qū)域的p型雜質(zhì)濃度為1.0×1018·cm-3時，即使δ摻雜層的數(shù)量為4層或者5層，都可以容易滿足常截止條件。
另一方面，如果提高p型區(qū)域的p型雜質(zhì)濃度，雖然可以提高閾值電壓VT，在存儲型MISFET處于導(dǎo)通狀態(tài)下，如果溝道層的從表面到上述某一深度dl之間的區(qū)域(表層)中的電流密度、和某一深度dl下方的區(qū)域中的電流密度之間的比值過大，將減少溝道移動度。即，圖15表明，即使增大δ摻雜層的數(shù)量的，只是只是多余增加δ摻雜層的數(shù)量，在深部流動的電流減少，而且溝道移動度，也如圖19所示反而減小。
此外，圖15的虛線所示，通過使多重δ摻雜層的各δ摻雜層的雜質(zhì)濃度越到深度越高，可以在深部施加大的電場，而在表面只施加小的電場，和第1實施方案等同樣，可以更加提高溝道層的表面區(qū)域中的電流密度。
其它實施方案在上述仿真和實施方案中，雖然只是對由第1導(dǎo)電型半導(dǎo)體區(qū)域為p型區(qū)域，調(diào)制摻雜后的溝道層為平均上為n型半導(dǎo)體層構(gòu)成的情況進(jìn)行了說明，本發(fā)明的存儲型MISFET，也可以是由n型區(qū)域，和平均上為p型半導(dǎo)體層構(gòu)成的調(diào)制摻雜的溝道層的結(jié)構(gòu)。這時，源極、漏極層為p型半導(dǎo)體層。
進(jìn)一步，在本實施方案中，雖然是將本發(fā)明在面接觸型的MISFET中適用的例子進(jìn)行了說明，即使將本發(fā)明適用于漏極設(shè)置在基板背面的縱型的功率MISFET中，也可以獲得本實施方案相同的效果。
本發(fā)明的存儲型MISFET的結(jié)構(gòu)，是對于采用以例如碳化硅為代表的寬帶隙半導(dǎo)體的存儲型SiC-MISFET特別有效的結(jié)構(gòu)。作為適用本發(fā)明的寬帶隙半導(dǎo)體，除了SiC以外，有GaN、AlGaN、AlN、GaAs、AlGaAs等比Si更寬帶隙的半導(dǎo)體，均也可以適用。
本發(fā)明的半導(dǎo)體裝置，可以在電子機器中搭載的存儲型MISFET、ACCUFET、縱型MISFET等器件，特別是處理高頻信號的器件、和功率器件中利用。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征是包括半導(dǎo)體基板；在所述半導(dǎo)體基板的至少一部分上設(shè)置的第1導(dǎo)電型半導(dǎo)體區(qū)域；形成在所述第1導(dǎo)電型半導(dǎo)體區(qū)域上、具有不均勻的雜質(zhì)濃度分布的、平均上是第2導(dǎo)電型的、經(jīng)調(diào)制摻雜的溝道層；在所述溝道層上形成的柵極絕緣膜；在所述柵極絕緣膜上形成的柵極；以及設(shè)置在所述第1導(dǎo)電型半導(dǎo)體區(qū)域中的所述柵極的側(cè)方上的第2導(dǎo)電型的源極層，假定在所述溝道層中距離表面的深度為y，在深度方向上雜質(zhì)濃度為深度y的函數(shù)N(y)，溝道層的平均雜質(zhì)濃度為Ncm，所述溝道層中雜質(zhì)濃度在深度方向上分布的重心深度yc由下式表示時，yc＝|{∫N(y)·y·dy}/Ncm|假定溝道層整體的厚度為Tch，則使構(gòu)成的溝道層滿足下式y(tǒng)c≥Tch/2。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是所述半導(dǎo)體基板是SiC基板。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是當(dāng)所述柵極的電位約為0時，所述溝道層構(gòu)成為由從所述柵極絕緣膜開始延伸的耗盡層、和從所述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層所夾斷。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其特征是所述溝道層的厚度Tch，當(dāng)把所述第1導(dǎo)電型半導(dǎo)體區(qū)域中第1導(dǎo)電型雜質(zhì)的濃度絕對值設(shè)為|Nbs|、所述溝道層的平均雜質(zhì)濃度的絕對值設(shè)為|Ncm|、真空的介電常數(shù)設(shè)為εs，元電荷設(shè)為q，基層層的雜質(zhì)濃度設(shè)為Nbs，溝道層的表面勢能設(shè)為φms，柵極絕緣膜中的電荷設(shè)為Q，柵極絕緣膜的容量設(shè)為Cox，溝道層與第1導(dǎo)電型半導(dǎo)體層之間的內(nèi)部電位差設(shè)為Vb1時，則滿足下式關(guān)系。Tch≤√[(2εs/q){(Ncm+Nbs)/(Ncm·Nbs)}·Vb1]+√[(2εs/q)(1/Ncm){φms-(Q/Cox)}]
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征是所述第1導(dǎo)電型半導(dǎo)體區(qū)域中第1導(dǎo)電型雜質(zhì)濃度的絕對值|Nbs|、比所述溝道層的平均上第2導(dǎo)電型雜質(zhì)濃度的絕對值|Ncm|要高。
6.根據(jù)權(quán)利要求4或5所述的半導(dǎo)體裝置，其特征是所述溝道層具有包含第2導(dǎo)電型雜質(zhì)的高濃度摻雜層、和雜質(zhì)濃度在所述高濃度摻雜層的最大濃度的1/10以下的第2導(dǎo)電型的低濃度摻雜層。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征是所述高濃度摻雜層是設(shè)置在所述溝道層的中間位置的下方的δ摻雜層。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征是所述δ摻雜層的厚度在10nm以下。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征是所述第1導(dǎo)電型半導(dǎo)體區(qū)域的第1導(dǎo)電型雜質(zhì)濃度，提高到使所述δ摻雜層在濃度分布中到所述柵極側(cè)的雜質(zhì)濃度的低的曲線部分為止可以耗盡化的程度。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征是所述δ摻雜層的所述第1導(dǎo)電型半導(dǎo)體區(qū)域側(cè)的端部，距離所述第1導(dǎo)電型半導(dǎo)體區(qū)域不超過20nm。
11.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征是當(dāng)在所述柵極上施加的電壓約為0V時，在所述溝道層中，使從所述柵極側(cè)開始延伸的耗盡層、和從所述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層，在所述δ摻雜層的濃度分布中所述柵極側(cè)的雜質(zhì)濃度的低的曲線的區(qū)域中相互接觸，產(chǎn)生夾斷。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征是所述波腳區(qū)域的夾斷點處的雜質(zhì)濃度在所述低濃度摻雜層的雜質(zhì)濃度以上，而在所述δ摻雜層的最大濃度以下。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征是當(dāng)在所述柵極上施加從0V開始向成為溝道導(dǎo)通狀態(tài)的電壓時，進(jìn)行溝道的打開動作，使得從夾斷點的δ摻雜層的所述波腳部分開始張開，直到耗盡層擴展到所述溝道層和所述柵極絕緣膜之間的界面。
14.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征是所述高濃度摻雜層是設(shè)置在所述溝道層的中間位置的下方的一個深部δ摻雜層，還具有設(shè)置在所述溝道層的中間位置的上方的表面部δ摻雜層。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體裝置，其特征是所述表面部δ摻雜層的雜質(zhì)濃度，比所述深部δ摻雜層的雜質(zhì)濃度低。
16.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征是所述高濃度摻雜層是從下方開始向上方雜質(zhì)濃度減少的傾斜摻雜層。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體裝置，其特征是當(dāng)在所述柵極上施加的電壓約為0V時，在所述溝道層中，使從所述柵極側(cè)開始延伸的耗盡層、和從所述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層，在所述傾斜摻雜層的雜質(zhì)濃度分布中的傾斜區(qū)域中相互接觸，產(chǎn)生夾斷。
18.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征是所述高濃度摻雜層是與所述第1導(dǎo)電型半導(dǎo)體區(qū)域相接設(shè)置的、具有大致均勻雜質(zhì)濃度的均勻摻雜層。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體裝置，其特征是所述均勻摻雜層使從所述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層停止，使夾斷點的位置保持大致恒定。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征是所述均勻摻雜層的雜質(zhì)濃度在所述第1導(dǎo)電型半導(dǎo)體區(qū)域的雜質(zhì)濃度以上。
21.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征是假定所述均勻摻雜層的雜質(zhì)濃度為Ns，則所述均勻摻雜層的的厚度Tds具有滿足下式Tds≥{Nbs/(Ns+Nbs)}×√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]的厚度。
22.根據(jù)權(quán)利要求19所述的半導(dǎo)體裝置，其特征是假定所述溝道層的低濃度摻雜層中的雜質(zhì)濃度為Nud，則所述低濃度摻雜層的厚度Tud具有滿足下式Tud≤√[(2cs/q)(1/Nud){φms-(Q/Cox)}]的厚度。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體裝置，其特征是所述溝道層整體的厚度Tud+Tds，具有滿足下式Tud+Tds≤√[(2εs/q)·{(Ns+Nbs)/(Ns·Nbs)}·Vb1]+√[(2εs/q)(1/Nud){φms-(Q/Cox)}]的厚度。
24.根據(jù)權(quán)利要求19～23中任一項所述的半導(dǎo)體裝置，其特征是當(dāng)在所述柵極上施加約0V的電壓時，在從所述均勻摻雜層向所述低濃度摻雜層的雜質(zhì)濃度分布的遷移區(qū)域中，使從所述柵極側(cè)開始延伸的耗盡層、和從所述第1導(dǎo)電型半導(dǎo)體區(qū)域開始延伸的耗盡層，相互接觸，產(chǎn)生夾斷。
25.根據(jù)權(quán)利要求4～24中任一項所述的半導(dǎo)體裝置，其特征是當(dāng)在所述柵極上施加的電壓為Vg，閾值電壓為Vt，Vg-Vt的絕對值在0V以上5V以下的范圍內(nèi)時，在溝道層的中間位置下方的區(qū)域中的電流比溝道層的所述中間位置上方的區(qū)域中流動的電流要多。
26.根據(jù)權(quán)利要求1～25中任一項所述的半導(dǎo)體裝置，其特征是進(jìn)一步包括在所述半導(dǎo)體基板的下部通過摻雜高濃度的第2導(dǎo)電型雜質(zhì)而構(gòu)成的漏極層，起到縱型MISFET的作用。
全文摘要
一種半導(dǎo)體裝置，具有存儲型SiC－MISFET結(jié)構(gòu)，包括在SiC基板上形成的p型SiC層(10)、n型溝道層(20)、柵極絕緣膜(11)、柵極(12)、n型溝道層(13a、13b)。溝道層(20)具有非摻雜層(22)、和在非摻雜層(22)的下端部附近設(shè)置的δ摻雜層(21)。由于在溝道層(20)的深部區(qū)域中具有高濃度的δ摻雜層(21)，從而可以使溝道層的表面區(qū)域中的電場減弱，提高電流驅(qū)動能力。
文檔編號H01L29/772GK1484862SQ02803417
公開日2004年3月24日 申請日期2002年9月17日 優(yōu)先權(quán)日2001年9月14日
發(fā)明者山下賢哉, 北畠真, 楠本修, 高橋邦方, 內(nèi)田正雄, 宮永良子, 子, 方, 雄 申請人:松下電器產(chǎn)業(yè)株式會社