專利名稱：一種場效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別涉及一種場效應(yīng)晶體管。
背景技術(shù)：
隨著器件特征尺寸的不斷等比例縮小，器件的短溝道效應(yīng)，漏致勢壘降低(DIBL)效應(yīng)及熱載流子效應(yīng)日趨嚴(yán)重，使器件性能退化。器件的短溝道效應(yīng)主要是由于隨著溝道長度的減小出現(xiàn)電荷共享，即柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，而且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷減少，更多的柵壓用來形成反型層，使得達(dá)到閾值的柵壓不斷降低。致使器件的閾值電壓漂移增大、關(guān)態(tài)泄漏電流增加，器件的靜態(tài)功耗也隨之增加，器件的性能退化。
發(fā)明內(nèi)容
針對上述不足，本發(fā)明的目的是提供一種短溝道特性得到改善的場效應(yīng)晶體管。
為實現(xiàn)上述目的，本發(fā)明的技術(shù)方案為一種場效應(yīng)晶體管，包括具有柵、源端、漏端、溝道及襯底在內(nèi)的場效應(yīng)晶體管本體，所述場效應(yīng)晶體管的源端與漏端為SiC材料。
所述場效應(yīng)晶體管溝道區(qū)的摻雜濃度(Np)為8e17cm-3；所述場效應(yīng)晶體管溝道長度(L)為100nm；所述場效應(yīng)晶體管柵氧化層厚度(tox)為3nm；所述SiC源、漏結(jié)構(gòu)的場效應(yīng)晶體管可以為體硅結(jié)構(gòu)MOSFET，其源、漏區(qū)的摻雜濃度為8e17cm-3-1e20cm-3；也可以為SOI MOSFET結(jié)構(gòu)，其源、漏區(qū)的摻雜濃度為1e20cm-3，輕摻雜漏(LDD)區(qū)的摻雜濃度為8e17cm-3-1e19cm-3。
本發(fā)明創(chuàng)造性地在場效應(yīng)晶體管的源端與漏端使用SiC材料，并且降低了場效應(yīng)晶體管源、漏端的摻雜濃度(一般場效應(yīng)晶體管的摻雜濃度為1e20cm-3)，使具有本發(fā)明結(jié)構(gòu)的體硅及SOI MOSFET可以很好地抑制器件的DIBL效應(yīng)，大大降低器件的閾值電壓漂移和關(guān)態(tài)泄漏電流，提高了器件的電流開關(guān)比，表現(xiàn)出了優(yōu)于常規(guī)結(jié)構(gòu)MOSFET的特性，改善了器件的短溝道性能，并且在源、漏區(qū)的摻雜濃度較低時，這種優(yōu)勢表現(xiàn)的極為明顯。
圖1為本發(fā)明場效應(yīng)晶體管的結(jié)構(gòu)示意圖。
圖2為隨源、漏區(qū)摻雜濃度的變化，SiC源、漏結(jié)構(gòu)的體硅MOSFET與常規(guī)結(jié)構(gòu)MOSFET的由DIBL效應(yīng)引起的閾值電壓漂移和亞閾值斜率的比較結(jié)果。
圖3為當(dāng)漏端電壓分別為O.1V和1.5V時，SiC源、漏結(jié)構(gòu)的體硅MOSFET和常規(guī)結(jié)構(gòu)MOSFET的源端及溝道區(qū)的電勢分布圖。
圖4為隨源、漏區(qū)摻雜濃度的變化，SiC源、漏結(jié)構(gòu)的體硅MOSFET與常規(guī)結(jié)構(gòu)MOSFET的電流開關(guān)比對比圖。
圖5為源、漏區(qū)低摻雜時，SiC源、漏結(jié)構(gòu)的體硅MOSFET和常規(guī)結(jié)構(gòu)MOSFET的轉(zhuǎn)移特性的對比圖。
圖6為源、漏區(qū)低摻雜時，常規(guī)結(jié)構(gòu)MOSFET的輸入輸出特性。
圖7為源、漏區(qū)低摻雜時，SiC源、漏結(jié)構(gòu)的體硅MOSFET輸入輸出特性。
圖8為隨LDD區(qū)摻雜濃度的變化，SiC結(jié)構(gòu)SOI MOSFET與常規(guī)結(jié)構(gòu)SOIMOSFET的由DIBL效應(yīng)引起的閾值電壓漂移的比較結(jié)果圖。
圖9為隨LDD區(qū)摻雜濃度的變化，SiC結(jié)構(gòu)SOI MOSFET與常規(guī)結(jié)構(gòu)SOIMOSFET的開態(tài)電流和關(guān)態(tài)電流的比較結(jié)果。
圖10為SiC結(jié)構(gòu)SOI MOSFET與常規(guī)結(jié)構(gòu)SOI MOSFET電流開關(guān)比的比較結(jié)果。
具體實施例方式
以下結(jié)合具體實施例對本發(fā)明進(jìn)行詳細(xì)闡述。
如圖1a和圖1b所示，本發(fā)明的場效應(yīng)晶體管包括具有柵1、源端2、漏端3、溝道4及襯底5在內(nèi)的場效應(yīng)晶體管本體，所述場效應(yīng)晶體管的源端2與漏端3選用SiC材料，溝道長度(L)為100nm，柵氧化層厚度(tox)為3nm，溝道區(qū)的摻雜濃度(Np)為8e17cm-3。其中，圖1a為源、漏區(qū)為SiC材料的體硅MOSFET，源、漏區(qū)的摻雜濃度為8e17cm-3-1e20cm-3。圖1b為源、漏區(qū)和輕摻雜漏(LDD)區(qū)7都為SiC材料的SOI MOSFET，源、漏區(qū)的摻雜濃度為1e20cm-3，輕摻雜漏(LDD)區(qū)的長度(LDDdiff)為100nm，摻雜濃度為8e17cm-3-1e19cm-3，埋氧化層6的深度為400nm。
為考察本發(fā)明在改善器件短溝道特性方面的效果，以下模擬分析了SiC源、漏結(jié)構(gòu)的體硅及SOI MOSFET器件的特性，并與常規(guī)結(jié)構(gòu)MOSFET進(jìn)行對比。
采用二維器件模擬軟件-ISE模擬了本發(fā)明體硅結(jié)構(gòu)中源、漏區(qū)的摻雜濃度(SDdoping)和SOI結(jié)構(gòu)中LDD區(qū)的摻雜濃度(LDDdoping)的變化對器件由DIBL效應(yīng)引起的閾值電壓漂移、開態(tài)電流、關(guān)態(tài)電流等方面的影響。其中，由DIBL效應(yīng)引起的閾值電壓漂移為ΔVT(DIBL)=VT(Vds=0.1v)-VT(Vds=1.5v)]]>(閾值電壓是指漏端電壓為0.1V時，漏端電流Ids=WL×5×10-7A/μm]]>時的柵電壓)。開態(tài)電流(Ion)和關(guān)態(tài)電流(Ioff)是通過計算在Vds＝1.5v時，柵電壓從0v掃到1.5v時的I-V曲線得到的。即IonVg＝Vds＝1.5V時的漏端電流；IoffVg＝0V，Vds＝1.5v時的漏端電流。
實施例1體硅器件中源、漏區(qū)摻雜濃度的變化對器件性能的影響圖2為隨源、漏區(qū)摻雜濃度的變化，SiC源、漏結(jié)構(gòu)MOSFET與常規(guī)結(jié)構(gòu)MOSFET的由DIBL效應(yīng)引起的閾值電壓漂移和亞閾值斜率的比較結(jié)果?？梢钥闯觯琒iC源、漏結(jié)構(gòu)MOSFET的閾值電壓漂移在源、漏區(qū)的摻雜濃度較低時遠(yuǎn)遠(yuǎn)小于常規(guī)結(jié)構(gòu)MOSFET。當(dāng)源、漏區(qū)的摻雜濃度為1e18m-3時，常規(guī)結(jié)構(gòu)MOSFET器件的閾值電壓漂移為105mV，而SiC源、漏結(jié)構(gòu)MOSFET器件的閾值電壓漂移為20mV，所以當(dāng)器件源漏端的材料為SiC，且摻雜濃度較低(1e18m-3)時，器件的閾值電壓的漂移將減小5倍。且SiC源、漏結(jié)構(gòu)MOSFET的亞閾值斜率也小于常規(guī)結(jié)構(gòu)的MOSFET。
為了進(jìn)一步說明SiC源、漏結(jié)構(gòu)可以抑制器件DIBL效應(yīng)的原因，圖3給出了當(dāng)漏端電壓分別為0.1V和1.5V時，SiC源、漏結(jié)構(gòu)MOSFET和常規(guī)結(jié)構(gòu)MOSFET的源端及溝道區(qū)的電勢分布圖?？梢钥闯觯┒穗妷簭?.1V變化到1.5V，常規(guī)結(jié)構(gòu)MOSFET的源端勢壘降低了0.15V，而SiC源、漏結(jié)構(gòu)MOSFET的源端勢壘幾乎沒有變化，僅降低了0.02V，有效地抑制了漏端電力線向源端的穿通。由以上的分析可以看出，用SiC源、漏結(jié)構(gòu)可以很好地抑制器件的DIBL效應(yīng)。
由圖3還可以看出，當(dāng)漏端電壓為0.1V時，SiC源、漏結(jié)構(gòu)MOSFET的源端勢壘高于常規(guī)結(jié)構(gòu)MOSFET，這將給器件帶來的另一個好處是器件在關(guān)態(tài)時，由于器件的源端勢壘較高，阻止了載流子由漏端流向源端，器件的關(guān)態(tài)泄漏電流可以大大降低。
圖4給出了隨源、漏區(qū)摻雜濃度的變化SiC源、漏結(jié)構(gòu)MOSFET與常規(guī)結(jié)構(gòu)MOSFET的電流開關(guān)比對比圖?？梢钥闯?，當(dāng)源、漏區(qū)的摻雜濃度較低時(如8e17m-3或1e18m-3)，SiC源、漏結(jié)構(gòu)MOSFET器件的電流開關(guān)比比常規(guī)結(jié)構(gòu)MOSFET要大1-2個量級。圖5、6、7又分別給出了源、漏區(qū)低摻雜時，SiC源、漏結(jié)構(gòu)MOSFET和常規(guī)結(jié)構(gòu)MOSFET的轉(zhuǎn)移特性和輸入輸出特性的對比?？梢钥闯?，SiC源、漏結(jié)構(gòu)MOSFET的特性要遠(yuǎn)遠(yuǎn)好于常規(guī)結(jié)構(gòu)MOSFET。
綜上，當(dāng)源、漏區(qū)的摻雜濃度較低時，SiC源、漏結(jié)構(gòu)的體硅MOSFET在抑制器件的DIBL效應(yīng)、降低器件的關(guān)態(tài)泄漏電流、提高器件的電流開關(guān)比等方面均表現(xiàn)出了優(yōu)于常規(guī)器件的特性?？梢?，SiC源、漏結(jié)構(gòu)的體硅器件有著很大的發(fā)展?jié)摿Α?br>
實施例2SOI器件中LDD區(qū)摻雜濃度的變化對器件性能的影響圖8給出了隨LDD區(qū)摻雜濃度的變化SiC源、漏結(jié)構(gòu)與常規(guī)結(jié)構(gòu)SOI MOSFET的由DIBL效應(yīng)引起的閾值電壓漂移的比較結(jié)果。可以看出，當(dāng)LDD區(qū)的摻雜濃度由8e17cm-3變化到1e19cm-3時，兩種結(jié)構(gòu)的閾值電壓漂移都增加，這是因為隨LDD區(qū)摻雜濃度的增加，溝道一側(cè)的橫向耗盡區(qū)變寬，源、漏與柵的分享電荷增加，柵的控制能力減弱，漏端的電力線更容易穿透到源端，使器件的閾值電壓漂移增大。而用SiC源、漏結(jié)構(gòu)可以大大降低器件的DIBL效應(yīng)，使器件的閾值電壓漂移小于常規(guī)結(jié)構(gòu)的SOI MOSFET。當(dāng)LDD區(qū)的摻雜濃度為5e18cm-3時，兩種結(jié)構(gòu)器件的閾值電壓漂移之差達(dá)60mV。但是DIBL效應(yīng)的降低是以犧牲器件的部分驅(qū)動電流為代價的。
圖9給出了隨LDD區(qū)摻雜濃度的變化SiC源、漏結(jié)構(gòu)與常規(guī)結(jié)構(gòu)SOI MOSFET的開態(tài)電流和關(guān)態(tài)電流的比較結(jié)果。可以看出，SiC源、漏結(jié)構(gòu)的開態(tài)電流和關(guān)態(tài)電流都小于常規(guī)結(jié)構(gòu)的SOI MOSFET，但是由坐標(biāo)可以看出，開態(tài)電流的變化是同一量級上的微小變化，且由2001年ITRS的Roadmap可知，當(dāng)器件的溝道長度為100nm時，器件的開態(tài)電流要大于300μA/μm，如圖9中虛線所示，對于SiC源、漏結(jié)構(gòu)的SOI MOSFET來說，當(dāng)LDD區(qū)的摻雜濃度大于3.5e18cm-3時，均滿足Roadmap的要求。而由圖9我們還可以看出，當(dāng)LDD區(qū)的摻雜濃度為5e18cm-3時，SiC源、漏結(jié)構(gòu)器件的關(guān)態(tài)電流是10-11量級，而常規(guī)結(jié)構(gòu)是10-8量級，用SiC材料做源、漏區(qū)，器件的關(guān)態(tài)電流可以大大地降低。從而為低功耗電路的設(shè)計指明了一個方向。
圖10又進(jìn)一步給出了兩種結(jié)構(gòu)器件電流開關(guān)比的比較結(jié)果，用SiC源、漏結(jié)構(gòu)可以使器件的開關(guān)態(tài)電流比提高2-4個數(shù)量級。
綜上，SiC源、漏結(jié)構(gòu)的SOI MOSFET在抑制器件的DIBL效應(yīng)，降低器件的關(guān)態(tài)泄漏電流，提高器件的電流開關(guān)比等方面均顯示了極大的優(yōu)勢，改善了器件的短溝道特性。
本發(fā)明提出在體硅及SOI MOSFET中采用SiC材料做器件的源、漏區(qū)，可以改善器件的短溝道特性，模擬分析表明，SiC材料除了有文獻(xiàn)中報道的高熱導(dǎo)率、高臨界電場、寬帶隙、高載流子飽和漂移速度及高抗輻射能力等優(yōu)點外，SiC源、漏結(jié)構(gòu)的體硅及SOI MOSFET可以很好地抑制器件的DIBL效應(yīng)，大大降低器件的閾值電壓漂移和關(guān)態(tài)泄漏電流，提高器件的電流開關(guān)比，表現(xiàn)出了優(yōu)于常規(guī)結(jié)構(gòu)MOSFET的特性，改善了器件的短溝道性能，并且在源、漏區(qū)的摻雜濃度較低時，這種優(yōu)勢表現(xiàn)的極為明顯，因此SiC材料在制備小尺寸半導(dǎo)體器件方面具有巨大的應(yīng)用潛力。
權(quán)利要求
1.一種場效應(yīng)晶體管，包括具有柵、源端、漏端、輕摻雜漏(LDD)、溝道及襯底在內(nèi)的場效應(yīng)晶體管本體，其特征在于所述場效應(yīng)晶體管的源端與漏端為SiC材料。
2.根據(jù)權(quán)利要求1所述的一種場效應(yīng)晶體管，其特征在于場效應(yīng)晶體管溝道區(qū)的摻雜濃度(Np)為8e17cm-3。
3.根據(jù)權(quán)利要求1所述的一種場效應(yīng)晶體管，其特征在于所述晶體管溝道長度(L)為100nm。
4.根據(jù)權(quán)利要求1所述的一種場效應(yīng)晶體管，其特征在于所述場效應(yīng)晶體管柵氧化層厚度(tox)為3nm。
5.根據(jù)權(quán)利要求1或2或3或4所述的一種場效應(yīng)晶體管，其特征在于所述場效應(yīng)晶體管為體硅結(jié)構(gòu)MOSFET，其源、漏區(qū)的摻雜濃度為8e17cm-3-1e20cm-3。
6.根據(jù)權(quán)利要求1或2或3或4所述的一種場效應(yīng)晶體管，其特征在于所述場效應(yīng)晶體管為SOI MOSFET結(jié)構(gòu)，其源、漏區(qū)的摻雜濃度為1e20cm-3。
7.根據(jù)權(quán)利要求6所述的一種場效應(yīng)晶體管，其特征在于所述場效應(yīng)晶體管輕摻雜漏(LDD)區(qū)的摻雜濃度為8e17cm-3-1e19cm-3。
8.根據(jù)權(quán)利要求6所述的一種場效應(yīng)晶體管，其特征在于所述SOI MOSFET結(jié)構(gòu)的LDD區(qū)為SiC材料。
全文摘要
本發(fā)明公開了一種場效應(yīng)晶體管，目的是提供一種短溝道特性得到改善的場效應(yīng)晶體管。本發(fā)明的技術(shù)方案為一種場效應(yīng)晶體管，包括具有柵、源端、漏端、溝道及襯底在內(nèi)的場效應(yīng)晶體管本體，所述場效應(yīng)晶體管的源端與漏端為SiC材料。本發(fā)明的場效應(yīng)晶體管可以很好地抑制器件的DIBL效應(yīng)，大大降低器件的閾值電壓漂移和關(guān)態(tài)泄漏電流，提高器件的電流開關(guān)比，表現(xiàn)出了優(yōu)于常規(guī)結(jié)構(gòu)場效應(yīng)晶體管的特性，改善了器件的短溝道性能，具有巨大的應(yīng)用潛力。
文檔編號H01L29/78GK1527399SQ0310508
公開日2004年9月8日 申請日期2003年3月6日 優(yōu)先權(quán)日2003年3月6日
發(fā)明者黃如, 王文平, 張興, 王陽元, 黃 如 申請人:北京大學(xué)