專利名稱：傳輸通道中勢壘部分寬度減小的電荷耦合裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種傳輸通道中勢壘(barrier)部分寬度減小的電荷耦合(charge-coupled)裝置(CCD)以及其適用于CCD的更精制結(jié)構(gòu)。


圖14表示常用CCD中傳輸電極結(jié)構(gòu)的頂視平面示意圖。該CCD包括多個第一層傳輸電極11和多個第二層電極12，它們沿一傳輸通道17交替地設(shè)置，以傳輸在傳輸通道17中的電荷。傳輸通道17包括摻雜有許多n型雜質(zhì)并位于電極11和12之下的n型勢阱(well)20?？裳貍鬏斖ǖ?7交替地設(shè)置一第一群對和一第二群對，其中，每一個第一群對(group of pairs)包括第一層傳輸電極11之一和與其相鄰的第二層傳輸電極12之一，每一個第二群對包括另一個第一層傳輸電極11和另一個與其相鄰的第二傳輸電極12。第一群對與一第一互連線連接，而第二群對與一第二互連線連接。
圖15表示位于傳輸通道17之下的頂視平面示意圖。該傳輸通道17由一p勢阱包圍著，包括一摻雜有許多雜質(zhì)的n勢阱、以及多道摻雜有少量雜質(zhì)并沿傳輸通道17設(shè)置的n-勢阱21。n-勢阱21設(shè)置在n勢阱20的表面區(qū)域。從n-勢阱21暴露的n勢阱20部分位于第一層傳輸電極11之下，而且n勢阱20位于第二層傳輸電極12之下。電荷在箭頭所示的方向上沿傳輸通道17傳輸。
圖16表示制作圖14所示CCD的工藝流程圖。首先，在設(shè)于半導(dǎo)體襯底內(nèi)的p勢阱中制作傳輸通道17的n勢阱20(步驟S1)，之后，把硼離子注入傳輸通道17的周邊區(qū)域，形成p+擴散區(qū)(步驟S2)。隨后，在襯底的整個表面上形成一層氧化膜(步驟S3)，接下來，沉積成第一層多晶硅膜，并對其進行制模，從而形成第一層傳輸電極11(步驟S4)。于是，把第一層傳輸電極11作為一模板(mask)，采用自校準技術(shù)將硼離子注入n勢阱20的表面區(qū)域中，從而有選擇地把n勢阱21的表面區(qū)域變成n-勢阱21(步驟S5)。隨后，形成一層氧化膜和一層內(nèi)層絕緣膜(步驟S6)，之后，沉積成第二層多晶硅膜，并對其進行制模，從而形成第二層傳輸電極12(步驟S7)。
如圖14所示，假設(shè)P、S1、S2、A1、A2、A3、A4和A5分別表示組合傳輸電極11和12的高度、相鄰的兩個第一層傳輸電極11間的間隔、相鄰的兩個第二層傳輸電極12間的間隔、接觸塞13和相應(yīng)的第一層傳輸電極11的邊緣間的距離、接觸塞13和相應(yīng)的第二層傳輸電極12的邊緣間的距離、第一層傳輸電極11的寬度、第一層傳輸電極11和相應(yīng)的第二層傳輸電極12間的重疊部分的尺寸、以及接觸塞13的寬度。
在圖14所示的CCD的設(shè)計方案中，確定上述高度P、間隔S1和S2、距離A1和A2、寬度A3、尺寸A4和寬度A5時考慮到了設(shè)計容限，從而使高度P滿足下列關(guān)系式P≥S1+S2+A1+A2+A3+A4+A5如果滿足這一關(guān)系式，就可使該CCD具有圖14所示的完整形狀。但是，由于近來研制出面積更小的CCD像素，最好是使組合傳輸電極的高度P等于或者低于2微米，這樣在使用圖14所示結(jié)構(gòu)時就會面臨著困難。
可以考慮這種小面積的CCD應(yīng)該具有圖17和18中所示的結(jié)構(gòu)，圖17和18分別表示與圖14和15所示相似的CCD結(jié)構(gòu)。在所示的結(jié)構(gòu)中，連接第一組中的第一互接線41和相應(yīng)的傳輸電極11和12的接觸塞13設(shè)置在傳輸通道17的一邊緣附近，連接第二組的第二互接線42和相應(yīng)傳輸電極11和12的接觸塞13設(shè)置在與上述邊緣相對的一邊緣附近。換句話說，接觸塞13相對于傳輸通道17的中心成交錯結(jié)構(gòu)設(shè)置。這樣的結(jié)構(gòu)可使用于接觸塞13的結(jié)構(gòu)模式中的設(shè)計容限得到降低，從而減少組合傳輸電極的高度P。但是，這種結(jié)構(gòu)的缺點是傳輸通道17的寬度(W2)減少了，如圖18和19所示，進而也減少了由傳輸通道17傳輸?shù)淖畲箅姾闪俊?br> 為了確保傳輸通道17具有足夠的寬度，可考慮圖19所示的另一種結(jié)構(gòu)。但是，這樣的結(jié)構(gòu)需要在相鄰的兩個第二層傳輸電極12之間具有足夠的間隔，以確保第二傳輸電極12和勢壘部分或者n勢阱具有相同的寬度。這樣會使傳輸通道具有更大的高度P，因此這種結(jié)構(gòu)并不合適。
本發(fā)明提供一種電荷耦合裝置(CCD)，包括一半導(dǎo)體襯底，該襯底內(nèi)設(shè)有一設(shè)于該半導(dǎo)體襯底表面區(qū)域上的傳輸通道；覆蓋在該半導(dǎo)體襯底之上并沿該傳輸通道交替設(shè)置的多個第一傳輸電極和多個第二傳輸電極；以及用于向該第一和第二傳輸電極提供兩相驅(qū)動信號、以便沿該傳輸通道傳輸電荷的第一和第二互接線，其中該傳輸通道包括多個第一擴散區(qū)以及多個第二擴散區(qū)，每一第一擴散區(qū)都位于相應(yīng)的其中一個第一傳輸電極之下，每一第二擴散區(qū)都位于相應(yīng)的其中一個第二傳輸電極之下，在傳輸電荷期間，該第一擴散區(qū)組成電荷存儲部分，而該第二擴散區(qū)組成勢壘部分，而且每一電荷存儲部分的寬度都大于每一勢壘部分的寬度。
根據(jù)本發(fā)明所述的CCD，通過使勢壘部分的寬度小于電荷存儲部分的寬度，可使位于勢壘部分之上的第二傳輸電極的寬度更小，從而可利用交錯設(shè)置的接觸塞減小組合傳輸電極的高度。由于是由電荷存儲部分的寬度、而幾乎不是由勢壘部分的寬度決定最大電荷量，因此其寬度更小的勢壘部分基本上不會減少由傳輸通道傳輸?shù)淖畲箅姾闪俊?br> 本發(fā)明還提供一種用于制作本發(fā)明所述CCD的方法，該方法包括如下步驟采用把第一傳輸電極作為一掩模(mask)的自校準(self-alignment)技術(shù)，有選擇地把雜質(zhì)注入電荷存儲部分，形成勢壘部分。
根據(jù)本發(fā)明所述的方法，制作CCD時，采用晶體管電極的自校準技術(shù)減少了照相平版印刷步驟的數(shù)量，同時還可確保準確的選擇性。
從下面參照附圖所作的說明中，可更清除地理解本發(fā)明的上述和其他的目的、特征和優(yōu)點。
圖2是沿圖1所示的II-II線剖開的剖視圖。
圖3是沿圖1所示的III一III線剖開的剖視圖。
圖4是沿圖1所示的IV-IV線剖開的剖視圖。
圖5是沿圖1所示的V-V線剖開的剖視圖。
圖6是位于圖1所示結(jié)構(gòu)之下的傳輸通道的頂視平面示意圖。
圖7是沿圖1所示的VII-VII線剖開的剖視圖，并附有表示在瞬時時刻T1和T2時傳輸通道的電壓分布圖。
圖8是沿圖1所示的VIII-VIII線剖開的剖視圖。
圖9是圖1所示CCD的另一種頂視平面示意圖，包括CCD部件的尺寸。
圖10是制作圖1所示CCD的工藝流程圖。
圖11是根據(jù)本發(fā)明的第二實施例所述CCD的頂視平面示意圖。
圖12是位于圖11所示結(jié)構(gòu)之下的傳輸通道的頂視平面示意圖。
圖13是根據(jù)本發(fā)明的第三實施例所述CCD的頂視平面示意圖。
圖14是傳統(tǒng)CCD的頂視平面示意圖。
圖15是位于圖14所示結(jié)構(gòu)之下的傳輸通道的頂視平面示意圖。
圖16是制作圖15所示CCD的工藝流程圖。
圖17是本發(fā)明所述CCD的比較實例的頂視平面示意圖。
圖18是位于圖17所述結(jié)構(gòu)之下的傳輸通道的頂視平面示意圖。
圖19是本發(fā)明所述CCD的另一種比較實例的頂視平面示意圖。
現(xiàn)在參照附圖更具體地說明本發(fā)明，其中，全部附圖中相同的組成元件由相同的參考標記表示。
參照圖1，根據(jù)本發(fā)明的第一實施例所述的一種CCD包括多層第一層傳輸電極11；多層第二層傳輸電極12；以及一傳輸通道17，該傳輸通道包括一n勢阱20以及在n勢阱20的表面區(qū)域形成的多個n-勢阱21。在同一層上形成的第一和第二互接線41和42向第一和第二層傳輸電極11和12提供兩相驅(qū)動電壓。從附圖中可以理解，連接互接線41、42和傳輸電極11、12的接觸塞13設(shè)置成交錯結(jié)構(gòu)，并設(shè)置在傳輸通道17的相反邊緣附近。
一第一群對通過設(shè)置在傳輸通道17的一邊緣(圖1中的右側(cè))附近的接觸塞13連接到第一互接線41，每一個該第一群對包括一第一層傳輸電極11和一相鄰的第二層傳輸電極12。多個第二群對通過設(shè)置在傳輸通道17的另一邊緣附近的接觸塞13連接到第二互接線42，每一個該第二群對包括一第一層傳輸電極11和一相鄰的第二層傳輸電極12。沿傳輸通道17的傳輸方向交替地設(shè)置第一群對和第二群對。通過向互接線41和42分別提供一對時鐘脈沖序列，可采用兩相驅(qū)動方案驅(qū)動CCD，其中時鐘脈沖序列的相位彼此相反。在圖1所示的實例中，電荷從頂部傳輸?shù)降撞俊?br> 圖2是沿圖1所示的II-II線剖開的橫向剖視圖，表示第一組(下面稱作“第一對”)中的其中一對第一層傳輸電極11，圖中，第一互接線41通過接觸塞13連接到第一對中的第一層傳輸電極11和第二層傳輸電極12。一金屬膜15敷設(shè)在互接線41和42上，用于為互接線41和42擋住頂部光線。在傳輸電荷的同時，n勢阱20還將這些電荷暫時保存在其內(nèi)，n勢阱20的寬度W1等于第一層傳輸電極11的寬度。設(shè)置有絕緣膜(圖中未示出)，可實現(xiàn)互接線41和42與第一和第二層傳輸電極11和12之間的電絕緣，還可實現(xiàn)第一層傳輸電極11和第二層傳輸電極12之間的絕緣，后者還通過另一絕緣膜(圖中未示出)與一硅襯底19絕緣。
盡管在本發(fā)明中，在p勢阱19上形成CCD，但是也可把該CCD直接形成在p型襯底上。可在設(shè)于一n型襯底上的p勢阱上形成CCD。另外，這些導(dǎo)電類型只是實例性的，而且可參照公知技術(shù)對其進行改進。
圖3是沿圖1所示的III-III線剖開的剖視圖，表示第一對中的第二層傳輸電極12，該電極與圖2所示并與第一互接線41相連的那部分中的相應(yīng)第一層傳輸電極11相同(overlaps)。圖3中，示出了設(shè)置成n-勢阱21的勢壘部分，該勢壘部分可傳輸電荷卻不能存儲電荷，其寬度“B”等于第二層傳輸電極12的寬度。由于傳輸電荷期間n-勢阱21并不存儲電荷，因此與n勢阱20的寬度W1相比較，n勢阱或者勢壘部分21的寬度“B”較窄。
圖4是沿圖1所示的IV-IV線剖開的剖視圖，表示在第二組(以下稱作“第二對”)中的其中一對中的第一層傳輸電極11，圖中第二組中的第一和第二層傳輸電極11、12通過接觸塞13連接到第二互接線42。圖4所示的傳輸通道17部分組成一電荷存儲部分，其寬度“W1”等于第一層傳輸電極11的寬度。
圖5是沿圖1所示的V-V線剖開的剖視圖，表示第二對中的第二層傳輸電極12。第二對中的第二層傳輸電極12在圖4所示的部位連接到第二互接線42。圖5所示的傳輸通道17部分組成一其寬度“C”等于第二層傳輸電極12的寬度的勢壘部分。相對于傳輸通道17橫向方向的中心，傳輸通道17橫向方向所示的第一對中的第二層傳輸電極12的中心位于第二對中的第二層傳輸電極12的中心的相對一側(cè)。
參照圖6，圖中示出了位于傳輸電極11和12之下的傳輸通道17，該傳輸通道17包括n勢阱20和設(shè)置在n勢阱20的表面區(qū)域上的n-勢阱21。傳輸通道17被一p型擴散區(qū)16包圍著，擴散區(qū)組成一通道阻擋區(qū)。圖中箭頭所示表示電荷的傳輸方向。應(yīng)當指出的是，n勢阱20的暴露面位于第一層電極11之下，而n-勢阱位于各自的第二層傳輸電極12之下。n勢阱在任何位置的寬度為“W1”，而n-勢阱的寬度為“B”或“C”，其中W1＞B或C，而且C＝B或者C≠B。從傳輸通道17的橫向方向看去，n-勢阱21的中心偏離傳輸通道17的中心，而且n-勢阱在第一對和第二對之間成交錯排列設(shè)置。如果需要，n勢阱20的寬度可以隨第一層傳輸電極11的寬度不同而不同。
參照圖7，示出了傳輸通道17的縱向截面，其中位于第二層傳輸電極12中心的n-勢阱21用做一勢壘部分，而位于第一層傳輸電極11之下的n勢阱20的暴露部分用做暫時電荷存儲部分。采用自校準技術(shù)，即把第一層傳輸電極11用做一掩模(mask)，通過注入諸如硼之類的p型雜質(zhì)構(gòu)成n-勢阱21。
向第一和第二層傳輸電極11和12提供可供選擇地假設(shè)為高電位的兩相時鐘信號φ1和φ2。在圖7所示的電壓波形圖中，在瞬時時刻T1，時鐘信號φ1假設(shè)為低電位(0伏)，時鐘信號φ2假設(shè)為高電位(5伏)，而在瞬時時刻T2，時鐘信號φ1假設(shè)為5伏，時鐘信號φ2假設(shè)為0伏。圖7中瞬時時刻T1和T2是交替出現(xiàn)的。
采用兩相時鐘驅(qū)動信號φ1和φ2，可在傳輸通道17中出現(xiàn)電壓分布，其中傳輸通道17的電壓從位于第一對的第二層傳輸電極11之下的部分，向著位于第一對的第一層傳輸電極12之下的部分、位于第二對的第二層傳輸電極之下的部分以及位于第二對的第一層傳輸電極之下的部分，在時刻T1單調(diào)地降低。在該時刻T1，位于第二對的第一層傳輸電極11之下的部分可用做電荷存儲部分。
在下一時刻T2，傳輸通道17的電壓從位于第二對的第二層傳輸電極11之下的部分，向著位于第二對的第一層傳輸電極12之下的部分、位于第一對的第二層傳輸電極12之下的部分以及位于第一對的第一層傳輸電極11之下的部分，單調(diào)地降低。在該時刻T2，位于第一對的第一層傳輸電極11之下的部分可用做電荷存儲部分。通過重復(fù)這些交變的電壓分布，在傳輸通道17內(nèi)的一個方向上階梯式地傳輸電荷。
在上述兩相驅(qū)動方案中，由于位于第一層傳輸電極11之下的n勢阱20的表面區(qū)域用做存儲部分，因此其寬度(W1)更寬的第一層傳輸電極11可使傳輸通道17傳輸更大量的電荷。
圖8是沿圖1所示的線VIII-VIII剖開的剖視圖，圖中傳輸通道17的所示部分缺少了第二對中的傳輸電極11和12。其內(nèi)沒有敷設(shè)傳輸電極的部分傳輸通道17設(shè)置成p型擴散區(qū)16，該擴散區(qū)可用做用于阻擋電荷的通道阻擋區(qū)。通過把諸如硼之類的p型雜質(zhì)植入n勢阱20和n-勢阱21、同時采用第一和第二層傳輸電極11和12作為掩模，可形成p型擴散區(qū)16。
本實施例中所形成的通道阻擋區(qū)可避免出現(xiàn)下列故障，即由于n勢阱20部分的電壓得不到任何傳輸電極11和12的控制，甚至還可能有非常高的電壓阻擋其內(nèi)的電荷，從而使電荷停留在n勢阱20部分中且不會進行傳輸。
如上所述，在本實施例所述的上述結(jié)構(gòu)中，用做勢壘部分的、位于第二層傳輸電極12之下的n-勢阱21的寬度B或C小于位于第一層傳輸電極11之下的勢阱20的寬度W1。由于勢壘部分21沒有暫時存儲電荷的功能，因此其寬度更窄的勢壘部分21基本上不會降低由傳輸通道17傳輸?shù)碾姾闪俊Ｐ枰赋龅氖?，為了實現(xiàn)非常高的傳輸速率，例如5MHz甚至更高，位于第二層傳輸電極12之下的傳輸通道17部分的寬度B或C與位于第一層傳輸電極11之下的傳輸通道17部分的寬度W1的比值最好為2∶3。
圖9示出了詳細的尺寸，其中P、S1、S2、A1、A2、A3、A4和A5分別表示組合傳輸電極11和12的高度、相鄰的兩個第一層傳輸電極11間的間隔、相鄰的兩個第二層傳輸電極12間的間隔、接觸塞13和相應(yīng)的第一層傳輸電極11的邊緣間的距離、接觸塞13和相應(yīng)的第二層傳輸電極12的邊緣間的距離、第一層傳輸電極11的寬度、第一層傳輸電極11和第二層傳輸電極12間的重疊部分的尺寸、以及接觸塞13的寬度。在此情況下，在用于傳輸通道17的設(shè)計方案中，可充分地確保關(guān)系式P＝S1+A3，從而可降低CCD設(shè)計方案中的尺寸。盡管該關(guān)系式本身可與圖17所示的可比較實例所述的情況進行比較，但仍然可使本實施例所述傳輸通道17的有效寬度大于同一設(shè)計容限的情況下所述可比較性實例的有效寬度和CCD的高度。因此，本實施例所述CCD傳輸?shù)碾姾闪看笥谟蓤D17所示的可比較性實例傳輸?shù)碾姾闪康?.5至2.0倍。
參照圖10，示出了制作本實施例所述CCD的工藝過程。步驟S1至S7與圖7所示的步驟S1至S7相似。更具體地說，首先，在設(shè)于半導(dǎo)體襯底內(nèi)的p勢阱中制作n勢阱20(步驟S1)，之后，把硼離子注入傳輸通道17的周邊區(qū)域，形成p+擴散區(qū)16(步驟S2)。隨后，在半導(dǎo)體襯底的整個表面上形成一層氧化膜(步驟S3)，接下來，沉積成第一層多晶硅膜，并對其進行制模，從而形成第一層傳輸電極11(步驟S4)。于是，把第一層傳輸電極11作為一模板，采用自校準技術(shù)將硼離子注入n勢阱20的表面區(qū)域中，從而有選擇地把n-勢阱21的表面區(qū)域變成n-勢阱21(步驟S5)。隨后，形成以一層氧化膜和一層內(nèi)層絕緣膜(步驟S6)，之后，沉積成第二層多晶硅膜，并對其進行制模，從而形成第二層傳輸電極12(步驟S7)。
在圖10所示工藝過程的附加步驟S8中，采用應(yīng)用第一和第二層傳輸電極11和12的自校準技術(shù)，通過注入p型雜質(zhì)離子，制成用做通道阻擋層16的p型擴散區(qū)。
例如，在圖10所示的工藝過程中，通過在加速能量為80KeV、一次劑量為1E12cm-2的情況下注入磷離子，可形成n勢阱20；通過在加速能量為50KeV、一次劑量為2E13cm-2的情況下注入硼離子，可形成p型阻擋層16；通過在加速能量為50KeV、一次劑量為8E11cm-2的情況下注入硼離子，可形成n-勢阱21。
參照圖11，根據(jù)本發(fā)明的第二實施例所述的一種CCD，其中n勢阱20的寬度大于第一層傳輸電極11的寬度，對于第一和第二對來說，接觸塞13設(shè)置成單行。參照圖12，位于圖11所示傳輸電極之下的傳輸通道17是這樣的，在位于第二層傳輸電極12之下的n勢阱20的表面區(qū)域形成n-勢阱21，在位于第一層傳輸電極11之下的n勢阱20部分的外部以及n-勢阱21的外部形成p型阻擋層16。n-勢阱21的寬度小于n勢阱20的寬度。如圖12中的箭頭所示，通過傳輸通道17沿一直線傳輸電荷。
也可采用圖10所示的工藝過程制作本發(fā)明所述的第二實施例。
參照圖13，根據(jù)本發(fā)明的第三實施例所述的一種CCD，其中n勢阱20的寬度小于第一層傳輸電極11的寬度，并在n勢阱20的外部形成p型擴散區(qū)16。接觸塞13的設(shè)置方式與第一實施例所述的方式相同。
為了制作本實施例所述的CCD，改變圖10所示的步驟S2，使p型雜質(zhì)有選擇地注入n勢阱20的外周邊附近，從而把n勢阱20部分改變成p型擴散層16。其它步驟與圖10所示的步驟相同。
由于只以實例的方式說明了上述實施例，因此，本發(fā)明并不局限于上述實施例，而且對于本領(lǐng)域的技術(shù)人員來說，不超出本發(fā)明的保護范圍，可以很容易地進行各種改進和變化。
權(quán)利要求
1.一種電荷耦合裝置(CCD)，包括一半導(dǎo)體襯底，該襯底內(nèi)設(shè)有一在所述半導(dǎo)體襯底表面區(qū)域上的傳輸通道；覆蓋在所述半導(dǎo)體襯底之上并沿所述傳輸通道交替設(shè)置的多個第一傳輸電極和多個第二傳輸電極；以及用于向所述第一和第二傳輸電極提供兩相驅(qū)動信號、以便沿所述傳輸通道傳輸電荷的第一和第二互接線，其中所述傳輸通道包括多個第一擴散區(qū)以及多個第二擴散區(qū)，每一第一擴散區(qū)都位于相應(yīng)的其中一個所述第一傳輸電極之下，每一第二擴散區(qū)都位于相應(yīng)的其中一個所述第二傳輸電極之下，在傳輸電荷期間，所述第一擴散區(qū)組成電荷存儲部分，而所述第二擴散區(qū)組成勢壘部分；而且每一所述電荷存儲區(qū)的寬度都大于每一所述勢壘部分的寬度。
2.如權(quán)利要求1所述的CCD，其中所述第一傳輸電極的寬度實質(zhì)上等于所述電荷存儲部分的寬度，而所述第二傳輸電極的寬度實質(zhì)上等于所述勢壘部分的寬度。
3.如權(quán)利要求1所述的CCD，其中當從所述傳輸通道的橫向方向觀察時，相對于所述傳輸通道的中心線，把所述第一互接線連接到所述第一和第二傳輸電極的第一接觸塞、與把所述第二互接線連接到所述第一和第二傳輸電極的接第二觸塞設(shè)置在相對的側(cè)部。
4.如權(quán)利要求3所述的CCD，其中當從所述橫向方向觀察時，相對于所述傳輸通道的所述中心線，每一個所述勢壘部分的中心線偏離所述傳輸通道的所述中心線，并有相鄰的兩個所述勢壘部分的中心線設(shè)置在相對的側(cè)部。
5.如權(quán)利要求1所述的CCD，其中所述電荷存儲部分和所述勢壘部分具有第一種類型的導(dǎo)電率，并被第三擴散區(qū)包圍著，該第三擴散區(qū)具有與所述第一種類型的導(dǎo)電率相反的第二種類型的導(dǎo)電率。
6.一種用于制作如權(quán)利要求1所述的CCD的方法，所述方法包括如下步驟通過把所述第一傳輸電極作為一掩模，將雜質(zhì)注入所述半導(dǎo)體襯底，形成所述勢壘部分。
7.一種用于制作如權(quán)利要求1所述CCD的方法，所述方法包括如下步驟通過把所述第一和第二傳輸電極作為一掩模，將雜質(zhì)注入所述半導(dǎo)體襯底，形成所述第三擴散區(qū)。
全文摘要
一種電荷耦合裝置(CCD)，包括沿一傳輸通道交替設(shè)置的第一層傳輸電極和第二層傳輸電極，其中位于第一層傳輸電極之下的電荷存儲部分的寬度大于位于第二層傳輸電極之下的勢壘部分的寬度。第一和第二互接線向該傳輸電極提供兩相驅(qū)動信號。把第一互接線連接到該傳輸電極的接觸塞以及連接第二互接線的接觸塞相對于傳輸通道的中心線設(shè)置在相對的側(cè)部。
文檔編號H01L21/02GK1458696SQ03136280
公開日2003年11月26日 申請日期2003年5月15日 優(yōu)先權(quán)日2002年5月15日
發(fā)明者綱井史郎 申請人:恩益禧電子股份有限公司