專利名稱：一種高頻集成電路多排線打線結(jié)構(gòu)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高頻集成電路打線結(jié)構(gòu)及方法，特別是涉及一種使電子組件間的電連接能具有最佳電氣特性的高頻集成電路多排線打線結(jié)構(gòu)及方法。
背景技術(shù)：
目前，由于打線接合是一種花費較便宜且堅固的電路連線方法，因此打線接合是電子產(chǎn)品中IC芯片與電路零件間電路連線最常使用的一種方法。而在電子產(chǎn)品在其工作頻率日趨增加的情況下，打線接合所產(chǎn)生的寄生電感、寄生電容常會直接沖擊到IC芯片與電路間的電氣特性，不容忽視。所以，如何減少這些寄生效應(yīng)以避免電子產(chǎn)品中IC芯片與電路間電氣特性的下降，是值得去注意的。
通常，IC芯片與電路零件(也包括其它IC芯片)間的打線，并非直接打在IC芯片與電路零件的表面，而是打在IC芯片與電路零件表面上的打線墊上。通過打線墊將IC芯片與電路零件內(nèi)部的電路引出，IC芯片與電路零件間的信號傳輸即可通過打線墊與打線來完成。
為了增加IC芯片與電路零件間的電氣特性，打線結(jié)構(gòu)可以有很多變化，例如已知技術(shù)對于構(gòu)裝結(jié)構(gòu)下打線間寄生電感、電容的降低采取將信號線兩旁設(shè)置平行接地線，且接地線共面的方式實施。
如圖1所示，該圖為已知的降低打線寄生電感、電容的保護電路示意圖。構(gòu)裝結(jié)構(gòu)100中，芯片110迭合于芯片墊125上，芯片墊125迭合于基板120上，而芯片110與基板120上分別具有信號端打線墊190、接地端共面打線墊195與引腳160、170、180(也可視為打線墊)。芯片110與基板120間的電連接則通過將金屬線140、130、150分別打線于信號端打線墊190、接地端共面打線墊195，并分別截斷于引腳170、160、180。芯片110與基板120間的信號連接，為信號從芯片110上的信號端打線墊190經(jīng)由金屬線140傳輸至基板120上的引腳(lead)170，以及信號接地從芯片110上的接地端共面打線墊195經(jīng)由金屬線130、150分別傳輸至基板120上的引腳160、180。其中，在芯片110端的信號接地金屬線130、150通過接地端與共面打線墊195共面，信號在接地端共面打線墊195與信號端打線墊190形成回路。且金屬線130、140、150在此線路布局下所產(chǎn)生的寄生電感與僅有單一金屬線140相比時，其寄生電感有效地減少了。而寄生電感有效減少的原因在于，信號金屬線140旁設(shè)有兩條信號接地金屬線130、150，因此本技術(shù)領(lǐng)域的技術(shù)人員可知，信號的接地不必再通過信號金屬線140傳輸至基板120后，經(jīng)由基板120內(nèi)電路所連接的導(dǎo)通孔(via hole)連接至基板120內(nèi)的接地板，而可直接由芯片110拉出，通過從接地端共面打線墊195經(jīng)由信號接地金屬線130、150連接到基板120上直接視為接地的引腳160、180。所以，信號接地變的較短，寄生電感有效減少，且由于接地共面打線墊端195設(shè)計所產(chǎn)生的回路可幫助減少金屬線間的磁場。
由上述可知，在圖1中的打線結(jié)構(gòu)暴露出如下缺點由于引腳160-180的引腳與引腳間具有相當程度間距(通常大于0.5mm)，因此從芯片110端到引腳160-180端間，金屬線130-150間的間距(pitch)明顯增加。且金屬線130-150間的間距在引腳160-180端為最大，因此，在引腳160-180端的金屬線130-150彼此相距皆有一定距離。這種結(jié)果造成這些金屬線130-150所形成的軌跡回路被限制而回路長度過大。此外，雖然已知打線結(jié)構(gòu)所產(chǎn)生的反饋損失在工作頻率5GHz，由于其回路電感較小，因此已知打線結(jié)構(gòu)所產(chǎn)生的返回損耗通常會低于15dB，仍不是很大。
為了改善打線結(jié)構(gòu)回路過大，已知技術(shù)還提供一種具有較短接地距離的打線結(jié)構(gòu)。如圖2所示，該圖是已知高頻構(gòu)裝組件的剖面示意圖。該構(gòu)裝組件200主要包括基板210以及芯片240。基板210上具有芯片墊(die pad)220以承載芯片240。芯片240具有打線面241，打線面241上則具有打線墊243-249。且基板210上具有引腳(lead frame)250、255。芯片240與基板210間的電連接則依賴將金屬線273、277先分別打線于芯片240打線面241上的打線墊243、249，再分別截斷于芯片墊220裸露于芯片240外的部分，以及將金屬線270、275分別打線于打線墊245、247，再分別截斷于引腳250、255來達成。由于射頻電路或高速電路對工作頻率與效能上有著極大的需求，芯片240上信號接地除了可通過金屬線270、275分別連接引腳250、255，再分別通過導(dǎo)通孔283、285至基板210內(nèi)的接地板280而接地。也可通過金屬線273、277連接芯片墊裸露于芯片240外的部分，再分別通過導(dǎo)通孔287、289連接而直接接地。因此芯片240上信號接地并不一定要通過金屬線270、275接地，而當通過金屬線273、277接地時，可具有較短的接地路徑。
不過，圖2雖將接地點設(shè)置于芯片墊220裸露于芯片240外的部分，可以減少接地路徑，但金屬線270-277間的順序排列的設(shè)計仍會產(chǎn)生較大的電磁干擾，而影響整體的電路特性。
發(fā)明內(nèi)容
有鑒于上述已知技術(shù)的缺陷，本發(fā)明提出一種高頻集成電路多排線打線結(jié)構(gòu)及方法，能增加返回損耗，降低插入損耗、降低構(gòu)裝對芯片所造成的阻抗不匹配效應(yīng)，以提高其整體電路的高頻響應(yīng)。
本發(fā)明的高頻集成電路多排線打線結(jié)構(gòu)，其具有第一電子組件、第二電子組件、芯片墊以及金屬線。其中，第一電子組件還具有打線面以及相對于打線面另一側(cè)面的第一承載面，打線面周圍具有打線墊以及圍繞此打線墊的共面打線墊；芯片墊則具有第二承載面與第三承載面，第二承載面為與第一承載面互相鄰貼，且第二承載面周圍整圈裸露且環(huán)繞于第一承載面周圍的部分為線狀打線墊，第三承載面則位于相對于第二承載面的另一側(cè)面；第二電子組件還具有第四承載面以及承載面周圍具有引腳，且第四承載面與第三承載面互相鄰貼，第四承載面周圍部分整圈裸露且環(huán)繞于第一承載面周圍，第四承載面周圍的引腳則位于相對于打線墊及共面打線墊的位置；此外，金屬線根據(jù)所傳輸?shù)男盘栔辽倏蓞^(qū)分為信號線以及接地線，且其中，信號線電連接于打線墊及這些引腳中與打線墊相對應(yīng)的其中一個，而這些接地線電連接于共面打線墊及與這些接地線在共面打線墊上位置相對應(yīng)的線狀打線墊及這些引腳，且信號線與這些接地線依據(jù)分別位于打線墊與共面打線墊上的位置至少可分為第一列以及第二列，第一列接近線狀打線墊，第二列則較第一列遠離線狀打線墊，且第一列上的這些接地線電連接于線狀打線墊。
本發(fā)明的高頻集成電路多排線打線方法，可適用于上述高頻集成電路多排線打線結(jié)構(gòu)，該方法包括步驟如下先將信號線以正打線方式起始于上述打線墊，并截斷上述引腳中與此打線墊相對應(yīng)的其中一個；再將部分接地線以正打線方式起始于上述共面打線墊上屬于第一列位置，并截斷，與其位置相對應(yīng)的線狀打線墊；最后，將部分所述接地線以正打線方式起始于此共面打線墊上屬于第二列位置，并截斷與其位置相對應(yīng)的引腳及線狀打線墊。
綜合上述，本發(fā)明提出的一種高頻集成電路多排線打線結(jié)構(gòu)及方法，通過在信號線周圍增加接地線，且將部分接地線連接至芯片墊上，可增加返回損耗，降低插入損耗、降低構(gòu)裝對芯片所造成的阻抗不匹配效應(yīng)，以提高其整體電路的高頻響應(yīng)。
圖1為已知降低打線寄生電感、電容的保護電路示意圖；圖2為已知的高頻構(gòu)裝組件的剖面示意圖；圖3A及圖3B分別為根據(jù)本發(fā)明較佳實施例情況A的一種高頻集成電路多排線打線結(jié)構(gòu)俯視及3D示意圖；圖4A及圖4B分別為根據(jù)本發(fā)明較佳實施例情況B的一種高頻集成電路多排線打線結(jié)構(gòu)俯視及3D示意圖；圖5A及圖5B分別為根據(jù)本發(fā)明較佳實施例情況C的一種高頻集成電路多排線打線結(jié)構(gòu)俯視及3D示意圖；圖6為構(gòu)裝結(jié)構(gòu)打線間的等效電路圖；圖7A及圖7B圖分別為返回損耗—工作頻率及介入損耗的曲線圖；以及圖8A為已知的金屬線間的的磁力場分布圖；圖8B、8C及8D分別為本發(fā)明較佳實施例情況A、B、C金屬線間的磁力場分布圖。
具體實施例方式
為使對本發(fā)明的特征、目的及功能有更進一步的認知與了解，現(xiàn)配合附圖作詳細說明如下有鑒于已知打線結(jié)構(gòu)會產(chǎn)生較大的寄生電容、電感以及較大的電磁干擾等缺陷，本發(fā)明除了考慮在IC芯片上使用共面打線墊外，也考慮將共面打線墊上的接地線打線于芯片下方的芯片墊上，以使芯片上信號接地的距離縮短。本發(fā)明還特別考慮增加共面打線墊上的接地金屬線以打線至芯片墊上，且將接地金屬線的排列分布作更完善的規(guī)劃，以有效降低組件間的介入損耗以及增加返回損耗，而使整體電氣特性得以提高。
本發(fā)明提供一種在芯片上具有接地端共面打線墊的高頻集成電路多排線打線結(jié)構(gòu)及方法，除了將共面打線墊上的接地金屬線部分接至芯片墊、部分接至引腳外，且另外考慮增加接地金屬線的分布。
如圖3A和圖3B所示，其分別為根據(jù)本發(fā)明較佳實施例情況A的一種高頻集成電路多排線打線結(jié)構(gòu)俯視及3D示意圖。該構(gòu)裝結(jié)構(gòu)300主要具有第一電子組件310(例如是芯片)、第二電子組件320(例如是基板)以及芯片墊330。其中芯片310以芯片墊330墊貼于基板320上，芯片310、芯片墊330以及基板320迭合處形成階梯的形狀(芯片310、芯片墊330以及基板320所形成的結(jié)構(gòu)類似于圖2中芯片240、芯片墊220以及基板210所形成的結(jié)構(gòu))，且芯片310上相對于芯片墊330另一側(cè)表面周圍上設(shè)置有打線墊360以及環(huán)繞打線墊360的共面打線墊370，芯片墊330面對且整圈裸露于芯片310外側(cè)的部分形成線狀打線墊。同時基板320面對該芯片墊且整圈裸露于芯片墊330外側(cè)的周圍，并在相對于打線墊360與共面打線墊370的位置上設(shè)置有多個引腳353、355、357。
芯片310與基板320間的信號傳輸則通過多條金屬線371-383來作電連接。其中，這些金屬線371-383依據(jù)傳輸信號的種類可區(qū)分為信號線377以及接地線371-375、379-383。且這些接地線371-375、379-383交錯設(shè)置于信號線377周圍。在該較佳實施例中，共面打線墊370為凸字底邊中陷有凹口的形狀，且共面打線墊370可等距區(qū)分為以下六個位置341-351，搭配打線墊360，總共形成兩列組合的打線設(shè)置位置，一列接近線狀打線墊330，另一列則較遠離線狀打線墊330。
其中，信號線377分別電連接于打線墊360與引腳355。接地線373、375、379、381分別電連接于共面打線墊370上的位置343、345、347、349以及與其位置相對應(yīng)的線狀打線墊330上的位置。接地線371、383則分別電連接于共面打線墊370上的位置341、349以及與其位置相對應(yīng)的引腳353、357。
在構(gòu)裝結(jié)構(gòu)300中，與圖1中的已知構(gòu)裝結(jié)構(gòu)100相比較，增加了4條交錯排列地接地線343-349在信號線377周圍。這4條增加且交錯排列的接地線343-349配置于信號線附近，且這4條接地線343-349的另一端連接至線狀打線墊上，同時，這些接地線343-349的另一端盡可能配置在線狀打線墊330的邊緣。因此，該構(gòu)裝結(jié)構(gòu)300中，信號回路的路徑長度被縮短，而信號線377與接地線371-375、379-383間所產(chǎn)生的寄生回路電感減少。而且，該構(gòu)裝結(jié)構(gòu)300中在芯片310上方的信號軌跡可以直接連接線狀打線墊330。因此，信號線377與接地線371-375、379-383間的寄生電容可在信號軌跡與線狀打線墊330間被耦合，而被縮小。
為了使接地金屬線的排列分布作更完善的規(guī)劃，本發(fā)明考慮將接地金屬線以交錯方式排列。因此，本發(fā)明另外提出一較佳實施例，如圖4A以及圖4B所示，其分別是根據(jù)本發(fā)明較佳實施例情況B的一種高頻集成電路多排線打線結(jié)構(gòu)俯視及3D示意圖。該構(gòu)裝結(jié)構(gòu)400主要具有芯片410、基板420以及芯片墊430。其中芯片410以芯片墊430墊貼于基板420上，且芯片410、芯片墊430以及基板420迭合處也形成階梯的形狀，且芯片410上相對于芯片墊430另一側(cè)表面周圍上設(shè)置有打線墊460以及環(huán)繞打線墊460的共面打線墊470，同時芯片墊430面對且整圈裸露于芯片410外側(cè)的部分形成線狀打線墊。同時，基板420面對芯片墊430且整圈裸露于芯片墊430外側(cè)的周圍，并相對于打線墊460與共面打線墊470的位置上設(shè)置有多個引腳453、455、457。
芯片410與基板420間的信號傳輸通過以金屬線471-483來作電連接。其中，金屬線371-383中，金屬線477為信號線，金屬線371-375、379-383為接地線。且這些接地線471-475、479-483設(shè)置于信號線477周圍。在此較佳實施例中，共面打線墊470為凹字形狀，且共面打線墊370可等距區(qū)分為以下六個位置441-451，搭配打線墊460，總共形成兩列組合的打線設(shè)置位置，一列接近線狀打線墊330，另一列則較遠離線狀打線墊330。
其中，信號線477分別電連接于打線墊460與引腳455。接地線473、475、479、481分別電連接于共面打線墊470上的位置443、445、447、449以及與其位置相對應(yīng)的線狀打線墊430上的位置。接地線473、475、479、481除了與信號線447間呈現(xiàn)交錯排列外，接地線473、475間也呈現(xiàn)十字交叉排列，接地線479、481間也是。接地線471、483則分別電連接于共面打線墊370上的位置441、449以及與其位置相對應(yīng)的引腳453、457。
該構(gòu)裝結(jié)構(gòu)400中，芯片310使用2條交錯接地線471、483分別電連接于引腳453、457，且使用4條十字交錯接地線473、475、479、481至芯片墊的打線結(jié)構(gòu)。
與情況A相比，由于情況B中信號線起始端由遠離線狀打線墊的第二列中心位置移到較靠近線狀打線墊的第一列中心位置，信號線的長度更加縮短，因此更可以減少回路間的寄生電感。而信號線周圍同樣有4條較已知技術(shù)增加的交錯接地線圍繞，且此4條增加的接地線也提供較小的信號回路路徑。
本發(fā)明另還提出一較佳實施例，如圖5A以及圖5B所示，其分別為根據(jù)本發(fā)明較佳實施例情況C的一種高頻集成電路多排線打線結(jié)構(gòu)俯視及3D示意圖。構(gòu)裝結(jié)構(gòu)500與情況B中的構(gòu)裝結(jié)構(gòu)400類似。構(gòu)裝結(jié)構(gòu)500具有芯片410、基板520以及芯片墊530。其中芯片510以芯片墊530墊貼于基板520上，且芯片510、芯片墊530以及基板520迭合處形成階梯的形狀，且芯片510上相對于芯片墊530另一側(cè)表面周圍上設(shè)置有打線墊560以及環(huán)繞打線墊560的共面打線墊570，同時芯片墊530面對且整圈裸露于芯片510外側(cè)的部分形成線狀打線墊。同時，基板520面對芯片墊430且整圈裸露于芯片墊530外側(cè)的周圍，并相對于打線墊460與共面打線墊570的位置上設(shè)置有多個引腳553、555、557。
芯片510與基板520間的信號傳輸僅通過金屬線573-581來作電連接。其中，金屬線573-581中，金屬線577為信號線，金屬線573、575、579、581為接地線。且這些接地線573、575、579、581設(shè)置于信號線577周圍。在此較佳實施例中，共面打線墊570與情況B中的共面打線墊470的形狀相同，為凹字形狀，共面打線墊570可等距區(qū)分為以下四個位置543-549，搭配打線墊560，形成兩列組合的打線設(shè)置位置，一列接近線狀打線墊530，另一列則較遠離線狀打線墊530。
其中，信號線577分別電連接于打線墊560與引腳555。接地線573、581分別電連接于共面打線墊570上的位置543、549以及與其位置相對應(yīng)的線狀打線墊430上的位置。接地線575、579分別電連接于與其位置相對應(yīng)的引腳553、557。
構(gòu)裝結(jié)構(gòu)500是由情況B所衍生，其中共面打線墊570凹字形底邊接近凹口兩側(cè)位置的接地線被移除，只留下共面打線墊570凹字形底邊接近凹口中心位置545、547上設(shè)置有接地線，且與情況B相比，位置545、547上的接地線575、579改為分別打線至引腳553、557。
由于情況C中此構(gòu)裝結(jié)構(gòu)500所需打線數(shù)較少，因此結(jié)構(gòu)的耗費較情況A與B來得低，且此結(jié)構(gòu)的優(yōu)點也較情況A與B多。但此構(gòu)裝結(jié)構(gòu)500的電氣特性卻沒因此下降太多，其原因在于連接至引腳553-557以及芯片墊530的接地線573、575、579、581仍圍繞在信號線577周圍。
在本發(fā)明所有較佳實施例情況中，通過增加地線連接至芯片墊以明顯減少全部的電感，輕微增加全部的電容。因此，本發(fā)明的返回損耗皆優(yōu)于已知技術(shù)。尤其以情況B與C，全部的電感被減少且阻抗匹配情況較情況A來得好。其原因在于在信號線周圍適當設(shè)有接地線。也因此，在本發(fā)明三種情況的較佳實施例中，由于接地線環(huán)繞信號線而提供了屏蔽，也可導(dǎo)致其磁場干擾較低。
由實驗數(shù)據(jù)可更清楚得知本發(fā)明較佳實施例與已知技術(shù)在功效上的差異。在芯片與基板間，以上述用金屬線連接打線墊、共面打線墊與芯片墊、引腳的結(jié)構(gòu)中(即圖1、3A、3B、4A、4B、5A、5B中的構(gòu)裝結(jié)構(gòu))，可將金屬線間的回路以等效電路圖來表示，請參閱圖六，該圖是構(gòu)裝結(jié)構(gòu)打線間的等效電路圖。
通過將圖六中各電感、電容以及電阻量化，可清楚得知其優(yōu)劣所在。請參考表1，表1為列出各情況下圖6等效電路中各電感、電容以及電阻的等效值。從表1中可知已知技術(shù)具有最大電感值以及最小電容值，因此本領(lǐng)域的技術(shù)人員可知，已知技術(shù)的阻抗匹配情況最糟。表1中，可明顯觀察出本發(fā)明較佳實施例情況A、B、C中，所有的等效電感明顯地下降，所有的等效電容輕微增加。因此返回損耗皆較已知技術(shù)的好。尤其是情況C與D，與情況B相比，除了等效電感明顯下降外，阻抗匹配性再次提高。
請參考表2，表2繪示的是已知技術(shù)與本發(fā)明較佳實施例在不同工作頻率下的返回損耗與介入損耗。熟悉該技術(shù)的技術(shù)人員由表2可得知，已知技術(shù)僅在2.5GHz的工作頻率下，其返回損耗與介入損耗表現(xiàn)還算正常。但已知技術(shù)工作頻率超過2.5GHz時，才出現(xiàn)返回損耗過小、介入損耗過大的情況。而本發(fā)明較佳實施例的各情況中，返回損耗與介入損耗值表現(xiàn)正常的工作頻率可延伸至5GHz甚至5GHz以上(返回損耗要小于-15dB才算夠大)。情況B與C的返回損耗與介入損耗值表現(xiàn)正常的工作頻率還可延伸至10GHz(返回損耗要小于-15dB，介入損耗要大于-0.3dB才夠)，而已知技術(shù)的返回損耗及介入損耗則分別約為-7dB與-1.2dB左右。相較之下，情況C與D在返回損耗與介入損耗方面比已知技術(shù)分別改善了10dB與1dB。表2所對照的曲線圖繪示在圖7A及圖7B。圖7A繪示的是返回損耗-工作頻率的曲線圖。圖七B繪示的是介入損耗-工作頻率的曲線圖。圖7A中，可清楚了解本發(fā)明較佳實施例情況A、B、C其返回損耗皆較已知技術(shù)的大。圖7B中，情況A、B、C其介入損耗明顯較已知技術(shù)的小，且工作頻率越大差距越明顯。
最后，本發(fā)明較佳實施例除了在返回損耗、介入損耗及阻抗匹配性較已知技術(shù)優(yōu)化，還在金屬打線間能具有較低的磁場干擾。請同時參閱圖8A、8B、8C及8D，其分別繪示的是已知技術(shù)與本發(fā)明較佳實施例情況A、B、C金屬線間的磁力場分布圖。由圖8A、8B、8C及8D中可知，本發(fā)明較佳實施例情況A、B、C金屬線間的磁力場分布面積明顯較已知技術(shù)的小，因此，本發(fā)明的確具有較已知技術(shù)具有較小的磁力干擾。
綜合上述，本發(fā)明通過在信號線間增加設(shè)置接地線，以交錯排列方式布局，因此具有的返回損耗、介入損耗及阻抗匹配性較已知技術(shù)優(yōu)化，且具有較小的磁力干擾。
綜上所述，雖然本發(fā)明以前述的較佳實施例揭露如上，然而并非用以限定本發(fā)明，本發(fā)明的保護范圍應(yīng)以權(quán)利要求書界定的范圍為準，本技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)所作的些許變動，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
表1
表權(quán)利要求
1.一種高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，包括第一電子組件，其包括打線面；第一承載面，相對于該打線面的另一側(cè)表面；打線墊，位于該打線面上周圍；共面打線墊，位于該打線面上且環(huán)繞于該打線墊；第二電子組件，其包括第二承載面，與該第一承載面互相鄰貼，且該第二承載面周圍部分整圈裸露且環(huán)繞于該第一承載面周圍；多個引腳，位于該第二承載面周圍且相對于該打線墊及該共面打線墊；以及多條金屬線，根據(jù)所傳輸?shù)男盘栔辽倏蓞^(qū)分為信號線以及多條接地線；其中，該信號線的一端電連接于該打線墊，該信號線的另一端電連接于所述引腳中與該打線墊相對應(yīng)的其中一個，而所述接地線的一端電連接于該共面打線墊，且相對于所述接地線的一端，所述接地線另一端則電連接于該第二承載面緊繞第一承載面的線狀區(qū)域與所述引腳。
2.如權(quán)利要求1所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，該信號線與所述接地線依據(jù)其分別位于該打線墊與該共面打線墊上的位置至少可分為第一列以及第二列，該第一列接近線狀，該第二列則較第一列遠離線狀。
3.如權(quán)利要求2所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，該第一列上的所述接地線電連接于所述線狀區(qū)域。
4.如權(quán)利要求1所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，該信號線與所述接地線為交錯排列。
5.如權(quán)利要求1所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，該共面打線墊為凸字底邊中陷有凹口的形狀，且該凹口背對于該線狀打線墊，且該凹口環(huán)繞該打線墊。
6.如權(quán)利要求5所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，該共面打線墊凸起區(qū)域等距設(shè)置有兩條接地線。
7.一種高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，包括第一電子組件，其包括打線面；第一承載面，相對于該打線面的另一側(cè)表面；打線墊，位于該打線面上周圍；共面打線墊，位于該打線面上且環(huán)繞于該打線墊；芯片墊，其包括第二承載面，與該第一承載面互相鄰貼，且該第二承載面周圍整圈裸露且環(huán)繞于該第一承載面周圍的部分為線狀打線墊；第三承載面，相對于該第二承載面的另一側(cè)面；第二電子組件，其包括包括第四承載面，與該第三承載面互相鄰貼，且該第四承載面周圍部分整圈裸露且環(huán)繞于該第一承載面周圍；多個引腳，位于該第四承載面周圍且相對于該打線墊及該共面打線墊；以及多條金屬線，根據(jù)所傳輸?shù)男盘栔辽倏蓞^(qū)分為信號線以及多條接地線；其中，該信號線電連接于該打線墊及所述引腳中與該打線墊相對應(yīng)的其中一個，所述接地線電連接于該共面打線墊及與所述接地線在該共面打線墊上位置相對的該線狀打線墊及所述引腳，該信號線與所述接地線依據(jù)其分別位于該打線墊與該共面打線墊上的位置至少可分為第一列以及第二列，該第一列接近該線狀打線墊，該第二列則較第一列遠離該線狀打線墊，且該第一列上的所述接地線電連接于該線狀打線墊。
8.如權(quán)利要求7所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，該信號線與所述接地線為交錯排列。
9.一種高頻集成電路多排打線結(jié)構(gòu)，其特征在于，包括多個焊墊在芯片端，其中高頻信號的打線墊被接地的打線墊包圍；多個打線引腳在封裝體端；和至少一個接地面；其中，該高頻信號的打線被多條分別打線至接地引腳與接地面的接地線所包圍。
10.如權(quán)利要求9所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，所述多條打線至與接地面的打線是兩條。
11.如權(quán)利要求10所述的高頻集成電路多排線打線結(jié)構(gòu)，其特征在于，所述多條打線至與接地面的打線是四條。
12.一種高頻集成電路多排線打線方法，其特征在于，包括步驟如下先將信號線以正打線方式起始于打線墊并截斷引腳中與該打線墊相對應(yīng)的其中一個；再將部分接地線以正打線方式起始于共面打線墊上屬于第一列位置，并截斷與其位置相對的線狀打線墊；最后，將部分接地線以正打線方式起始于該共面打線墊上屬于第二列位置，并截斷與其位置相對的引腳及線狀打線墊。
全文摘要
一種高頻集成電路多排線打線結(jié)構(gòu)及其方法，其具有第一電子組件、第二電子組件、芯片墊、及多條金屬線。其中，第一電子組件以芯片墊貼于第二電子組件之上，其相對于芯片墊另一側(cè)的表面周圍上設(shè)置有打線墊以及環(huán)繞此打線墊的共面打線墊；芯片墊面對且整圈裸露于第一電子組件外側(cè)的部分形成線狀打線墊；第二電子組件面對芯片墊且整圈裸露于芯片墊外側(cè)的周圍，相對于打線墊與共面打線墊的位置上設(shè)置有多個引腳；金屬線可分為信號線及接地線，根據(jù)打線墊與共面打線墊上的位置，至少可分為第一列以及第二列，第一列接近線狀打線墊，第二列則不是，信號線電連接于打線墊及引腳中與打線墊相對應(yīng)的其中一個，且第一列上的接地線電連接于線狀打線墊。
文檔編號H01L23/50GK1591852SQ0315384
公開日2005年3月9日 申請日期2003年8月25日 優(yōu)先權(quán)日2003年8月25日
發(fā)明者李勝源 申請人:威盛電子股份有限公司