專利名稱：半導體集成電路裝置及半導體集成電路裝置的控制方法
技術領域：
本發(fā)明涉及半導體集成電路裝置及控制方法，并涉及在測試時或者評價時可以按每個芯片讀出固有信息的半導體集成電路裝置及其控制方法。
背景技術：
在近年來的半導體裝置中，為了使市場不良的追蹤調查變得可靠，通過非易失性設備將芯片固有的各種各樣的產(chǎn)品信息(生產(chǎn)廠家、生產(chǎn)批號、晶片編號、芯片編號等)存儲到該設備內部，從而能夠從外部以打包的狀態(tài)讀出所述信息。
作為以往的技術，利用圖10來說明專利文獻1所公開的技術。輸入到時鐘用焊盤(pad)Pc中的脈沖信號經(jīng)由緩沖電路IBc通過二進制計數(shù)器24進行計數(shù)，從該二進制計數(shù)器24輸出對脈沖信號進行計數(shù)而得的二進制數(shù)據(jù)。比較判斷電路22將作為二進制計數(shù)器24的輸出的二進制數(shù)據(jù)和數(shù)據(jù)保存部21中所存儲的數(shù)據(jù)進行比較，當兩者相一致時經(jīng)由判斷結果輸出電路23向焊盤P0輸出該相一致的判斷結果。輸出方法為通過使電流流向焊盤P0來輸出比較判斷電路22的判斷結果(一致)的方法。
二進制計數(shù)器24是并聯(lián)地連接多個單元電路(圖中未示出)而構成的。且所設置的單元電路的數(shù)目與數(shù)據(jù)保存部21中存儲的芯片固有數(shù)據(jù)的位數(shù)相對應。例如，當將批號、晶片編號及芯片編碼等各個信息作為十位固有數(shù)據(jù)進行存儲時，二進制計數(shù)器24由十個單元電路串聯(lián)連接而構成。
這里所謂的焊盤，是指作為半導體集成電路裝置與外部之間的接口的外部端子。
另外，在先技術文獻如下所示。
專利文獻1日本專利文獻特開2000-315772號公報在近年來的多芯片封裝(Multi Chip Package，以下記為MCP)或系統(tǒng)封裝(System In Package，以下記為SIP)中，在一個封裝中安裝多個芯片，而另一方面要求極力減少封裝的外部端子數(shù)。但是在圖10所示的現(xiàn)有技術中，作為信息讀出專用焊盤，每個芯片需要時鐘用焊盤Pc和輸出用焊盤P0這兩個焊盤。從而，如果從封裝內的各個芯片的焊盤向每個封裝的外部端子連接兩個端子，則封裝的總端子數(shù)增加，并會導致封裝尺寸增大或成本上升的問題。
并且在圖10中，二進制計數(shù)器24是將與數(shù)據(jù)保存部21中存儲的數(shù)據(jù)位數(shù)相應的數(shù)目的單元電路串聯(lián)連接而構成的。因而如果芯片固有數(shù)據(jù)的信息量增加且數(shù)據(jù)位數(shù)增加，則會導致二進制計數(shù)電路的尺寸變大，芯片尺寸增大的問題。
發(fā)明內容
本發(fā)明是用于解決所述以往技術中的至少一個問題的，其目的在于，提供一種半導體集成電路裝置及其控制方法，使得可抑制封裝的總端子數(shù)的增加并可在封裝狀態(tài)下讀出安裝芯片的內部的芯片固有信息，并且使得在芯片固有信息讀出中所必需的電路的面積與以往相比得到削減。
在用于達成所述目的的本發(fā)明的半導體集成電路裝置中，除了進行通常操作的通常操作模式之外，還具有用于讀出芯片固有信息的信息讀出模式。這里的所謂通常的操作，例如為信息讀出時訪問操作、寫入時訪問操作、刷新操作等。所謂芯片固有信息，是指通過數(shù)據(jù)保存部而存儲到芯片內部的、芯片固有的產(chǎn)品信息等。
計數(shù)器部或者計數(shù)器操作步驟對從外部端子輸入的脈沖信號進行計數(shù)。數(shù)據(jù)保存部存儲芯片固有信息。比較判斷部或者比較判斷步驟對數(shù)據(jù)保存部中存儲的芯片固有信息與所述計數(shù)器部的輸出進行比較，并判斷是否相一致。將一致判斷結果從外部端子輸出。
另外，輸入所述脈沖信號的外部端子和輸出所述芯片固有信息的外部端子相同。
由此，雖然在以往例子中需要用于脈沖信號輸入和用于芯片固有信息輸出的兩個外部端子，但在本發(fā)明的半導體集成電路裝置中由于能用一個外部端子來進行芯片固有信息的讀出，因而可進行外部端子數(shù)量的削減。
此外，在本發(fā)明的半導體集成電路裝置中，通常操作模式時輸出所需信號的外部端子和信息讀出模式時讀出芯片固有信息的外部端子是共用的。即，按照信息讀出模式，在通常模式下的用于信號的輸入輸出的外部端子作為芯片固有信息讀出用的外部端子來使用。從而能夠進行脈沖信號從所述外部端子向信號計數(shù)器部的輸入以及芯片固有信息的讀出這兩個操作。
由此，不必配置芯片固有信息的讀出所專用的外部端子。從而能夠削減外部端子數(shù)量。
此外，在本發(fā)明的半導體集成電路裝置中，對在芯片固有信息的讀出中所用的外部端子使用電源端子。另外，對于在讀出中所用的電源端子，使用第一電源端子，其中所述第一電源端子關于信息讀出模式，向為讀出固有信息所不需要的電路部提供電源。這里所謂為讀出芯片固有信息所不需要的電路部，至少為數(shù)據(jù)保存部、計數(shù)器部、比較判斷部之外的電路部。此外，第二電源端子為向數(shù)據(jù)保存部、計數(shù)器部、比較判斷部提供電源的端子，是與第一電源端子不同的電源端子。
由此，在通常操作模式時提供所需的電源的外部端子和在信息讀出模式時讀出芯片固有信息的外部端子是共用的。
第一判斷結果輸出部或者第一判斷結果輸出步驟具有連接外部端子與預定電位的開關部。預定電位是與輸入到外部端子的脈沖信號的電位不相同的電位。此外，在第一判斷結果輸出部中配有結果鎖存部，鎖存來自比較判斷部的一致判斷結果。第一判斷結果輸出部或者第一判斷結果輸出步驟按照比較判斷部的一致判斷結果，使通知電流流向外部端子。
由此，雖然在以往例子中需要用于脈沖信號輸入和用于芯片固有信息輸出這兩個外部端子，但在本發(fā)明的半導體集成電路裝置中，即使在輸入作為二進制信號的脈沖信號的期間內，也可以與脈沖信號重疊地使通知電流流過。由此，通過不同于脈沖信號的供應而檢測電流，可以使用一個外部端子來進行脈沖信號輸入和由通知電流進行的芯片固有信息的輸出這兩者，從而可以削減外部端子數(shù)。
此外，如果將一致判斷結果鎖存到結果鎖存部中，則只要從比較判斷部獲得一致判斷結果，其后即可使通知電流持續(xù)流向外部端子，因而通知電流的檢測可靠并且容易。
在本發(fā)明的半導體集成電路裝置中，輸入輸出切換部或者輸入輸出切換步驟按照計數(shù)器部進行的預定計數(shù)值的計數(shù)結束，將外部端子從脈沖信號的輸入端子切換到所述芯片固有信息的輸出端子。
信號輸入期間是指從外部端子向計數(shù)器部輸入脈沖信號的期間，信號輸出期間是指將芯片固有信息向外部端子輸出的期間。
信息鎖存部對通過比較判斷部進行了一致判斷的芯片固有信息進行鎖存。并按照來自輸入輸出切換部的切換信號，輸出在信息鎖存部中鎖存的芯片固有信息。
內部振蕩器按照切換信號激活而建立時鐘信號。計數(shù)部對來自內部發(fā)送器的時鐘信號進行計數(shù)。輸出控制部將信息鎖存部中存儲的芯片固有信息和計數(shù)部的輸出進行比較，并判斷是否相一致。第二判斷結果輸出部或者第二判斷結果輸出步驟按照來自輸入輸出切換部的切換信號，從外部端子輸出芯片固有信息。
即，一個外部端子分成信號輸入期間與信號輸出期間來進行控制，將按照信號輸入期間內輸入的脈沖信號進行確認的芯片固有信息存儲到信息鎖存部，在信號輸出期間內，將按照存儲的鎖存固有信息的時鐘數(shù)的時鐘信號輸出到外部端子。
由此，第一、由于分成信號輸入期間與信號輸出期間來進行控制，因而具有輸入信號與輸出信號不會沖突，芯片固有信息的讀出更加可靠的優(yōu)點。第二、由于是電壓輸出因而具有電流消耗低的優(yōu)點。
在本發(fā)明的半導體集成電路裝置中，輸出控制部按照來自輸入輸出切換部的切換信號，依次選擇信息鎖存部中的各數(shù)位位置。
并且在輸出控制部中包括開始標記部，用于在作為芯片固有信息的計數(shù)值的輸出之前生成開始標記；以及結束標記部，用于在計數(shù)值的輸出結束后生成結束標記。輸出控制部從低位數(shù)位或者高位數(shù)位起依次進行比較判斷，并輸出結果。
這里所謂的開始標記，是指用于表示開始向外部端子輸出的信號，是一個時鐘的量的高電平的輸出。此外，所謂結束標記是指用于表示結束向外部端子輸出的信號，是一個時鐘的量的高電平的輸出。
另外，在信息鎖存部中鎖存的、作為芯片固有信息的計數(shù)值被輸出到外部端子中。此時，在輸出的開始和結束時，建立開始標記信號及結束標記信號。
由此，由于芯片固有信息作為二進制數(shù)列而輸出到外部端子，因而即使在處理數(shù)據(jù)的位數(shù)增加，并且輸出與芯片固有信息相等數(shù)目的時鐘信號要花費大量時間的情況下，也能夠迅速且正確地進行數(shù)據(jù)的讀出，并且處理很容易。此外，由于建立了表示芯片固有信息的輸出開始的開始標記信號，以及表示其結束的結束標記信號，因而數(shù)據(jù)讀出位置被確保了。
功能電路是需要來自計數(shù)器部的輸入或者向計數(shù)器部的輸出中的至少一個的電路，例如為控制刷新操作的電路或者控制突發(fā)(burst)操作的電路等。選擇器部對所述計數(shù)器部的輸入輸出信號進行切換。模式信號是用于選擇器部的切換操作的信號。
在半導體集成電路裝置的通常操作模式中，計數(shù)器部與功能電路相連。此外，在信息讀出模式中，計數(shù)器部的輸入連接到外部端子上，計數(shù)器部的輸出連接到比較判斷部上。從而計數(shù)器部在至少一個以上的功能電路和外部端子或者比較判斷部中的任一個之間被共用。
由此，由于可以在功能電路與比較判斷部之間共用計數(shù)器部，因而不必配置在芯片固有信息的讀出中所專用的計數(shù)器部，從而可以抑制芯片面積的增大。
圖1是表示第一實施方式的半導體集成電路裝置的結構的電路圖；圖2是第一實施方式的半導體集成電路裝置的時序圖；圖3是表示第二實施方式的半導體集成電路裝置的結構的框圖；圖4是表示第三實施方式的半導體集成電路裝置的結構的框圖；
圖5是表示第三實施方式的半導體集成電路裝置的結構的電路圖；圖6是第三實施方式的半導體集成電路裝置的時序圖；圖7是表示第四實施方式的半導體集成電路裝置的結構的電路圖；圖8是第四實施方式的半導體集成電路裝置的時序圖；圖9是表示第五實施方式的半導體集成電路裝置的結構的框圖；圖10是表示現(xiàn)有技術的半導體集成電路裝置的結構的框圖。
具體實施例方式
以下，根據(jù)圖1至圖9，參照附圖詳細說明對本發(fā)明的半導體集成電路裝置及其控制方法具體化了的實施方式。
利用圖1、圖2來說明第一實施方式。圖1是本發(fā)明中的半導體集成電路裝置的結構示意圖，圖2是時序圖。圖1的電路由焊盤101、輸入緩沖器102、二進制計數(shù)器103、比較判斷電路104、數(shù)據(jù)保存電路105、判斷結果輸出電路106構成。且數(shù)據(jù)保存電路105中所保存的數(shù)據(jù)為四位數(shù)據(jù)。這里的所謂判斷結果輸出電路106，是第一判斷結果輸出部的一個例子。
在輸入緩沖器102的與非門119中，輸入來自焊盤101的輸入時鐘信號和數(shù)據(jù)讀出使能信號Φen，將與非門119的反相輸出作為輸入信號Φin輸入到二進制計數(shù)器103。二進制計數(shù)器103由四個JK觸發(fā)器107至110的串聯(lián)連接而構成，在觸發(fā)器107的時鐘輸入端子CP中輸入緩沖器102的輸出信號Φin。
信息讀出模式切換信號Φtest被輸入二進制計數(shù)器103的非門125，反相的輸出被輸入到JK觸發(fā)器107至110的輸入使能信號端子Rd中。從二進制計數(shù)器103輸出的信號Φc1至Φc4被輸入到比較判斷電路104的各異或門126至129。
數(shù)據(jù)保存電路105內的節(jié)點N1至N4經(jīng)由各個熔絲111至118而連接到電源電壓Vcc及接地電壓Vss上。從比較判斷電路104，將二進制計數(shù)器103的輸出信號Φc1至Φc4以及數(shù)據(jù)保存電路105的輸出信號Φf1至Φf4在異或運算之后進行反相，作為判斷比較電路輸出信號Φe1至Φe4而輸出。判斷比較電路輸出信號Φe1至Φe4被輸入判斷結果輸出電路106內的與非門121，在非門122中輸入信息讀出模式切換信號Φtest。兩者的輸出被輸入或非門123，或非門123的輸出、即輸出控制信號Φout被輸入NMOS晶體管124的柵極。晶體管124的漏極端子被連接到信息輸出路徑138，源極端子被連接到信息輸出路徑電壓Vn的供應線。
數(shù)據(jù)保存電路105的各節(jié)點N1至N4呈如下構造，即按照要存儲的數(shù)據(jù)，切斷連接在電源電壓Vcc或接地電壓Vss上的熔絲中的一個來保存信息。
即，在節(jié)點N1上，連接在電源電壓Vcc上的熔絲111被切斷而變?yōu)榉菍ǎB接在接地電壓Vss上的熔絲112導通，因而數(shù)據(jù)保存部105的輸出信號Φf1為低電平。相反在節(jié)點N2上，連接在電源電壓Vcc上的熔絲113導通，連接在接地電壓Vss上的熔絲114被切斷而變?yōu)榉菍ǎ蚨鴶?shù)據(jù)保存部105的輸出信號Φf2為高電平。以下相同，在節(jié)點N3或N4中也保存信息，發(fā)出輸出信號Φf3至Φf4。
使用圖2的時序圖來說明操作。如果信息讀出模式切換信號Φtest為高電平，則從通常操作模式切換到用于芯片固有信息的讀出的模式。這里的所謂通常操作模式，是進行例如信息的讀出訪問操作、寫入訪問操作、刷新操作等的模式。
如果在二進制計數(shù)器103的非門125中輸入高電平的信息讀出模式切換信號Φtest，則低電平的反相輸出信號被輸入觸發(fā)器107至110的輸入使能信號端子Rd，各觸發(fā)器將二進制計數(shù)器103的從輸出信號Φc1到Φc4為止的數(shù)值全部重置為低電平，并變?yōu)榈却斎霠顟B(tài)。
此外，在觸發(fā)器107至110的J及K端子上一直輸入高電平的信號，各觸發(fā)器在輸入信號的每個下降沿的時刻進行變換高電平與低電平的輸入的反復(toggle)操作。
在焊盤101上輸入時鐘信號后，從輸入緩沖器102將輸入信號Φin輸出，與信號Φin的下降沿的時刻相一致地使二進制計數(shù)器103進行計數(shù)操作。
在比較判斷電路104的異或門126中，輸入二進制計數(shù)器103的輸出信號Φc1和數(shù)據(jù)保存電路105的輸出信號Φf1，只有當兩輸入相一致時從異或門126輸出低電平信號，將其反相信號作為判斷比較電路輸出信號Φe1輸入到判斷結果輸出電路106的與非門121中。以下，在判斷比較電路輸出信號Φe2至Φe4中也進行同樣的處理。
當二進制計數(shù)器103的輸出信號Φc1至Φc4的高、低電平的組合與數(shù)據(jù)保存電路105的輸出信號Φf1至Φf4的高、低電平的組合全部一致時，輸入到判斷結果輸出電路106的與非門121的判斷比較電路輸出信號Φe1至Φe4全部為高電平，其結果是與非門121的輸出為低電平。并且在信息讀出模式切換信號Φtest為高電平的過程中，非門122的輸出一直為低電平。因此，當二進制計數(shù)器103與數(shù)據(jù)保存電路105之間的二進制數(shù)據(jù)的值相一致時，或非門123的輸出、即輸出控制信號Φout為高電平，NMOS晶體管124為導通狀態(tài)。從而從焊盤101到信息輸出路徑電壓Vn的信息輸出路徑138得以建立，在焊盤101上產(chǎn)生泄漏電流Ileak。
作為示例，對下述情形進行說明在數(shù)據(jù)保存電路105的節(jié)點N1至N4上保存“0(低電平)、1(高電平)、1、0”，時鐘信號向焊盤101的輸入在電源電壓Vcc-接地電壓Vss之間進行，信息輸出路徑電壓Vn為1/2Vcc，將Vcc用作輸出控制信號Φout為高電平時的電壓。
在圖2中，在輸入信號Φin第六個周期的下降沿的時刻，二進制計數(shù)器輸出信號Φc1至Φc4為“0、1、1、0”的組合，與數(shù)據(jù)保存電路的輸出信號Φf1至Φf4的組合相一致。此時，比較判斷電路的輸出信號Φe1至Φe4全部為高電平，輸出控制信號Φout也為高電平(電源電壓Vcc)(圖中箭頭P1)。從而晶體管124導通，泄漏電流Ileak經(jīng)由信息輸出路徑138流向焊盤101(圖中箭頭P2)。
此時如圖2所示，在輸入信號Φin為高電平期間內，焊盤101的電壓為電源電壓Vcc，信息輸出路徑電壓Vn為1/2Vcc，所以，向泄漏電流Ileak的正方向(從焊盤101朝向信息輸出路徑電壓Vn的電源的方向)有泄漏電流流過。相反地，在輸入信號Φin為低電平期間內，焊盤101的電壓為接地電壓Vss，信息輸出路徑電壓Vn為1/2Vcc，所以，向泄漏電流Ileak的負方向有泄漏電流流過。
為了在輸入信號Φin的下降沿時刻輸出判斷結果，如果將向焊盤101輸入的信號Φin為低電平時的電壓設為Vin(min)，則Vin(min)的值與信息輸出路徑電壓Vn的值需要使用不同的值。這是為了確保晶體管124的源極漏極之間的電壓VDS。此外，與輸入信號為低電平時的電壓Vin(min)、信息輸出路徑電壓Vn中較低的那個電壓電平相比，將輸出控制信號Φout為高電平時的電壓設得大，超出的量是晶體管124的閾值電壓Vth以上。這是為了使晶體管124的導通、截止操作能夠進行。
另外，如果使信息輸出路徑電壓Vn的電壓電平為與輸入信號Φin的電壓電平不同的電壓電平，則可以在輸入信號Φin的高/低電平的至少一個期間內輸出泄漏電流Ileak。
如上所述，在第一實施方式中，在向焊盤101輸入時鐘信號后，在焊盤101上會產(chǎn)生泄漏電流，從而能夠從外部確認判斷結果。在以往的例子中需要時鐘信號輸入用焊盤和數(shù)據(jù)輸出用焊盤這兩個焊盤，但在第一實施方式中一個焊盤就可以了，因而可以省去連接在數(shù)據(jù)輸出用焊盤上的封裝的外部端子。特別是在將多個芯片安裝于一個封裝內的MCP或SIP中，能夠發(fā)揮該效果。
另外如圖2所示那樣，也可以僅僅在輸出控制信號Φout為高電平的輸入信號Φin的時鐘周期的期間，使晶體管124變?yōu)閷顟B(tài)，從而有泄漏電流Ileak(沒有鎖存)流過。此外，也可以將或非門123的輸出信號在圖中未示出的鎖存電路中進行鎖存，信號Φout一旦變?yōu)楦唠娖剑瑒t之后晶體管124一直為導通狀態(tài)，使得有泄漏電流Ileak(有鎖存)流過。并且焊盤101也不局限于時鐘信號輸入輸出用焊盤。
使用圖3對第二實施方式進行說明。在圖3中，輸入緩沖器102、二進制計數(shù)器103、比較判斷電路104、數(shù)據(jù)保存電路105、判斷結果輸出電路106都具有與第一實施方式相同的電路結構。與第一實施方式不同之處在于第一、使用電源焊盤作為信號的輸入輸出用焊盤。另外，第二、向電路102至106供應電源的電源焊盤和用于信號的輸入輸出的電源焊盤不相同。
在第二實施方式中，在信號的輸入輸出中使用了電源焊盤2(132)，各電路的電源使用了從電源焊盤1(131)提供的其他系統(tǒng)的電源。
在圖3中，在向電源焊盤2輸入時鐘信號后，與第一實施方式相同，當數(shù)據(jù)保存部105中保存的數(shù)據(jù)與二進制計數(shù)器103的數(shù)據(jù)相一致時，在信息輸出路徑138中有泄漏電流Ileak流過。由此可以從外部確認判斷結果。
在第二實施方式中，作為電路102至106的電源，不使用從用于時鐘信號的輸入輸出的電源焊盤2(132)提供的電源，而使用從電源焊盤1(131)提供的其他系統(tǒng)的電源。這是由于，如果向電源焊盤1(131)輸入時鐘信號，則各電路102至106無法穩(wěn)定工作的緣故。
作為示例，可以在電源焊盤1(131)上使用周邊電路電源，在電源焊盤2(132)上使用與信息讀出模式相關而不必用于讀出芯片固有信息的電路用的電源。作為電源焊盤2(132)的電源的例子，可舉出I/O用電源或延時鎖定環(huán)(DLL)電路、鎖相環(huán)(PLL)電路專用電源等。
并且由于電源焊盤1(131)在信息讀出模式中沒有來自外部端子的信號的輸入輸出，因而不必一定要連接在封裝的外部端子上。從而也可以連接在封裝內的其他電源供應線等上來提供電源。
當在SIP、MCP等，多個芯片被安裝于一個封裝內的情況下，也存在封裝的外部端子上只連接一個電源用焊盤的芯片。通常在SIP等中，想要減少外部端子數(shù)的情況下，會發(fā)生所述情形。
即使在這種情況下，如果至少電源焊盤2之類的電源焊盤被連接在封裝的外部端子上，則能夠通過一個電源焊盤來進行通常操作模式的電源供應、和信息讀出模式的芯片固有信息的讀出這兩種操作。從而不必配備芯片固有信息的讀出專用的外部端子，因而不會使封裝的總端子數(shù)增加，而可以對安裝在封裝上的所有芯片進行固有數(shù)據(jù)的讀出。
使用圖4至圖6來說明第三實施方式。在第三實施方式中，包括用于從信號輸入期間向信號輸出期間切換的輸入輸出切換部，其中所述信號輸入期間將脈沖信號從外部端子向計數(shù)器部輸入，信號輸出期間將芯片固有信息從外部端子輸出。并且在信號輸出期間內，與芯片固有信息相對應的時鐘數(shù)量的時鐘信號被輸出到外部端子。
第三實施方式的特征在于判斷結果輸出電路146。此外，焊盤101、輸入緩沖器102、二進制計數(shù)器103、比較判斷電路104、數(shù)據(jù)保存部105具有與第一實施方式相同的電路結構。這里所謂的判斷結果輸出電路146，是第二判斷結果輸出部的一個例子。此外，在圖5中示出了第三實施方式的判斷結果輸出電路146的具體內容，在圖6中示出了時序圖。
圖5的電路由取入信號生成部201、取入鎖存部202、輸入輸出切換部203、內部振蕩器204、分頻器205、輸出控制部206、輸出部207構成。并且在該電路中輸入信息讀出模式切換信號Φtest、二進制計數(shù)器輸出信號Φc1至Φc4、判斷比較電路輸出信號Φe1至Φe4。這里所謂分頻器，是對來自內部發(fā)送器的時鐘信號進行計數(shù)的計數(shù)部的一個例子。
在輸入高電平的信息讀出模式切換信號Φtest后，被非門240反相的低電平信號被輸入到分頻器205的JK觸發(fā)器208至211的輸入使能信號端子Rd、以及取入鎖存部202的或非門216至219中。其結果是，分頻器205的各觸發(fā)器的輸出信號Φd1至Φd4的值全部被重置為低電平。并且取入鎖存部202的或非門216至219和非門等效，鎖存電路L1至L4被激活。并且，分頻器205及取入鎖存部202變?yōu)榈却斎霠顟B(tài)。
參照圖6，對在數(shù)據(jù)保存電路105中保存有“0、1、1、0”的數(shù)據(jù)情形進行說明。在輸入信號Φin第六個周期的下降沿信號的時刻，當二進制計數(shù)器103與數(shù)據(jù)保存電路105的數(shù)據(jù)相一致時，向非門231輸入所有都是高電平的判斷比較電路輸出信號Φe1至Φe4(圖中區(qū)域A1)，取入信號生成部201輸出高電平脈沖的觸發(fā)信號Φt0(圖中箭頭S1)。
通過信號Φt0使得取入鎖存部202的晶體管212至215為導通狀態(tài)，將與數(shù)據(jù)保存電路105相一致的二進制計數(shù)器的輸出信號Φc1至Φc4的值“0、1、1、0”在鎖存電路L1至L4中進行鎖存。
被鎖存的數(shù)據(jù)經(jīng)由非門而被反相，作為取入部輸出信號Φr1至Φr4，將“0、1、1、0”的值輸入到輸出控制部206的異或門226至229。
當從輸入信號Φin起的第十六個周期的下降沿信號被發(fā)出后，信號輸入期間結束而轉為信號輸出期間。二進制計數(shù)器103的輸出信號的最高有效位、即信號Φc4的下降沿信號被輸入到輸入輸出切換部203中(圖中的箭頭S2)。
輸入輸出切換部203由JK觸發(fā)器構成，在J及K端子上一直輸入高電平的信號，進行反復操作。并且采取信息讀出模式時的JK觸發(fā)器的第一個輸出為低電平。并且，在信號Φc4的下降沿信號被輸入到輸入輸出切換部203中后，作為從信號輸入期間向信號輸出期間的轉移的標志，高電平的輸入輸出切換部輸出信號Φc5從輸入輸出切換部203被輸出(圖中的箭頭S2)。
內部振蕩器204在輸入了高電平的輸入輸出切換部輸出信號Φc5后，開始時鐘信號Φoclk的輸出(圖中的箭頭S3)。此外，當向輸出部207輸入高電平的信號Φc5后，晶體管220及223為導通狀態(tài)而成為可輸出狀態(tài)。在可輸出狀態(tài)的期間當中，向焊盤101輸出當與非門224的輸出信號Φoutx為高電平時接地電壓Vss的低電平信號，或者當信號Φoutx為低電平時接地電壓Vss的高電平信號。
此外，將時鐘信號Φoclk輸入到輸出部207的與非門224。在與非門224的另一個輸入端上，輸入在輸出控制部206的輸出級中配有的鎖存部2(225)的輸出、即輸出使能信號Φoe。輸出使能信號Φoe是用于控制輸出部207的輸出的信號。在輸出使能信號Φoe為高電平的期間內，向焊盤101輸出與時鐘信號Φoclk同步的信號。相反在輸出使能信號Φoe為低電平的期間內，始終向焊盤101輸出低電平信號。即，當輸出使能信號Φoe為高電平的時候，時鐘信號Φoclk為高電平期間內晶體管221導通，222為非導通，向焊盤101提供電源電壓Vcc，相反地在時鐘信號Φoclk為低電平期間內，晶體管221為非導通而222導通，向焊盤101提供接地電壓Vss。由此，在輸出使能信號Φoe為高電平的期間，向焊盤101輸出與時鐘信號Φoclk同步的輸出信號。
分頻器205由JK觸發(fā)器208至211構成，進行二進制計數(shù)器的操作。在第一級JK觸發(fā)器208的時鐘輸入端子CP上輸入時鐘信號Φoclk，各JK觸發(fā)器的輸出被輸入到下一級觸發(fā)器的時鐘輸入端子CP。并且JK觸發(fā)器的J及K端子上一直輸入高電平的信號，進行反復操作。
分頻器205根據(jù)時鐘信號Φoclk的下降沿信號來進行二進制計數(shù)器的操作，將作為四位計數(shù)值的分頻器輸出信號Φd1至Φd4輸出到輸出控制部206。
在輸出控制部206的異或門226至229的各自當中，輸入取入鎖存部輸出信號Φr1至Φr4以及分頻器輸出信號Φd1至Φd4。異或門226至229的輸出被輸入或非門230?；蚍情T230的輸出作為輸出結束信號Φend被輸入鎖存部2(225)中，來自鎖存部2(225)的輸出作為輸出使能信號Φoe被輸入到輸出部207的與非門224。
當使信息讀出模式切換信號Φtest為高電平，并將操作模式從通常操作模式切換到信息讀出模式后，輸入輸出切換部203的輸出信號Φc5被重置為低電平。并且信號Φc5被非門241反相為高電平，且被輸入到鎖存部2(225)的或非門242。因此，鎖存部2(225)的輸出、即輸出使能信號Φoe在從通常操作模式轉到信息讀出模式的一開始起維持著高電平。在輸出使能信號Φoe轉為高電平后，隨著輸入輸出切換部203的輸出信號Φc5變?yōu)楦唠娖讲⑻幱谛盘栞敵銎陂g，輸出部207變?yōu)榭奢敵鰯?shù)據(jù)期間。
然后，當取入鎖存部輸出信號Φr1至Φr4與分頻器205的分頻器輸出信號Φd1至Φd4的四位數(shù)據(jù)相一致時，異或門226至229的輸出全部變?yōu)榈碗娖?，從或非門203輸出高電平的輸出結束信號Φend。高電平的輸出結束信號Φend被輸入到鎖存部2(225)中后，作為其輸出的輸出使能信號Φoe轉變?yōu)榈碗娖?圖中的箭頭S4)。
在低電平的輸出使能信號Φoe被輸入到輸出部207的與非門224中后，與另一個時鐘信號Φoclk的輸入無關，與非門224的輸出一直維持在高電平，其結果是，焊盤101被持續(xù)連接到接地電壓Vss上，從而芯片固有信息的信號輸出結束。即，在輸出使能信號Φoe為低電平的期間內，輸出部207變?yōu)橥Ｖ馆敵鰯?shù)據(jù)狀態(tài)。
作為示例，對在取入鎖存部202中鎖存了“0、1、1、0”的數(shù)據(jù)的時候進行說明。
在圖6中，在二進制計數(shù)器輸出信號的高位數(shù)位、即信號Φc4的下降沿信號的時刻變?yōu)樾盘栞敵銎陂g(圖中的箭頭S2)。并且直到輸出使能信號Φoe轉為低電平為止都為信號輸出期間，與時鐘信號Φoclk同步的時鐘信號被輸出到焊盤101。即，由于二進制數(shù)據(jù)為“0、1、1、0”，因而換算成十進制的“6”次脈沖與時鐘信號Φoclk同步地被輸出到焊盤101中(圖中的A2)。并且當“6”次脈沖被輸出后，鎖存的二進制數(shù)列的數(shù)據(jù)和分頻器205的二進制計數(shù)器的二進制數(shù)列的數(shù)據(jù)一起變?yōu)椤?、1、1、0”而相一致，因而輸出使能信號Φoe成低電平(圖中的箭頭S4)，焊盤101被一直連接在接地電壓Vss上，信號輸出期間結束。
如上所述，第三實施方式是將一個焊盤的輸入輸出數(shù)據(jù)在信號輸入期間與信號輸出期間內分開進行控制的方式。將按照在信號輸入期間內輸入的時鐘信號而確定的芯片固有數(shù)據(jù)存儲到取入鎖存部202中，在信號輸出期間內輸出與存儲的數(shù)據(jù)相對應的時鐘數(shù)的時鐘信號。
即，將與芯片固有信息的位數(shù)相對應的時鐘信號輸入到焊盤101時，在所述時鐘信號的信號輸入期間結束后，鎖存到鎖存部202中的芯片固有信息作為脈沖信號被輸出到焊盤101中。此時，作為二進制數(shù)列而存儲的芯片固有數(shù)據(jù)作為時鐘信號的時鐘數(shù)被輸出到焊盤101。
由此，第一、由于分為信號輸入期間與信號輸出期間來進行控制，因而具有輸入信號與輸出信號不會沖突，芯片固有信息的讀出更加可靠的優(yōu)點。第二、由于不是電流輸出而是電壓輸出，因而具有消耗電流低的優(yōu)點。
此外，在第三實施方式中，如第二實施方式那樣，當焊盤101為電源焊盤時也可以同樣地進行實施。
使用圖7及圖8來說明第四實施方式。
在第四實施方式中，與第三實施方式相同，配有進行從信號輸入期間向信號輸出期間切換的輸入輸出切換部。并在信號輸出期間內，作為芯片固有信息的計數(shù)值被輸出到外部端子。此時，在輸出開始時和結束時建立開始標記信號及結束標記信號。
第四實施方式是在第三實施方式中僅對判斷結果輸出電路146進行了改變的實施方式。作為第四實施方式的特征的判斷結果輸出電路146的具體結構如圖7所示，時序圖如圖8所示。
圖7的電路由取入信號生成部201、取入鎖存部302、輸入輸出切換部203、內部振蕩器204、分頻器205、輸出控制部306、輸出部307構成。其中，取入鎖存部302、輸出控制部306、輸出部307這三個電路結構是第四實施方式的特征，其他電路的結構及操作與第三實施方式相同。
在第四實施方式中，輸出控制部306是進行譯碼操作的電路。對分頻器205的輸出信號Φd1至Φd4的每一個生成正相和反相的互補信號，并輸出到輸出控制部306的與非門312至317中。
從與非門312至315被反相并輸出的輸出控制部輸出信號Φt1至Φt4被輸入到取入鎖存部302的晶體管308至311中。在取入鎖存部302的鎖存電路L1至L4中，二進制計數(shù)器的輸出信號Φc1至Φc4被反相并被鎖存，其輸出信號、即取入鎖存部輸出信號Φro1至Φro4經(jīng)由信號線320被輸出到輸出部307中。
此外，從與非門316及317被反相并輸出的開始標記信號Φsf、結束標記信號Φef分別被輸入到輸出控制部306的NMOS晶體管318、319中。晶體管318及319的漏極端子與信號線320相連，源極端子接地而構成接地電壓Vss。
取入鎖存部302、輸出控制部306的開始部及結束部的輸出全部經(jīng)由信號線320，作為輸出控制信號Φout被輸出到輸出部307中。
輸出部307將輸出控制信號Φout及輸入輸出切換部輸出信號Φc5輸入。在高電平的信號Φc5被輸入后，輸出部307的晶體管220及223為導通狀態(tài)并為可輸出狀態(tài)。在可輸出狀態(tài)的期間內，當輸出控制信號Φout為高電平時向焊盤101輸出接地電壓Vss的低電平信號，當信號Φout為低電平時向焊盤101輸出電源電壓Vcc的高電平信號。
在圖8中，在輸入信號Φin的第十六周期的下降沿信號建立后，信號輸入期間結束并轉向信號輸出期間。由于信號輸入期間內的操作與第三實施方式相同，因而這里省去了說明。
按照二進制計數(shù)器103的輸出信號Φc4的下降沿信號，輸入輸出切換部輸出信號Φc5被反相為高電平，并且信號輸出期間開始(圖中的箭頭S6)。同時時鐘信號Φoclk開始產(chǎn)生(圖中的箭頭S7)。
輸出控制部306使開始部330的晶體管318、取入鎖存部302的晶體管308至311、以及結束部331的晶體管319依次變?yōu)閷顟B(tài)，然后進行信號的取出操作。
在轉為信號輸出期間的階段，來自分頻器205的輸出信號Φd1至Φd4為“0、0、0、0”而全部處于低電平(圖中的箭頭S8)，此時開始部的與非門316的輸入全部為高電平。并且與非門316的反相輸出作為高電平的開始標記信號Φsf而被輸入到晶體管318的柵極中(圖中的箭頭S9)。輸入了高電平信號Φsf的晶體管318為導通狀態(tài)，接地電壓Vss的低電平信號經(jīng)由信號線320被輸入到輸出部307中。在低電平的輸出控制信號Φout被輸入到輸出部307后，晶體管221導通，晶體管222非導通，在焊盤101上輸出電源電壓Vcc的高電平信號(圖中的箭頭S10)。
如此，開始標記信號Φsf表示開始向焊盤輸出，因而是用于作為開始標記信號而向焊盤101輸出一個時鐘的量的高電平輸出的信號。
在下一個時鐘信號Φoclk的第一周期的下降沿信號的時刻，來自分頻器205的輸出信號Φd1至Φd4為“1、0、0、0”的組合，此時與非門312的輸入全部為高電平，被反相的高電平的輸出作為輸出控制部輸出信號Φt1而被輸入到晶體管308的柵極(圖中的箭頭S11)。取入鎖存部302的鎖存電路L1中鎖存有低電平的二進制計數(shù)器輸出信號Φc1，反相了信號Φc1的高電平的信號取入鎖存部輸出信號Φro1經(jīng)由信號線320被輸出到輸出部307中。其結果是，向焊盤101輸出接地電壓Vss的低電平的信號(圖中的箭頭S12)。
以下相同，在時鐘信號Φoclk的第二、第三、第四周期的下降沿信號的時刻，依次鎖存了輸出控制部輸出信號Φt2、Φt3、Φt4的信號作為鎖存部輸出信號Φro2、Φro3、Φro4而被輸出。
最后，在時鐘信號Φoclk的第五個周期的下降沿信號處，結束部的與非門317的被反相的輸出、即結束標記信號Φef為高電平，晶體管319變?yōu)閷?。并且接地電壓Vss的低電平的結束標記信號Φef經(jīng)由信號線320被輸入到輸出部307，電源電壓Vcc的高電平的信號被輸入到焊盤101。如此，結束標記信號Φef表示向焊盤的輸出結束，因而是用于作為結束標記信號而向焊盤101輸出一個時鐘的量的高電平輸出的信號。
如上所述，第四實施方式的發(fā)明與第三實施方式相同，在時鐘信號被輸入到焊盤101后，將芯片固有信息作為脈沖信號向焊盤101輸出，但其特征在于，此時芯片固有信息作為二進制數(shù)列而被輸出到焊盤101中。即使在處理數(shù)據(jù)的位數(shù)增加，并且輸出與存儲的數(shù)據(jù)相對應的時鐘數(shù)的時鐘信號會花費大量時間的情況下，如果輸出是以二進制數(shù)列進行的，則可以迅速且正確地進行數(shù)據(jù)的讀出，并且處理容易。此外，在向焊盤101輸出芯片固有信息時，由于建立了表示信號輸出期間開始的開始標記、以及表示其結束的結束標記，因而確保了數(shù)據(jù)讀出的可靠性。
并且第四實施方式如第二實施方式那樣，在焊盤101為電源焊盤時也可以同樣地進行實施。
使用圖9的框圖來說明第五實施方式。在圖9中，焊盤101、輸入緩沖器102、二進制計數(shù)器103、比較判斷電路104、數(shù)據(jù)保存部105的電路結構及操作與第一至第四實施方式相同。此外，還包括刷新操作控制電路407、選擇器421及422。信息讀出模式切換信號Φtest被輸入到設在二進制計數(shù)器103的輸入輸出部分的選擇器421及422中。在選擇器中設有切換開關411至420。在判斷結果輸出電路406中，例如可以使用在第一至第四實施方式中用到的判斷結果輸出電路。
對信息讀出模式切換信號Φtest為低電平的時候進行說明。此時，電路整體為通常操作模式，二進制計數(shù)器103用于刷新操作控制電路407的操作。即，信號Φtest為低電平時，切換開關412導通，切換開關411為非導通，因而輸入到二進制計數(shù)器103的信號選擇的是刷新操作控制電路407的輸出信號Φosc。同時切換開關414、416、418、420導通，413、415、417、419為非導通，因而自刷新電路輸入信號Φs1至Φs4被選為從二進制計數(shù)器輸出的計數(shù)器信號，被輸入到刷新操作控制電路407中。
相反地，信息讀出模式切換信號Φtest為高電平時，為信息讀出模式，二進制計數(shù)器103用于與數(shù)據(jù)保存部105中保存的數(shù)據(jù)進行比較。即切換開關412為非導通，切換開關411為導通，因而從輸入緩沖器102輸入的輸入信號Φin被選擇作為向二進制計數(shù)器103輸入的信號。并且由于切換開關414、416、418、420為非導通，413、415、417、419為導通，因而從二進制計數(shù)器103輸出的信號選擇Φc1至Φc4并被輸入到比較判斷電路104中。
如上所述，在第五實施方式中，通過設置選擇器421、422，可以在刷新操作控制電路407與比較判斷電路104之間共同使用二進制計數(shù)器電路103。即，在半導體集成電路裝置的通常操作模式下，二進制計數(shù)器電路103的輸入輸出被連接到刷新操作控制電路407上。而在信息讀出模式下，二進制計數(shù)器電路103的輸入與輸入緩沖器102相連，輸出與比較判斷電路104相連。
由此，不必配置芯片固有信息的讀出所專用的二進制計數(shù)器電路，從而可以抑制芯片面積的增大。二進制計數(shù)器103由于配有與數(shù)據(jù)保存部中保存的數(shù)據(jù)的位數(shù)相同數(shù)目的觸發(fā)器電路，因而特別具有內部數(shù)據(jù)的位數(shù)越大則芯片面積越大的問題。但是，如果使用第五實施方式的發(fā)明，則可以在刷新操作控制電路407和比較判斷電路104之間共同使用二進制計數(shù)器103，因而在芯片固有數(shù)據(jù)的位數(shù)很大的情況下也可以抑制芯片面積的增大。
此外，在與比較判斷電路104之間共同使用二進制計數(shù)器103的電路并不僅限于刷新操作控制電路。例如在半導體存儲裝置中具有突發(fā)操作控制電路。
另外在第五實施方式中，時鐘信號輸入與判斷結果輸出使用了同一焊盤101，但顯然也可以使用不同的焊盤。此外，對于從判斷結果輸出電路406輸出的信號來說，可以是如第一及第二實施方式中所示那樣，在輸入時鐘信號與芯片固有信息相一致時在焊盤101中流過電流的方式，也可以是如第三及第四實施方式中所示那樣，在信號輸出期間內，將鎖存部中鎖存的芯片固有信息作為脈沖信號向焊盤輸出的方式。
此外，本發(fā)明并不僅限于所述實施方式，在不脫離本發(fā)明主旨的范圍內顯然可以進行各種改進、變化。芯片固有信息的輸入輸出用焊盤的使用方法、芯片固有信息的輸出方法、二進制電路的共享方法分別適當?shù)剡M行組合顯然也可以。
工業(yè)實用性從以上說明可知，根據(jù)本發(fā)明，可以抑制封裝的總端子數(shù)的增加并讀出以封裝狀態(tài)安裝的芯片的內部的芯片固有信息。并且與以往相比可以削減在芯片固有信息讀出中所需要的電路面積，抑制芯片面積的增大。
權利要求
1.一種半導體集成電路裝置，其配有存儲芯片固有信息的數(shù)據(jù)保存部，除了通常操作模式之外，還具有讀出所述芯片固有信息的信息讀出模式，所述半導體集成電路裝置的特征在于，包括計數(shù)器部，用于在所述信息讀出模式中，對從外部端子輸入的脈沖信號進行計數(shù)；和比較判斷部，用于對所述數(shù)據(jù)保存部中存儲的所述芯片固有信息和所述計數(shù)器部的輸出進行比較，并判斷是否一致；并且，將所述比較判斷部的一致判斷結果從所述外部端子輸出。
2.如權利要求1所述的半導體集成電路裝置，其特征在于，包括第一判斷結果輸出部，其響應于所述比較判斷部的一致判斷結果，使通知電流流向所述外部端子。
3.如權利要求2所述的半導體集成電路裝置，其特征在于，所述第一判斷結果輸出部包括連接所述外部端子與預定電位的開關部。
4.如權利要求3所述的半導體集成電路裝置，其特征在于，所述預定電位是與輸入到所述外部端子的脈沖信號的電位不相同的電位。
5.如權利要求2或3中任一項所述的半導體集成電路裝置，其特征在于，所述第一判斷結果輸出部包括對來自所述比較判斷部的一致判斷結果進行鎖存的結果鎖存部。
6.如權利要求1所述的半導體集成電路裝置，其特征在于，包括輸入輸出切換部，響應于所述計數(shù)器部的預定計數(shù)值的計數(shù)結束，將所述外部端子從脈沖信號的輸入端子切換到所述芯片固有信息的輸出端子。
7.如權利要求6所述的半導體集成電路裝置，其特征在于，包括信息鎖存部，對由所述比較判斷部進行了一致判斷的所述芯片固有信息進行鎖存；并且，響應于來自輸入輸出切換部的切換信號，輸出在所述信息鎖存部中鎖存的所述芯片固有信息。
8.如權利要求7所述的半導體集成電路裝置，其特征在于，包括內部振蕩器，其響應于所述切換信號而激活；計數(shù)部，對來自所述內部發(fā)送器的時鐘信號進行計數(shù)；輸出控制部，將所述信息鎖存部中存儲的所述芯片固有信息與所述計數(shù)部的輸出進行比較，并判斷是否一致；并且，在直到由所述輸出控制部進行了一致判斷為止的期間，輸出所述時鐘信號。
9.如權利要求6所述的半導體集成電路裝置，其特征在于，包括輸出控制部，響應于來自所述輸入輸出切換部的切換信號，依次選擇所述信息鎖存部中的各數(shù)位位置。
10.如權利要求9所述的半導體集成電路裝置，其特征在于，所述輸出控制部包括開始標記部，在所述信息鎖存部中的各數(shù)位位置的選擇之前，生成開始標記。
11.如權利要求9所述的半導體集成電路裝置，其特征在于，所述輸出控制部包括結束標記部，在所述信息鎖存部中的各數(shù)位位置的選擇結束之后，生成結束標記。
12.如權利要求9所述的半導體集成電路裝置，其特征在于，所述輸出控制部從低位數(shù)位位置或者高位數(shù)位位置開始進行依次選擇。
13.如權利要求1所述的半導體集成電路裝置，其特征在于，所述外部端子與在通常操作模式下輸入輸出信號的信號端子共同使用。
14.如權利要求1所述的半導體集成電路裝置，其特征在于，所述外部端子為電源端子。
15.如權利要求14所述的半導體集成電路裝置，其特征在于，所述電源端子為第一電源端子，其中所述第一電源端子關于信息讀出模式，向為讀出固有信息所不需要的電路部提供電源。
16.如權利要求15所述的半導體集成電路裝置，其特征在于，所述電源端子是與在所述信息讀出模式下為數(shù)據(jù)保存部、計數(shù)器部、比較判斷部提供電源的第二電源端子不相同的端子。
17.一種半導體集成電路裝置，其配有存儲芯片固有信息的數(shù)據(jù)保存部，除了通常操作模式之外，還具有讀出所述芯片固有信息的信息讀出模式，所述半導體集成電路裝置的特征在于，包括計數(shù)器部，對輸入的脈沖信號進行計數(shù)；比較判斷部，用于對所述數(shù)據(jù)保存部中存儲的所述芯片固有信息和所述計數(shù)器部的輸出進行比較，并判斷是否一致；和至少一個功能電路，其需要來自所述計數(shù)器部的輸入或者向所述計數(shù)器的輸出中的至少一個；其中，在所述通常操作模式下，將所述計數(shù)器部連接到所述功能電路上，在所述信息讀出模式下，將所述計數(shù)器部的輸入連接到外部端子上，將所述計數(shù)器部的輸出連接到所述比較判斷部上，從而，在至少一個以上的功能電路，和所述外部端子或者所述比較判斷部中的至少一個之間，共用所述計數(shù)器部。
18.如權利要求17所述的半導體集成電路裝置，其特征在于，包括切換所述計數(shù)器部的輸入輸出信號的選擇器部，所述計數(shù)器部的共用是通過所述選擇器部進行的。
19.如權利要求18所述的半導體集成電路裝置，其特征在于，所述選擇器部的切換操作是通過輸入模式信號來進行的，其中所述模式信號用于控制所述通常操作模式與所述信息讀出模式之間的切換。
20.如權利要求17所述的半導體集成電路裝置，其特征在于，所述功能電路是控制刷新操作的電路或者控制突發(fā)操作的電路。
21.一種半導體集成電路裝置的控制方法，所述方法除了通常的操作模式之外，還具有讀出預先存儲的芯片固有信息的信息讀出模式，其特征在于，包括計數(shù)操作步驟，在所述信息讀出模式下，對從外部端子輸入的脈沖信號進行計數(shù)；和比較判斷步驟，對所述芯片固有信息和所述計數(shù)操作的計數(shù)結果進行比較，并判斷是否一致；其中，還具有將所述比較判斷步驟的一致判斷結果從所述外部端子輸出的輸出步驟。
22.如權利要求21所述的半導體集成電路裝置的控制方法，其特征在于，包括第一判斷結果輸出步驟，響應于所述比較判斷步驟的一致判斷結果，使通知電流流向所述外部端子。
23.如權利要求21所述的半導體集成電路裝置的控制方法，其特征在于，包括輸入輸出切換步驟，響應于所述計數(shù)器部的預定計數(shù)值的計數(shù)結束，將所述外部端子從脈沖信號的輸入端子切換到所述芯片固有信息的輸出端子；和第二判斷結果輸出步驟，響應于來自所述輸入輸出切換步驟的切換信號，從所述外部端子輸出所述芯片固有信息。
全文摘要
本發(fā)明目的在于提供一種半導體集成電路裝置及其控制方法，使得可抑制封裝的總端子數(shù)的增加并可在封裝狀態(tài)下讀出安裝芯片的芯片固有信息，并且使芯片固有信息讀出所必需的電路的面積與以往相比得到削減。在本發(fā)明中，輸入脈沖信號外部端子與輸出芯片固有信息的外部端子使用的是同一端子。此外，在通常操作模式時提供所需電源的外部端子，和信息讀出模式時讀出芯片固有信息的外部端子是共用的。由此抑制了外部端子數(shù)的增加。此外，在功能電路與比較判斷部之間共用計數(shù)器部。由此，可以抑制芯片面積的增大。
文檔編號H01L27/04GK1689159SQ03824369
公開日2005年10月26日 申請日期2003年3月31日 優(yōu)先權日2003年3月31日
發(fā)明者加藤好治 申請人:富士通株式會社