專利名稱：帶橫向浮置分隔離條的多級存儲單元的制作方法
技術領域：
本發(fā)明涉及半導體集成存儲單元，尤其涉及多位電荷存儲晶體管。
(2)背景技術以前，非易失性存儲晶體管只存儲一個二進位。在EEPROM(電可擦除可編程只讀存儲器)晶體管中，此類電荷存儲發(fā)生在一個浮置的柵極上，故此類晶體管被稱為浮置柵極存儲器單元晶體管。為了在一個EEPROM晶體管里存儲兩個二進位，需要對這些晶體管的設計做某種修改。多位電荷存儲晶體管，包括非易失性多位晶體管已為人熟知。
在美國專利6,323,088中，Gonzalez等人提出用在一個控制柵下并排放置的兩個浮置柵極來形成一個多級存儲單元。該控制柵接到此二浮置柵極上方的一個字線，而有源表面下的源區(qū)和漏區(qū)連接到相應數(shù)位線上。通過適當控制施加在字線和數(shù)位線上的電壓和時序，可以從單個晶體管的兩個浮置柵中的每一個上獨立地存儲和讀取各自的電荷。使用兩個浮置柵允許通過分別控制存儲在兩個浮置柵極的每一個中的電荷來存儲兩個獨立的信息位。
在美國專利6,178,113中，Gonzalez等人還提出了另外一類多級存儲單元。同樣在控制柵極下面放置了一對浮置柵，其電極的連接一如前面提到的專利。然而，在這里，一個或者每個浮置柵與一個側絕緣體及緊鄰側絕緣體的相關聯(lián)摻雜區(qū)相關聯(lián)，與一個浮置柵跨越側絕緣體形成一電容。從而使該結構具有了并排容性結構的特性做成一單個EEPROM晶體管但確有多級存儲。
雖然上述結構對現(xiàn)有技術水平有重要的貢獻，但是對于嵌入式存儲應用而言仍需要更為緊湊的結構。在嵌入式存儲器中，電路板可能會有一個主要的功能，諸如處理器功能或者通訊功能。此類電路板常常包含控制運行或存儲數(shù)據(jù)的微程序。理想的是提供單個有高密度存儲的芯片，而不是要依賴于多個彼此分開的存儲芯片。雖然使用多級存儲芯片會是一個解決方案，但這些芯片往往比常規(guī)的晶體管大，所以會失去這一方案的部分優(yōu)勢。本發(fā)明的一個目標是設計一種在尺寸上可與單位(single bit)非易失性存儲芯片相比的非易失性存儲多級存儲器晶體管，尤其是EEPROM。
(3)發(fā)明內容上述目標是用一種使用一對多晶硅浮置隔離條結構用于存儲兩個數(shù)據(jù)位非易失性晶體管來達到的。兩個隔離條分處在一單一中心導電柵極的兩邊，但是由厚度為10-50埃范圍的隧穿氧化物與導電柵隔開。隧穿氧化物也將浮置隔離條結構從表面下的源區(qū)和漏區(qū)分開。在這種安排中，隔離條本身表現(xiàn)為被連線成控制柵的單個中心柵的任何一側的主傳導電荷存儲浮置部。以這種方式，本發(fā)明的兩個二進位橫向電荷存儲部近似使用了和常規(guī)的使用氮化物或者氧化物隔離條的EEPROM單元相同的空間，同時不增加垂直尺寸。電荷籍對襯底和中心柵極二者的隧穿作用而存儲和隔離在浮置隔離條內。控制柵接線成一個字線，而表面下的源區(qū)和漏區(qū)是各連接到輔助晶體管上的數(shù)位線，該輔助晶體管控制狀態(tài)用于獨立地尋址存儲器單元的每一側。
(4)


圖1是在集成電路中使用本發(fā)明的多級非易失性存儲單元的集成電路上的存儲陣列的一部分的示意性圖。
圖2是圖1中所示的多級非易失性存儲單元的電氣原理圖。
圖3是圖2所示的多級非易失性存儲單元的側面剖視圖，是沿圖5的線3-3截取的在該單元的硅處理加工過程中構成的。
圖4是圖2中所示的多級非易失性存儲器單元的另外一個側面剖視圖，是沿圖5的線4-4截取的在該單元硅處理加工過程中構成的。
圖5是圖2中所示多級非易失性存儲器單元的頂視圖，是在存儲單元地的硅處理加工中構成的。
圖6-22是圖1所示并同時制造的一個存儲器單元和兩個輔助晶體管的硅處理加工步驟中的側面剖視圖。
(5)具體實施方式
參照圖1，一非易失性存儲器陣列11具有存儲器陣列縱列10和12，陣列縱列10的各自列柱線13和14一起構成一單一位線。類似的，列柱線15和16形成了陣列12的第二位線。在柱線13和14之間，設置了第一非易失性存儲晶體管33和第二非易失性存儲器晶體管43。在第二位線，在柱線15和16之間設置了第三和第四非易失性存儲晶體管35和45。還與第一位線相關聯(lián)的是在時序線29上的輔助低壓晶體管23和在時序線27上的輔助晶體管24。同樣的，和第二位線相關聯(lián)，輔助低電壓晶體管25和時序線29相關聯(lián)，輔助低壓晶體管26和時序線27相關聯(lián)。輔助晶體管的作用將在下面解釋。
參考圖2，可以看到非易失性存儲晶體管器件33具有一控制柵51、一襯底57、左右存儲點53和55。該晶體管器件還有一源電極61和一漏電極63。
在圖3中，可以看到器件33構造于具有源和漏離子注入61和63的表面下有源區(qū)的硅襯底之上。控制柵51由一氧化物層56與襯底隔開。在靠近控制柵極51的相對橫向邊緣處，導電性多晶硅隔離條53和55以一種由一厚度大約25到70埃的非常薄的隧穿氧化物層把他們與控制柵51和襯底隔開的方式構建成。隔離條是直立式結構，頂部比較細，底部比較寬，剖視圖是一直角三角形的樣子，每個隔離條的頂部在靠近控制柵頂部的水平高度上。隧穿氧化物的厚度選擇成允許通過在控制柵51的恰當電位來使電子從表面下電極61和63隧穿進入浮置的多晶硅隔離條53和55。
不同于現(xiàn)有技術中控制柵在浮置柵頂上相對于相應襯底垂直排劣中，本發(fā)明的特征是橫向結構浮置區(qū)處于控制柵的側面并且在襯底有源區(qū)上方。該橫向結構使本發(fā)明的存儲器件具有和使用氮化物隔離條的副晶體管一樣的高度。這在生產制造和完成器件的可靠性方面具有優(yōu)勢。
每個隔離條可以獨立于另外一個隔離條來存儲電荷。這就可以獨立地存儲兩個二進位，產生四個狀態(tài)。如果隔離條標記為QL和QR，那么可以得到如下表所示的四個可行的數(shù)據(jù)狀態(tài)。
為標記數(shù)據(jù)狀態(tài)0，0，兩個隔離條都沒有電荷。為標記數(shù)據(jù)狀態(tài)1，0，左隔離條有標記為“-Q”的一定量的電荷，右隔離條沒有電荷。為標記數(shù)據(jù)狀態(tài)0，1，左隔離條QL沒有電荷，右隔離條QR有標記為“-Q”的一定量的電荷。為了標記數(shù)據(jù)狀態(tài)1，1，左右隔離條都有一定量“-Q”的數(shù)據(jù)電荷。
圖4的剖視圖示顯示了圖3的晶體管，其中柵極51由氧化物56隔開在襯底57上。參考圖5，有源區(qū)和襯底69用由長條71和73所指示的表面下?lián)诫s形成。在接下來的步驟中，進一步的摻雜會在長條71和73的有源區(qū)內形成源區(qū)和漏區(qū)?？梢钥吹剿泶┭趸镩L條81和83邊緣，其上方淀積了多晶硅隔離條長條75和77。工藝的最后一步是在單元91、93、96和97的每一個上淀積一多晶硅罩85。從圖5中可以看到，本發(fā)明中單元的構建可以用一條長條線性幾何圖案實現(xiàn)。形成有源區(qū)的長條71和73與其他所有的長條垂直。在完成各個器件時，移除了處于單元之間的多晶硅隔離條長條部分，但是這種移除在圖5中沒有示出，而是在下面描述。以下的附圖描述了逐步的自形成過程，重要步驟有圖解。中間掩模步驟沒有示出，但是可以從顯示的圖中推斷出來。在每個圖的左邊圖示了存儲單元的形成，而同時在每個圖的右邊圖示了輔助低電壓柵的形成。
參考圖6，分割線D把存儲單元的形成分在左邊、把輔助低電壓晶體管的形成分在右邊。圖6顯示了在左邊有一層柵氧化物56的襯底57。在分割線D的右邊，具有不同厚度氧化物58的晶體管放置在公共襯底57上。根據(jù)器件的類型，該氧化物可以薄點或者厚點。
在圖7中，一多晶硅層60淀積在氧化物區(qū)56和58上面。多晶硅層60會形成不同晶體管的多個柵。
在圖8中，圖7所示的多晶硅層已蝕刻以形成臺面結構。存儲單元區(qū)的臺面結構變成在前面所描述的一部分氧化物層56全高度以上的多晶硅控制柵62。與此同時，形成了低電壓晶體管的柵64和66。圖7中所示的多晶硅已經蝕刻掉以形成臺面結構。和臺面結構相鄰的氧化物已通過蝕刻去除了?？拷嗑Ч钖?2，一些殘留的氧化物殘存在區(qū)域68。
在圖9中，低電壓晶體管由一絕緣層72保護。該保護層可以是由四乙基正硅酸酯分解形成的TEOS掩膜。
在圖10中，殘留的氧化物已去除，在多晶硅柵極62上淀積了一層新的隧穿氧化物薄層74。通常，該隧道氧化物層的厚度范圍通常為25-70埃。薄氧化物層可以淀積在TEOS掩模72上，但是在低壓區(qū)是無關緊要的。
圖11中，在隧穿氧化物層74上淀積一多晶硅層82，在TEOS層72上也淀積了。砷被注入多晶層82以通過蝕刻掉多晶硅調整在圖12中形成的隔離條的導電性能。
圖12中，圖11中的多晶硅層已被蝕刻以形成在多晶硅柵62兩邊但卻由隧穿氧化物層74與柵隔開的隔離條91和93。多晶硅隔離條91和93具有常規(guī)絕緣隔離條的形狀和尺寸。然而，多晶硅隔離條91和93是導電性，用以通過薄氧化物層從襯底隧穿到隔離條來存儲電荷。向上延伸的薄氧化物層允許控制柵極62通過下面介紹的一種方式基于施加在襯底電極上的時序信號來分別地向多晶硅隔離條91和93傳送控制信號。
通過從晶圓上去除大部分的多晶硅，絕緣的TEOS層72暴露在有不同氧化物厚度的晶體管之上。如圖13所示，該TEOS層被蝕刻掉，與此同時，使用在包括多個隔離條91和93以及控制柵62在內的存儲單元上延伸的氮化物層95來保護存儲單元。
在圖14中，絕緣氮化物層95被去除并由厚氧化物層97取代。氧化物層的厚度大約為1500埃，在低電壓晶體管多柵上延伸。
在圖15中，除了包括多隔離條91和93在內的臺面結構區(qū)上方之外的氧化物被去除。在隔離條每一邊進行離子注入，形成在相應多隔離條91和93外側一點點或者稍下面一點點的N型物質輕摻雜的表面下源和漏區(qū)101和103。在臺面結構64兩邊外側一點點處形成類似的區(qū)。P型離子被注入臺面結構66的任一側，與在臺面結構64任意一側的表面下區(qū)的導電類型相反。這使得低壓P-和N-型晶體管得以形成。在圖16中，一個新的氮化物層109淀積在所有的晶體管上。
在圖17中，可以看到，氮化物在低電壓晶體管區(qū)域被蝕刻去除，留下了在臺面結構64-一多柵-相對兩側的氮化物隔離條111和115。同樣的，氮化物隔離條117和119在臺面結構66-另一多柵-的兩邊。至此，完全形成了帶源和漏電極的低電壓晶體管。源和漏是襯底上的離子注入?yún)^(qū)，而每個晶體管的柵是在襯底之上的多晶硅臺面結構。氮化物109保留在多柵62和多隔離條91和93的上方。
在圖18中，可以看到，多晶硅隔離條91是一個由垂直延伸的隧道氧化物與多柵極62絕緣且由水平延伸的隧道氧化物與襯底57絕緣的浮置隔離條。單獨氧化物層104把多隔離條91與氮化物層109隔開。摻雜的表面下區(qū)101-一源區(qū)-可以將電子經過隧道氧化物傳送到保存電荷的浮置隔離條91上，由施加在柵62上的適當電壓電位操控浮置隔離條上的電荷。為了給浮置隔離條放電，在多柵62上采取一反向電壓，這促使電子隧穿回到源101。施加在源和漏區(qū)101和103的時序信號決定隔離條91和93是哪一個要讀取的或者寫入的。
在圖19中，一個絕緣TEOS層121淀積在晶圓上，但從存儲區(qū)域蝕刻掉，而TEOS層留在低電壓晶體管上。
圖20中，一個厚的氮化物層123淀積在包括TEOS層121和在存儲單元區(qū)域的氮化物層109在內的整個晶圓上。以柵極62為中心，在氮化物層中切出開口125。
在圖21中，可以看到，氮化物層123被去除了，取而代之的是一填充了開口125的多晶硅層127，由此形成和多晶硅柵62相接觸的柵電極。一傳送到層127并傳送進開口125的供電電壓被轉移到柵極62，用于根據(jù)施加在源極101或者漏極103的電壓在多隔離條91和93上讀取或寫入電荷。多晶硅層也在低電壓區(qū)的TEOS層121上延伸。接下來，多晶硅在存儲單元區(qū)域內修整以至于它只存在于存儲單元上方。多晶硅和TEOS完全地從低電壓區(qū)去除，從而在襯底上方留下各自都帶氮化物隔離條140的柵64和66。低電壓晶體管完全形成了。類似地，由隧穿氧化物將多晶硅柵62與多隔離條91和93分開的存儲單元晶體管完全形成了。氧化物層在多隔離條91和93上延伸而部分氮化物層131和133層在多隔離條91和93上延伸。部分多層127和控制柵在區(qū)125相接觸，因此，字線電壓可以施加到控制柵上。如前面所述，數(shù)位線信號施加到多晶硅隔離條91和93上。
在運行中，參考圖1，通過在線27和27上的反相時鐘脈沖，允許偏置電壓Vss和Vss沿線13和14交替施加在存儲單元的源極和漏極的電極上，而激活了低電壓晶體管23和24。與此同時，字線31施加一個編程或者讀取電壓Vpp沿線31到選擇晶體管33。整個陣列11以類似方式運行，以至于兩個位可以存儲在每個陣列晶體管33、35、43和45中。
權利要求
1.一種帶橫向電荷存儲區(qū)的多級非易失性存儲晶體管，它包括半導體襯底，具有有源區(qū)，在所述有源區(qū)中有相隔開的源區(qū)和漏區(qū)；第一絕緣層，設置在所述源和漏區(qū)之間的襯底之上；導電性控制柵，設置在所述第一絕緣層上并且具有相對的側壁；一對導電性直立式隔離條，位于控制柵相對的兩側上，鄰近所述側壁但是由隧道氧化物將其與側壁及襯底分隔開，在襯底中的源區(qū)和漏區(qū)在所述控制柵的控制下經由隧道氧化物和其各自的隔離條處于電荷隧穿交換；第二絕緣層，覆蓋了所述控制柵極和隔離條，從而所述隔離條成為電氣浮置結構作為電荷存儲區(qū)；和導電性柵電極層，設置在所述第二絕緣層上并通過在所述第二絕緣層上的開口接觸所述控制柵，所述柵極電極層和一電壓源相關聯(lián)以向控制柵極提供有效控制在隔離條上寫入和讀取電荷的電平。
2.如權利要求1所述的存儲晶體管，其特征在于，所述源區(qū)和漏區(qū)通過各自的第一和第二低電壓MOS晶體管連接到電源上，所述第一和第二晶體管的柵極連接成接收反相時序信號，從而使所述第一和第二晶體管以相反的相導通，電源電壓首先施加到源極和漏極區(qū)域中的一個，然后加到另一個，由此隔離條中的每一個被獨立地寫入或者讀取。
3.如權利要求1所述的晶體管，其位于相同存儲晶體管陣列中，所述導電柵電極層形成出陣列的字線，所述源區(qū)和漏區(qū)連接到所述陣列的位線。
4.一種制作帶橫向電荷存儲區(qū)域的多級非易失性存儲晶體管的方法，它包括形成具有相對側壁并且由一第一絕緣層與半導體襯底分離開來的導電控制柵；形成一對導電性直立式隔離條，其鄰近所述控制柵相對的側壁并由隧穿氧化物與側壁及襯底分離開來；在襯底內鄰近各自的一對隔離條形成源區(qū)和漏區(qū)，該源區(qū)和漏區(qū)與所述隔離條處于電荷隧穿交換；用一第二絕緣層覆蓋所述控制柵和隔離條，從而使所述隔離條形成充當電荷存儲區(qū)的電氣浮置結構；和在所述第二絕緣層上形成一導電性柵電極層，并通過在所述第二絕緣層的開口接觸所述控制柵。
5.如權利要求4所述的方法，其特征在于，所述控制柵和隔離條由多晶硅組成。
6.如權利要求4所述的方法，進一步包括在形成所述存儲晶體管的導電柵電極層的同時形成低壓MOS晶體管的柵。
7.如權利要求4所述的方法，進一步包括以長條幾何形狀形成此類存儲晶體管的陣列，其中所述存儲晶體管的有源區(qū)域在成對的沿第一方向延伸的平行長條中形成，且所述存儲晶體管的所有絕緣結構和導電結構在沿與所述第一方向垂直的第二方向延伸的平行長條中形成。
全文摘要
一種多級非易失性存儲晶體管(33)在半導體襯底(57)中形成。具有相對側壁的導電性多晶硅控制柵(51；62)在襯底的正上方絕緣隔開(56)。導電性多晶硅隔離條(53，55；91，93)由薄的隧穿氧化物(59；74)從相對的側壁隔離開。源和漏離子注入(61，63；101，103)在隔離條的下方或者在隔離條外側一點。絕緣材料(104，109)放置在該結構之上，在控制柵上方處開有用于由連接到導電性字線，或者一部分字線的柵電極(127)進行接觸的小孔(125)。在形成存儲晶體管的同時生成的輔助低電壓晶體管(23－26)向源電極和漏電極施加反相時鐘脈沖，因而首先在存儲晶體管的一邊可以寫入、或者讀取，然后是另一邊。
文檔編號H01L29/76GK1729573SQ200380106882
公開日2006年2月1日 申請日期2003年12月18日 優(yōu)先權日2002年12月20日
發(fā)明者B·羅耶克 申請人:愛特梅爾股份有限公司