專利名稱：具有凸起的結(jié)區(qū)域的pmos晶體管應(yīng)變最優(yōu)化的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及電路器件以及電路器件的制造和結(jié)構(gòu)。
背景技術(shù)：
在器件的設(shè)計(jì)、制造和操作過程中，通常所考慮的一個(gè)主要因素是提高襯底上的電路器件(例如，半導(dǎo)體(例如硅)襯底上的集成電路(IC)晶體管、電阻器、電容器等)的性能。例如，在諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的金屬氧化物半導(dǎo)體(MOS)晶體管半導(dǎo)體器件的設(shè)計(jì)、制造或者形成的過程中，常常期望提高電子在N型MOS器件(NMOS)溝道中的移動(dòng)性以及提高正電荷的空穴在P型MOS器件(PMOS)溝道中的移動(dòng)性。

發(fā)明內(nèi)容
針對上面的問題，提出了本發(fā)明。根據(jù)本發(fā)明的一個(gè)方面，提供了一種裝置，包括襯底；位于所述襯底上的器件，所述器件包括所述襯底表面上的柵電極，以及鄰接所述柵電極的位于所述襯底中的第一結(jié)區(qū)域和第二結(jié)區(qū)域；以及硅合金材料，所述硅合金材料被置于所述第一結(jié)區(qū)域和所述第二結(jié)區(qū)域中的每一個(gè)之中，使得所述第一結(jié)區(qū)域的表面和所述第二結(jié)區(qū)域的表面與所述襯底的所述表面處在非同面的關(guān)系中。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種裝置，包括襯底；位于所述襯底上的器件，所述器件包括所述襯底頂表面上的柵電極，以及鄰接所述柵電極的位于所述襯底中的第一結(jié)區(qū)域和第二結(jié)區(qū)域；以及硅合金材料，所述硅合金材料具有不同于所述襯底晶格間距的硅合金晶格間距，所述硅合金材料被置于所述第一結(jié)區(qū)域和所述第二結(jié)區(qū)域中的每一個(gè)之中，使得所述第一結(jié)區(qū)域的表面和所述第二結(jié)區(qū)域的表面比所述襯底的所述頂表面高出足夠的長度，以引起所述襯底中的應(yīng)變。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種方法，包括在襯底上形成器件，所述器件包括位于所述襯底的表面上的柵電極；鄰接所述柵電極的位于所述襯底中的第一結(jié)區(qū)域和第二結(jié)區(qū)域；以及將硅合金材料沉積到所述第一結(jié)區(qū)域和所述第二區(qū)域中的每一個(gè)之中，使得所述第一結(jié)區(qū)域的表面和所述第二結(jié)區(qū)域的表面與所述襯底的所述表面處于非同面的關(guān)系中。


通過下面的詳細(xì)描述、權(quán)利要求以及附圖，本發(fā)明的各種特征、方面和優(yōu)點(diǎn)將會變得更加清楚，其中在附圖中圖1是在形成NMOS器件和PMOS器件的阱、柵極電介質(zhì)和柵電極之后的半導(dǎo)體襯底的一部分的示意性橫截面圖。
圖2示出了在形成NMOS器件和PMOS器件的側(cè)壁隔片(spacer)和結(jié)區(qū)域之后的圖1的半導(dǎo)體襯底。
圖3示出了在形成PMOS結(jié)區(qū)域空洞(void)之后的圖1的半導(dǎo)體襯底的。
圖4示出了在將硅合金材料沉積到PMOS結(jié)區(qū)域空洞之后的圖1的半導(dǎo)體襯底。
圖5示出了在NMOS器件和PMOS器件的擴(kuò)散區(qū)域和柵電極上形成硅化物層之后的圖1的襯底。
圖6示出了在NMOS器件和PMOS器件之上形成保形的刻蝕停止層之后的圖1的襯底。
圖7示出了在從PMOS器件去除刻蝕停止層之后的圖1的襯底。
圖8示出了用于形成CMOS結(jié)構(gòu)的工藝的流程圖，其中所述CMOS結(jié)構(gòu)具有這樣的PMOS器件，即所述PMOS器件具有沉積在結(jié)區(qū)域中的硅合金材料，以使硅合金材料與襯底的表面是非同面的關(guān)系。
具體實(shí)施例方式
圖1是在形成NMOS器件和PMOS器件的阱、柵極電介質(zhì)和柵電極之后的半導(dǎo)體襯底的一部分的示意性橫截面圖。裝置100(舉例來說，例如一個(gè)或者多個(gè)CMOS結(jié)構(gòu))包括具有活性區(qū)或者單元區(qū)域的諸如硅襯底的半導(dǎo)體襯底102或者半導(dǎo)體襯底的外延層，其中，所述活性區(qū)或者單元區(qū)域是由隔離區(qū)定義的，所述隔離區(qū)例如是形成在襯底或者外延層102中的淺溝槽隔離結(jié)構(gòu)110。例如，襯底102可以由單晶硅形成或者生長，而淺溝槽隔離(STI)結(jié)構(gòu)110可以通過定義區(qū)域(通過溝槽刻蝕)并且在溝槽開口中生長或者沉積二氧化硅(SiO2)電介質(zhì)(舉例來說，例如形成至如圖1所示的高度H)來形成。在實(shí)施例中，STI結(jié)構(gòu)110定義出單個(gè)晶體管器件(舉例來說，例如CMOS結(jié)構(gòu)的NMOS器件和PMOS器件)的活性區(qū)或者單元區(qū)域。
圖1還示出了形成在由STI結(jié)構(gòu)110所定義出的單個(gè)活性區(qū)或者單元區(qū)域中的P型阱105和N型阱115。例如，P型阱105被形成在襯底102的一個(gè)區(qū)域中，而N型阱115被形成在襯底102的第二區(qū)域中。例如通過將諸如硼(B)和/或鋁(Al)之類的摻雜劑引入到襯底102中指定給N型器件的區(qū)中，來形成P型阱105。例如通過將諸如砷(As)、磷(P)和/或銻(Sb)之類的摻雜劑引入到襯底102中指定給P型器件的區(qū)中，來形成N型阱115。P型阱105和N型阱115可以具有與CMOS電路中的NMOS器件和PMOS器件的功函數(shù)(work function)分別相對應(yīng)的功函數(shù)。STI結(jié)構(gòu)110和阱105和115的形成的實(shí)施、尺寸和厚度(例如深度)在本領(lǐng)域中是公知的，因此在此將不進(jìn)行進(jìn)一步的闡述。
圖1示出了在襯底102的表面136的上方形成柵極電介質(zhì)層和柵電極層并且隨后將柵極電介質(zhì)層和/或柵電極層的多余部分去除或者圖案化之后的襯底102。舉例來說，如圖所示，柵極電介質(zhì)120可以是生長的或者沉積的。通常由熱技術(shù)在襯底102上方生長的柵極電介質(zhì)材料的示例是SiO2。應(yīng)該了解，除了SiO2之外，諸如碳摻雜氧化物(CDO)、立方氮化硼(CBN)、磷硅玻璃(PSG)、氮化硅(Si3N4)、氟化硅玻璃(FSG)、碳化硅(SiC)之類的其他柵極電介質(zhì)也可以被用來進(jìn)一步最優(yōu)化CMOS晶體管器件。舉例來說，如果需要提高柵極電容的話，則可以使用具有高介電常數(shù)的柵極電介質(zhì)材料。柵極電介質(zhì)120的形成的實(shí)施、尺寸和厚度(例如深度)在本領(lǐng)域中是公知的，因此在此將不進(jìn)行進(jìn)一步的描述。
圖1示出了一種包括襯底102表面上方的柵電極130和132的結(jié)構(gòu)，其中所述柵電極130和132例如被沉積到柵極電介質(zhì)120上。NMOS柵電極130和PMOS柵電極132可以各自都被沉積到例如150埃-2000埃(即，15-200納米(nm))的厚度。因此，NMOS柵電極130和PMOS柵電極132的厚度分別都是可伸縮的，并且可以基于與器件性能相關(guān)的集成問題進(jìn)行選擇或挑選。NMOS柵電極130具有與N型器件的功函數(shù)相對應(yīng)的功函數(shù)。PMOS柵電極132具有與P型器件的功函數(shù)相對應(yīng)的功函數(shù)。在實(shí)施例中，NMOS柵電極130和PMOS柵電極132每個(gè)都是通過化學(xué)氣相沉積(CVD)進(jìn)行沉積的硅，然后被摻雜以分別形成N型和P型材料，其中，所述摻雜操作例如是上面所描述的關(guān)于分別形成N型阱115和P型阱105的N型材料和P型材料的摻雜。例如，NMOS柵電極130可以在相應(yīng)NMOS結(jié)區(qū)域(例如，如圖2中示出的NMOS結(jié)區(qū)域203)被摻雜的同時(shí)被摻雜，并且PMOS柵電極132可以在相應(yīng)PMOS結(jié)區(qū)域(例如，如圖2中示出的PMOS結(jié)區(qū)域204)被摻雜的同時(shí)被摻雜。NMOS柵電極130和PMOS柵電極132的形成的實(shí)施、尺寸(例如，柵電極覆蓋柵極電介質(zhì)120的面積)和附加的厚度(例如高度)在本領(lǐng)域中是公知的，因此在此將不進(jìn)行進(jìn)一步的描述。
圖1還示出了在去除柵極電介質(zhì)120以及NMOS柵電極130和PMOS柵電極132的不需要的部分之后的襯底，其中，例如通過對用于NMOS柵電極130和PMOS柵電極132的被定義區(qū)域之上的掩模層進(jìn)行圖案化，并且刻蝕掉沒有被掩模覆蓋的不需要的暴露部分，來去除所述不需要的部分。舉例來說，可以通過使用諸如等離子刻蝕劑、濺射刻蝕劑和/或氯基的刻蝕化學(xué)品之類的傳統(tǒng)技術(shù)進(jìn)行圖案化，來對柵極電介質(zhì)120以及一種或者多種類型的柵電極材料中的不需要的部分進(jìn)行圖案化，以形成NMOS器件103上方的柵極電介質(zhì)120和NMOS電極130，以及形成PMOS器件104上方的柵極電介質(zhì)120和PMOS柵電極132。NMOS器件和PMOS器件中的柵極電介質(zhì)和柵電極的掩蔽和/或去除可以如本領(lǐng)域所公知的那樣同時(shí)進(jìn)行，或者獨(dú)立的進(jìn)行圖案化、掩蔽和/或刻蝕操作，因此將不在此進(jìn)行進(jìn)一步的描述。例如，根據(jù)實(shí)施例，NMOS柵電極130和PMOS柵電極132是通過CVD沉積的然后被掩蔽并刻蝕的多晶硅。
圖2示出了在形成NMOS器件和PMOS器件的側(cè)壁隔片和結(jié)區(qū)域之后的圖1的半導(dǎo)體襯底。圖2示出了NMOS柵極隔離隔片213和PMOS柵極隔離隔片214，其中所述NMOS柵極隔離隔片213和PMOS柵極隔離隔片214可以由分別結(jié)合在NMOS柵電極130和PMOS柵電極132周圍的合適的電介質(zhì)所形成，用于隔離晶體管器件的各個(gè)電極。例如，可以通過如下的方法來形成NMOS柵極隔離隔片213，即沿著圖1中示出的柵極電介質(zhì)120和NMOS柵電極130結(jié)構(gòu)的側(cè)壁沉積電介質(zhì)材料，并隨后通過例如上述的用于NMOS柵電極130和PMOS柵電極132的圖案化和刻蝕技術(shù)，來圖案化和刻蝕所形成的或者所沉積的電介質(zhì)材料，以形成NMOS柵極隔離隔片213，其中所述的電介質(zhì)材料是類似于上述的用于柵極電介質(zhì)120的電介質(zhì)材料。類似地，PMOS柵極隔離隔片214可以由結(jié)合在PMOS柵電極132周圍的合適的電介質(zhì)材料形成，用于絕緣晶體管器件的各個(gè)電極。例如，PMOS柵極隔離隔片214可以由與上述的用于形成NMOS柵極隔離隔片213相類似的材料和使用類似的方法來形成。可以預(yù)計(jì)，NMOS柵極隔離隔片213可以是與PMOS柵極隔離隔片214相同的或者不同的材料。在一個(gè)實(shí)施例中，NMOS柵極隔離隔片213和PMOS柵極隔離隔片214是SiO2。此外，用于形成諸如NMOS柵極隔離隔片213和PMOS柵極隔離隔片214的柵極隔離隔片(例如，有時(shí)被稱為“側(cè)壁隔片”或者“側(cè)翼隔片”)的工藝及其尺寸和厚度在本領(lǐng)域是公知的，因此在此不進(jìn)行進(jìn)一步的闡述。
圖2示出了NMOS結(jié)區(qū)域203和PMOS結(jié)區(qū)域204(例如，也被稱為“源漏區(qū)域”或者“擴(kuò)散區(qū)域”)，其中，所述NMOS結(jié)區(qū)域203和PMOS結(jié)區(qū)域204可以通過結(jié)注入(舉例來說，例如對于N型結(jié)區(qū)域203注入砷、磷和/或銻，對于PMOS結(jié)區(qū)域204注入硼和/或鋁)來形成，且可以包括附加的相應(yīng)類型的尖端注入(tip implant)。這樣，可以例如通過對P型阱105的若干部分進(jìn)行摻雜以形成NMOS結(jié)區(qū)域，來形成這些NMOS結(jié)區(qū)域203。例如，根據(jù)NMOS器件的特性，可以例如通過如上面所述的關(guān)于用于形成N型阱115的N型材料的摻雜操作那樣，對P型阱105的材料進(jìn)行摻雜以在NMOS結(jié)區(qū)域203中形成N型材料，來形成NMOS結(jié)區(qū)域203。此外，可以例如通過對N型阱115的若干部分進(jìn)行摻雜以形成PMOS結(jié)區(qū)域，來形成這些PMOS結(jié)區(qū)域204。例如，根據(jù)PMOS器件的特性，可以例如通過如所述的關(guān)于用于形成P型阱105的P型材料的摻雜操作那樣，對N型阱115的若干部分進(jìn)行摻雜，以在PMOS結(jié)區(qū)域204中形成P型材料。
此外，如上面所述的，根據(jù)實(shí)施例，在結(jié)區(qū)域中可以包括或者結(jié)合相應(yīng)的尖端注入。例如，NMOS結(jié)區(qū)域203可以還包括附加的N型摻雜，例如將砷、磷和/或銻以對準(zhǔn)溝道的角度注入到鄰接NMOS柵電極130的NMOS結(jié)區(qū)域203中。同樣。舉例來說，PMOS結(jié)區(qū)域204還可以包括附加的P型的有角度摻雜，例如將硼和/或鋁注入到鄰接PMOS柵電極132的PMOS結(jié)區(qū)域204中。
更具體的說，實(shí)施例包括通過利用磷摻雜P型阱105并且利用磷對鄰接NMOS柵電極130的P型阱105區(qū)域進(jìn)行進(jìn)一步的后續(xù)摻雜以形成尖端注入，來形成NMOS結(jié)區(qū)域203。同樣，實(shí)施例包括通過利用硼摻雜N型阱115并且利用硼對鄰接PMOS柵電極132的N型阱115部分進(jìn)行進(jìn)一步的后續(xù)摻雜以形成P型尖端注入，來形成PMOS結(jié)區(qū)域204。
例如通過如上面所述的關(guān)于用于形成N型阱115的N型材料的摻雜操作那樣進(jìn)行摻雜，可以在形成NMOS隔片213之前或者之后利用尖端注入摻雜P型阱105的若干部分，以形成N型材料。類似地，圖2示出了PMOS尖端注入204，其中可以例如通過對N型阱115的若干部分進(jìn)行摻雜以形成這些尖端注入，來形成所述尖端注入204。舉例來說，例如通過如上面所述的關(guān)于用于形成P型阱105的P型材料的摻雜操作那樣進(jìn)行摻雜，在形成PMOS隔片214之前或者之后對N型阱115的若干部分進(jìn)行輕度摻雜，以形成P型材料。根據(jù)實(shí)施例，NMOS柵極隔離隔片213、PMOS柵極隔離隔片214、NMOS結(jié)區(qū)域203和/或PMOS結(jié)區(qū)域204的形成可以例如根據(jù)所需器件的特性，以任何適當(dāng)?shù)拇涡蜻M(jìn)行。NMOS結(jié)區(qū)域203和PMOS結(jié)區(qū)域204，以及可能額外包括的相應(yīng)的尖端注入的形成的實(shí)施、尺寸和厚度(例如，深度)在本領(lǐng)域是公知的，因此在此不進(jìn)行進(jìn)一步的闡述。
圖3示出了在形成PMOS結(jié)區(qū)域空洞之后的圖1的半導(dǎo)體襯底。圖3示出了第一PMOS結(jié)區(qū)域空洞340和第二PMOS結(jié)區(qū)域空洞360，其中所述第一PMOS結(jié)區(qū)域空洞340和第二PMOS結(jié)區(qū)域空洞360可以通過去除PMOS結(jié)區(qū)域204的一部分或者全部和/或N型阱115的若干部分(例如，諸如N型阱115鄰接PMOS柵電極132的部分)來形成。根據(jù)實(shí)施例，在STI 110和器件的PMOS柵電極132下方的溝道的有效寬度之間的空間中的N型阱115中，第一PMOS結(jié)區(qū)域空洞340和第二PMOS結(jié)區(qū)域空洞360可以被形成在表面136的各個(gè)表面區(qū)域，并且可以被形成至各種尺寸(例如，諸如形成至如圖3中所示的深度D、寬度W，延伸長度E，所述長度E沒有示出，但垂直于圖3的橫截面視圖)。例如，在實(shí)施例中，第一空洞340和第二空洞360可以被形成至范圍為表面136之下50納米和200納米之間的深度D，并被形成至范圍為90納米和270納米之間的寬度W。應(yīng)該了解，在實(shí)施例中，寬度W可以根據(jù)柵極長度進(jìn)行縮放，例如為柵極長度的一倍到三倍之間。此外，根據(jù)實(shí)施例，第一空洞340和第二空洞360可以被形成至范圍為表面136之下20納米和250納米之間的深度，這樣使得在第一空洞340和第二空洞360中的、與表面136不同面的(例如，如延伸到表面136之上的高度)的硅合金沉積提供這樣一種PMOS器件，即該P(yáng)MOS器件充分按照所需PMOS和/或CMOS結(jié)構(gòu)(例如，諸如由在圖6或者圖7的右側(cè)的器件所示的所需PMOS或者諸如由結(jié)構(gòu)600或者700所示的所需CMOS)的特性工作。
例如，第一PMOS結(jié)區(qū)域空洞340和第二PMOS結(jié)區(qū)域空洞360可以通過如下的方法同時(shí)或者獨(dú)立地形成，即通過如本領(lǐng)域公知的操作，圖案化、刻蝕和/或凹入刻蝕(例如，諸如如上所述的用于將電極130和132的不需要的部分去除的步驟)至NMOS器件和PMOS器件的所需的各種尺寸和深度，因此在此將不進(jìn)行進(jìn)一步的描述。此外，實(shí)施例包括其中由襯底緊鄰第一結(jié)區(qū)域(例如，諸如第一PMOS結(jié)區(qū)域空洞340)的表面定義出第一襯底側(cè)壁表面342，襯底緊鄰第二結(jié)區(qū)域(例如，諸如第二PMOS結(jié)區(qū)域空洞360)的表面定義出第二襯底側(cè)壁表面362。
圖4示出了在將硅合金材料沉積到PMOS結(jié)區(qū)域空洞(例如，諸如第一PMOS結(jié)區(qū)域空洞340和第二PMOS結(jié)區(qū)域空洞360)中之后的圖1的半導(dǎo)體襯底。圖4示出了硅合金材料470和硅合金材料480，其中所述硅合金材料470被沉積在第一PMOS結(jié)區(qū)域空洞340中，且所述硅合金材料480被沉積在第二PMOS結(jié)區(qū)域空洞360中，使得所得到的第一結(jié)區(qū)域的表面472與襯底的表面136為非同面的關(guān)系，并且使得所得到的第二結(jié)區(qū)域的表面482與襯底的表面136也為非同面的關(guān)系。硅合金材料470和480可以由合適的硅合金材料形成，其中所述合適的硅合金材料被分別沉積在第一PMOS結(jié)區(qū)域空洞340和第二PMOS結(jié)區(qū)域空洞360中，以在執(zhí)行器件的過程中導(dǎo)致在硅合金材料470和硅合金材料480之間的N型阱材料115區(qū)域中的應(yīng)變(strain)494(例如，諸如在可以被稱為PMOS溝道的區(qū)域中的應(yīng)變)?？梢杂糜趯?dǎo)致應(yīng)變494的合適的硅合金材料包括如下材料中的一種或者多種鍺化硅(SiGe)、碳化硅(SiC)、硅化鎳(NiSi)、硅化鈦(TiSi2)、硅化鈷(CoSi2)，并且可以利用硼和/或鋁中的一種或者多種進(jìn)行摻雜。例如，硅合金材料470和480可以包括具有不同于N型阱115的襯底材料的晶格間距的硅合金晶格間距的材料。更具體的說，在PMOS器件的操作中，硅合金材料470和480可以在阱材料中導(dǎo)致壓縮應(yīng)變，或者在N型阱115的區(qū)域中在應(yīng)變494處導(dǎo)致壓縮應(yīng)變，其中所述壓縮應(yīng)變是由具有比在此區(qū)域中的N型阱115的晶格間距更大的晶格間距的硅合金470和480導(dǎo)致的。
此外，根據(jù)實(shí)施例，如圖所示，硅合金材料470和480具有高出襯底的頂表面(即表面136)的第一結(jié)區(qū)域的表面472和第二結(jié)區(qū)域的表面482。結(jié)區(qū)域和襯底表面之間的非同面的關(guān)系往往導(dǎo)致襯底表面之下的第一硅合金應(yīng)變474和襯底表面之上的第一硅合金應(yīng)變476，以及襯底表面之下的第二硅合金應(yīng)變484和襯底表面之上的第二硅合金應(yīng)變486，其中的任何一種應(yīng)變或者全部應(yīng)變都對應(yīng)變494有貢獻(xiàn)。例如，硅合金材料470和/或480所沉積的厚度(例如，長度L加上深度D得到至表面472和/或482的高度)可以通過沉積持續(xù)的時(shí)間和/或沉積濃度或者沉積操作的沉積速率來控制。此外，在實(shí)施例中，將被置于或者被沉積在第一結(jié)區(qū)域中的硅合金材料(例如，諸如硅合金材料470)在上方鄰近地附著到第一襯底側(cè)壁表面342上，并且將被置于或者被沉積在第二結(jié)區(qū)域中的硅合金材料(例如，諸如硅合金材料480)在上方鄰近地附著到第二襯底側(cè)壁表面362上。
因此，根據(jù)實(shí)施例，第一空洞340和第二空洞360可以在N型阱115之中被形成在表面136的合適的表面區(qū)域處，并被形成至各種尺寸和深度，足以來提供所需的操作應(yīng)變474、476、484、486和/或494；包括依據(jù)所需的PMOS器件和/或CMOS結(jié)構(gòu)(例如，諸如由在圖6或者圖7的右側(cè)的器件所示的所需的PMOS器件或者諸如由結(jié)構(gòu)600或者700所示的所需的CMOS結(jié)構(gòu))的特性所需的應(yīng)變。因此，可以選擇第一空洞340和第二空洞360的尺寸和深度、硅合金材料470和480以及表面472和482相對于表面136的非同面關(guān)系，以獲得在應(yīng)變494處的范圍為0.1％和10％之間的壓縮應(yīng)變。具體的說，可以選擇適當(dāng)?shù)脑O(shè)計(jì)，以在應(yīng)變494處提供范圍在0％和2％之間的或者0.5％和2.5％之間的壓縮應(yīng)變(例如，約1％的壓縮應(yīng)變)。應(yīng)該了解，在實(shí)施例中，根據(jù)具有非同面關(guān)系的實(shí)施例，可以在應(yīng)變494處獲得足夠的壓縮應(yīng)變，其中長度L處于幾分之一埃和200納米之間的范圍中。
根據(jù)實(shí)施例，硅合金材料470和/或480可以通過例如選擇性沉積、CVD沉積或者外延沉積，分別被形成或者沉積到第一PMOS結(jié)區(qū)域空洞340和/或第二PMOS結(jié)區(qū)域空洞360中。例如，單晶半導(dǎo)體膜的外延層可以被形成到單晶襯底上，其中該外延層具有與襯底材料相同的晶體特性，但是在摻雜劑的類型和濃度上不同。更具體的說，硅合金材料470和/或480可以通過選擇性CVD沉積來形成，并且可以包括單晶硅合金的外延沉積，其中所述單晶硅合金具有與N型阱115的材料的晶體結(jié)構(gòu)相同的晶體結(jié)構(gòu)(例如，具有相同的晶體結(jié)構(gòu)的意思是，如果N型阱115的材料具有例如100、110等的晶體級別(crystal grade)，則被沉積的硅合金具有諸如100、110等的相似或者相同級別的晶體級別)。
此外，根據(jù)實(shí)施例，可以通過摻雜硼的鍺化硅(SiGe)的外延沉積，然后進(jìn)行退火以將硼從鍺化硅中去除來形成硅合金材料470和/或480。因此，一層Si1-xGex可以被生長在Si襯底的頂部，使得鍺化硅具有比其上生長鍺化硅的硅更大(例如，大4.2％)的體松弛晶格常數(shù)(bulk relaxedlattice constant)。在鍺化硅鍵合到硅的區(qū)塊(block)或多個(gè)區(qū)塊處的所得到的不匹配位錯(cuò)或位錯(cuò)可以產(chǎn)生應(yīng)變474、476、484、486和/或494。換句話說，鍺原子被擠入到硅合金材料470和/或480的硅中，使得這些硅合金具有與N型阱115的硅材料相比不同的或者畸變的晶格間距，導(dǎo)致諸如壓縮應(yīng)變的應(yīng)變494。
用于形成或者生長硅合金材料470和/或480的合適的工藝包括通過氣相外延(VPE)、液相外延(LPE)或者固相外延(SPE)的硅處理工藝。例如，可用于硅的VPE的這種CVD工藝包括(1)將反應(yīng)物運(yùn)輸?shù)揭r底表面；(2)反應(yīng)物被吸附在襯底表面上；(3)在表面上發(fā)生化學(xué)反應(yīng)，導(dǎo)致膜和反應(yīng)產(chǎn)物的形成；(4)反應(yīng)產(chǎn)物從表面上解吸附；以及(5)將反應(yīng)產(chǎn)物從表面上運(yùn)走。
此外，硅合金的適當(dāng)形成方法包括本領(lǐng)域公知為Type 1選擇性外延沉積的選擇性外延沉積、形成或生長。利用Type 1沉積，硅合金沉積將僅僅發(fā)生在氧化物膜的開口之中的裸露的硅襯底上，即便在氧化物上生長的話也極少。因此，在如圖4中示出的實(shí)施例中，例如，硅合金材料470和/或480被分別形成在空洞340和/或360(例如，包括PMOS結(jié)區(qū)域204)的表面上，但不形成在STI 110、柵極電介質(zhì)120、PMOS柵極隔離隔片214或者PMOS柵電極132的表面上。此外，應(yīng)該了解，在實(shí)施例中，硅合金材料(例如，諸如材料470和/或480)可以分別被形成在空洞340和/或360的表面上，以及被形成在STI 110、柵極電介質(zhì)120、PMOS柵極隔離隔片214和/或PMOS柵電極132的表面上。具體的說，實(shí)施例包括利用下述硅源通過Type 1選擇性外延沉積在適當(dāng)溫度下所形成的硅合金材料470和/或480，所述硅源包括下列材料中的一種或者多種鍺化硅(SiGe)、碳化硅(SiC)、硅化鎳(NiSi)、硅化鈦(TiSi2)、硅化鈷(CoSi2)、鹵化物如SiCl4、SiHCl3、SiHBr3和SiBr4。此外，如果存在氯化氫(HCl)、氯氣(Cl2)，則SiH2Cl2、SiH4也可以用作硅源。
合適的選擇性外延形成方法還包括Type 2選擇性外延沉積，其中沉積的選擇性是非決定性的。利用Type 2沉積，硅合金的形成和生長發(fā)生在裸露的硅襯底上，也發(fā)生在氧化物膜上，因此當(dāng)進(jìn)行此類型的沉積時(shí)，在形成于裸露硅襯底上的硅合金外延層和形成于氧化物膜上的硅合金的多晶硅層之間產(chǎn)生界面。此界面相對于膜生長方向的角度取決于襯底的結(jié)晶取向。因此，在如圖4所示的實(shí)施例中，例如，硅合金材料470和/或480分別被形成在空洞340和/或360(例如，包括PMOS結(jié)區(qū)域204)的表面上，并且還可以被形成在STI 110、柵極電介質(zhì)120、PMOS柵極隔離隔片214和/或PMOS柵電極132的表面上。具體的說，實(shí)施例包括利用SiH4、SiGe、SiC、NiSi、TiSi2和/或CoSi2作為硅源的Type 2選擇性外延沉積。
因此，根據(jù)實(shí)施例，在形成之后，通過利用本領(lǐng)域公知的各種技術(shù)(例如，諸如上面描述的用于去除電極130和132的不需要的部分的技術(shù))，硅合金材料470和/或480的不需要的部分被圖案化和/或被刻蝕掉，因此在此不進(jìn)行闡述。
因此，根據(jù)實(shí)施例，可以形成具有第一結(jié)區(qū)域的表面472和/或第二結(jié)區(qū)域的表面482的硅合金材料470和/或480，其中，所述第一結(jié)區(qū)域的表面472和/或第二結(jié)區(qū)域的表面482比襯底的頂表面(例如，諸如表面136)高出5納米到150納米的長度。例如，如圖4所示，第一結(jié)區(qū)域的表面472和/或第二結(jié)區(qū)域的表面482可以延伸高出襯底的表面136 400埃到500埃(即，40-50納米)之間的長度L，并且硅合金材料470和/或480可以如圖4所示，延伸到N型阱115中至深度D，其中深度D為20納米和250納米之間的深度。此外，考慮了這樣的實(shí)施例，其中，深度D約為120納米，長度處于40納米和50納米之間的范圍內(nèi)。
此外，在實(shí)施例中，硅合金材料470和/或480可以是如上所述被沉積的，并隨后根據(jù)所需PMOS器件的特性被摻雜以形成結(jié)區(qū)域。例如，在硅合金材料470和/或480的沉積之后，可以通過如上面所述的用于形成P型阱105的P型材料的摻雜操作那樣對這些材料進(jìn)行摻雜，來對這些材料中的一種或兩種進(jìn)行摻雜。因此，例如，硅合金材料470和/或480可以被形成為、或者可以被摻雜為、或者增加它們的極性成為帶正電性(P型)結(jié)區(qū)域材料。因而，考慮了硅合金材料470可以是與硅合金材料480相同的或者不同的材料，并且可以與硅合金材料480進(jìn)行相同的或者不同的摻雜。因此，根據(jù)實(shí)施例，硅合金材料470和480可以包括由外延層的選擇性CVD沉積所形成的鍺化硅，具有120納米的深度D和高于表面136的50納米的長度L，并且接著在沉積之后利用硼進(jìn)行摻雜。
結(jié)果，硅合金材料470和/或480可以被選擇為這樣類型的材料，即所述材料根據(jù)所需的PMOS和/或CMOS結(jié)構(gòu)(例如，諸如由在圖6或者圖7的右側(cè)的器件所示的所需的PMOS，或者諸如由結(jié)構(gòu)600或者700所示的所需的CMOS)的特性，被適當(dāng)?shù)負(fù)诫s，處于具有適當(dāng)尺寸的結(jié)區(qū)域空洞中，和/或延伸到高于表面136的長度L，使得其足以產(chǎn)生或者提供所需的應(yīng)變474、476、484、486和/或494。
此外，根據(jù)實(shí)施例，到第一結(jié)區(qū)域的表面472的長度L和/或到第二結(jié)區(qū)域的表面482的長度可以包括硅化物層，和/或可以由高于表面136的附加長度補(bǔ)足(如圖所示)并包括硅化物材料層。例如，圖5示出了在NMOS器件和PMOS器件的擴(kuò)散區(qū)域和柵電極上形成硅化物層之后的圖1的襯底。分別在NMOS結(jié)區(qū)域203、NMOS柵電極130、PMOS結(jié)區(qū)域(例如，諸如硅合金材料470和/或480的部分或者全部，以及沒有或者某些PMOS結(jié)區(qū)域204)和PMOS柵電極132之中、之上或者之中以及之上形成NMOS結(jié)硅化物層523、NMOS柵極硅化物層513、PMOS結(jié)區(qū)域硅化物層524和PMOS柵極硅化物層514。根據(jù)所需PMOS器件和/或CMOS結(jié)構(gòu)的特性，硅化物層523、513、524和/或514可以由相同的或者各種不同的適當(dāng)?shù)墓杌锊牧虾?或通過相同的或者各種不同的適當(dāng)?shù)牟僮餍纬?，以提供適當(dāng)?shù)谋砻?，用于耦合到被形成到其上的電接觸區(qū)。例如，硅化物層523、513、524和514中的一種或者多種可以通過如下的操作來形成，即濺射形成合適的硅化物材料的(例如，諸如鎳(Ni)、鈦(Ti)、鈷(Co))覆層，并對硅化物材料進(jìn)行退火，使其與任何暴露的硅進(jìn)行反應(yīng)，以形成合適的硅化物層(例如，諸如硅化鎳(NiSi)、硅化鈦(TiSi2)、和/或硅化鈷(CoSi2))。在濺射形成合適的硅化物材料的覆層之后，例如通過去除任何未反應(yīng)的硅化物材料(例如，諸如任何未反應(yīng)的鎳、鈦和/或鈷)，可以刻蝕掉不需要的部分(例如，諸如上述用于去除電極130的不需要的部分那樣)。
根據(jù)實(shí)施例，硅化物材料層可以沿著結(jié)構(gòu)500(例如，諸如CMOS結(jié)構(gòu)的NMOS器件503和PMOS器件504)的整個(gè)暴露表面進(jìn)行沉積，并被加熱，使得硅化物材料部分地?cái)U(kuò)散到整個(gè)表面的選定部分中。因此，考慮到了硅化物材料層523、513、524和/或514可以分別消耗NMOS結(jié)區(qū)域203、NMOS柵電極513、硅合金材料570和580、和/或PMOS柵電極514的一部分。更具體的說，如圖5所示，硅化物材料層523、513、524和514可以包含硅化鎳，所述硅化鎳從表面472和482開始并向下延伸，消耗約20納米的硅合金材料470和480。但是，硅化物層524和514應(yīng)該被這樣形成，使得這些硅化物層的形成或者隨后的操作不會導(dǎo)致硅化物524和514短路(例如，諸如通過影響長度L或者表面高度570、580，和/或影響硅化物514的高度，使得硅化物524和硅化物514短路)。適當(dāng)?shù)墓杌飳拥男纬傻膶?shí)施、尺寸和厚度(例如，深度和高度)在本領(lǐng)域是公知的，因此在此不進(jìn)行進(jìn)一步的描述。
圖6示出了在NMOS器件和PMOS器件上方形成保形的刻蝕停止層之后的圖1的襯底。圖6示出了覆蓋NMOS器件603的暴露表面的NMOS保形刻蝕停止層663以及覆蓋PMOS器件604的暴露表面的PMOS保形刻蝕停止層664。NMOS刻蝕停止層663和/或PMOS刻蝕停止層664可以通過本領(lǐng)域公知的相同的或者各種不同的適當(dāng)?shù)牟僮餍纬?，?或由相同的或者各種不同的適當(dāng)?shù)牟牧蟻硇纬桑缤ㄟ^如下的方法來形成，即以適合于沉積這些材料的尺寸和厚度以及以適合于沉積這些材料的操作，來沉積、濺射沉積和/或生長氮化硅(Si3N4)、SiO2、PSG、SiC以及其他的合適材料，使得NMOS刻蝕停止層663和/或PMOS刻蝕停止層664下方的表面(例如，諸如其下方的硅化物層)被保護(hù)。
此外，根據(jù)實(shí)施例，NMOS刻蝕停止層663和/或PMOS刻蝕停止層664可以包括能夠?qū)е翽型阱材料105的區(qū)域中的NMOS拉伸應(yīng)變693的材料，拉伸應(yīng)變693是由諸如由NMOS刻蝕停止層拉伸向量613、614和615所示出的NMOS刻蝕停止層的拉伸所貢獻(xiàn)的?；蛘撸梢赃x擇導(dǎo)致N型阱115的區(qū)域中的PMOS拉伸應(yīng)變694的刻蝕停止材料，所述拉伸應(yīng)變694例如是由PMOS刻蝕停止拉伸向量623、624和625導(dǎo)致的拉伸應(yīng)變。但是，當(dāng)由于NMOS刻蝕停止層663的拉伸向量613、614和615的作用，P型阱材料的區(qū)域可能導(dǎo)致總的處于拉伸狀態(tài)的溝道時(shí)，N型阱材料115的區(qū)域可能具有總的處于壓縮狀態(tài)下的溝道，其中可以由PMOS刻蝕停止層664的向量623、624和625造成的拉伸應(yīng)變694被由壓縮向量474、476、484和486導(dǎo)致的壓縮應(yīng)變494抵消了。此外，由于第一表面高度570和第二表面高度580延伸高于表面136，PMOS刻蝕停止層拉伸向量623和624產(chǎn)生更小的作用，并產(chǎn)生比NMOS拉伸應(yīng)變693更小的PMOS拉伸應(yīng)變694，因?yàn)橄蛄?23和624被所形成的或者所沉積的硅合金材料470和480推移到更加遠(yuǎn)離N型阱材料115的區(qū)域(例如，PMOS溝道)，其中所述硅合金材料470和480的表面570和580延伸高出表面136?？涛g停止層663和/或664的形成的實(shí)施、尺寸和厚度在本領(lǐng)域是公知的，因此在此不進(jìn)行進(jìn)一步的描述。
圖7示出了在從PMOS器件去除刻蝕停止層之后的圖1的襯底。圖7示出了這樣的實(shí)施例，其中PMOS刻蝕停止層664已經(jīng)被從PMOS器件703的表面的一個(gè)或者多個(gè)部分中去除了(例如，諸如是上述的用于去除電極130和132的不需要的部分的去除操作)。這樣，可以例如通過圖案化刻蝕、選擇性刻蝕或者其他的適當(dāng)去除技術(shù)，從PMOS表面747去除PMOS刻蝕停止層664，其中，所述PMOS表面747可以包括STI 110中的一個(gè)或者多個(gè)的表面、表面170、表面180、用于PMOS柵電極132的柵極隔離隔片的表面和/或PMOS柵電極硅化物514的表面。此外，PMOS刻蝕停止層664的去除可以沿著STI 110的表面，鄰接STI 110的近端(例如，諸如由邊緣749所示的)，或者鄰接STI 110的末梢端(例如，諸如由邊緣743所示的)。刻蝕停止層664的去除的實(shí)施、被去除的面積尺寸和被去除的厚度在本領(lǐng)域中是公知的，因此在此不進(jìn)行進(jìn)一步的描述。
根據(jù)實(shí)施例，PMOS刻蝕停止層664中的層厚度、面積中的足夠或者選定的部分，和/或PMOS刻蝕停止層664的全部被去除，以減小或者消除已經(jīng)被去除的PMOS刻蝕停止層664引起的任何拉伸應(yīng)變或者拉伸應(yīng)力。這樣，N型阱115中的殘余應(yīng)變794將包括更多的溝道中的壓縮應(yīng)變，因?yàn)榕c向量474、476、484和486相關(guān)的應(yīng)變很大程度上保持原樣，同時(shí)與向量623、624、625相關(guān)的應(yīng)變基本被去除了。
此外，實(shí)施例包括被形成在圖4-7中所示的任何結(jié)構(gòu)上方的電介質(zhì)層(例如，諸如由SiO2、PSG、Si3N4和/或SiC以及各種其他的適用于所需CMOS結(jié)構(gòu)的材料所形成的平坦化層間電介質(zhì)(ILD))。被形成在圖4-7中所示的任何結(jié)構(gòu)上方的電介質(zhì)層的形成的實(shí)施、尺寸和厚度在本領(lǐng)域是公知的，因此在此不進(jìn)行進(jìn)一步的描述。
圖8是用于形成具有PMOS器件的CMOS結(jié)構(gòu)的工藝的流程圖，所述PMOS器件具有沉積在結(jié)區(qū)域中的硅合金材料，以使硅合金材料與襯底的表面是非同面的關(guān)系。在步驟810，在襯底上形成具有合適的阱、結(jié)區(qū)域、柵極電介質(zhì)、柵電極、柵極隔離隔片和STI(例如，諸如圖2中示出的)的CMOS結(jié)構(gòu)的NMOS器件和PMOS器件。在步驟820，在鄰接PMOS柵電極132的地方，PMOS結(jié)區(qū)域204以及很可能有N型阱115的一部分被去除至如所需的寬度和深度(例如，諸如圖3中所示的)。例如，諸如通過如在本文中所述的刻蝕，可以形成第一和第二PMOS結(jié)區(qū)域空洞340和360。
在步驟830，硅合金材料被沉積或者形成在PMOS結(jié)區(qū)域中，使得第一結(jié)區(qū)域的表面和第二結(jié)區(qū)域的表面與襯底的表面處于非同面的關(guān)系(例如，如圖4中所示出的)。例如，可以沉積具有與硅襯底(例如，N型阱115)不同晶格間距的鍺化硅、摻雜鍺化硅、碳化硅、硅碳、摻雜碳的硅，所述沉積步驟包括通過使用CVD、外延沉積和/或選擇性沉積中的一種或者多種的操作的沉積。因此，對于諸如由404所示出的PMOS器件，可以沉積具有比襯底的晶格間距更大的晶格間距的硅合金，以在襯底中(例如，諸如在PMOS溝道中)提供壓縮應(yīng)變。
在另一方面，對于NMOS器件，實(shí)施例包括形成結(jié)構(gòu)404，其中材料的電類型是相反的(例如，根據(jù)所期望的NMOS器件的特性所需要的，使得阱115是P型材料、柵電極132是N型材料等)。具有比硅襯底小的晶格間距的硅合金材料(例如，諸如碳化硅、硅碳和/或摻雜碳的硅)可以被沉積到第一和第二NMOS結(jié)區(qū)域空洞(例如，空洞340和360的NMOS等同物)之中，以在NMOS器件的溝道中引起拉伸應(yīng)力或者拉伸應(yīng)變(例如，通過產(chǎn)生由474、476、484、486和494所示的那些向量相對的向量)。
例如，襯底的一個(gè)表面可以定義出襯底的頂表面，(例如，如上所述的或者是PMOS器件實(shí)施例或者是NMOS器件實(shí)施例的)第一結(jié)區(qū)域的表面和第二結(jié)區(qū)域的表面高于襯底的頂表面。硅合金材料的沉積可以包括沉積所需要的足夠厚度或者足夠量的材料，以在襯底中(例如，諸如在器件的阱或者溝道的區(qū)域中)產(chǎn)生所需的應(yīng)變(例如，拉伸應(yīng)變或者壓縮應(yīng)變)。此外，硅合金材料的沉積可以包括以下濃度或類型的硅合金材料，即所述硅合金材料的硅合金晶格間距如所需要的不同于(大于或者小于)襯底材料的晶格間距，以在襯底中產(chǎn)生目標(biāo)應(yīng)變。此外，硅合金材料的沉積可以包括鍺化硅、碳化硅中的一種或者多種的沉積，利用硼和/或鋁中的一種或者多種摻雜所述鍺化硅、碳化硅中的一種或者多種，以形成電正性電荷結(jié)區(qū)域材料。
在步驟840，硅化物層被形成在硅合金材料和柵電極上(例如，諸如圖5中所示的)。例如，如圖4中所示的，可以以本領(lǐng)域公知的方式，將鎳、鈦和/或鈷沉積到暴露的表面上，使得鎳、鈦和/或鈷與任何暴露的硅反應(yīng)以形成硅化物，然后可以刻蝕掉任何未反應(yīng)的部分。這樣，硅化物層可能消耗硅合金材料和/或柵電極。
在步驟860，在器件的當(dāng)前表面的上方形成刻蝕停止層(例如，諸如圖6中所示的)。例如，在NMOS器件和PMOS器件上沉積足夠的拉伸的氮化硅的保形層，以在NMOS溝道中產(chǎn)生壓縮應(yīng)變。此外，可以選擇刻蝕停止層沉積的類型、厚度和/或方法，使得PMOS溝道中的合成拉伸應(yīng)變不會超過來自所選定的硅合金沉積的壓縮應(yīng)變。
相應(yīng)地，根據(jù)實(shí)施例，拉伸的刻蝕停止層可以被選擇性地僅僅形成在CMOS結(jié)構(gòu)的NMOS部分上方。或者，根據(jù)實(shí)施例，形成在CMOS結(jié)構(gòu)上方的拉伸的刻蝕停止層可以隨后被從CMOS結(jié)構(gòu)的PMOS部分去除。
雖然圖1至圖8描述了其中具有NMOS器件和PMOS器件的CMOS結(jié)構(gòu)的形成，但是實(shí)施例包括如上所述的PMOS器件部分(例如，諸如器件404、504、604和/或703)的形成而沒有NMOS器件。因此，考慮了形成獨(dú)立的單個(gè)PMOS器件、被耦合以形成不同于CMOS結(jié)構(gòu)的器件的單個(gè)PMOS器件、多個(gè)耦合的PMOS器件或者其他的位于襯底上的合適的電路器件，其中可以應(yīng)用上面的關(guān)于硅合金材料的描述，而所述硅合金材料被形成或者沉積在結(jié)區(qū)域中，使得硅合金的表面和襯底的表面處在非同面的關(guān)系中。
參照其具體實(shí)施例描述了本發(fā)明。但是，在不偏離如權(quán)利要求所闡述的本發(fā)明的更寬的精神和范圍的情況下，可以對其進(jìn)行各種修改和變化將是明顯的。因此，說明書和附圖應(yīng)被認(rèn)為是示意性的，而不是限制性的。
權(quán)利要求
1.一種裝置，包括襯底；位于所述襯底上的器件，所述器件包括所述襯底表面上的柵電極，以及鄰接所述柵電極的位于所述襯底中的第一結(jié)區(qū)域和第二結(jié)區(qū)域；和硅合金材料，所述硅合金材料被置于所述第一結(jié)區(qū)域和所述第二結(jié)區(qū)域中的每一個(gè)之中，使得所述第一結(jié)區(qū)域的表面和所述第二結(jié)區(qū)域的表面與所述襯底的所述表面處在非同面的關(guān)系中。
2.如權(quán)利要求1所述的裝置，其中所述襯底的一個(gè)表面定義出所述襯底的頂表面，并且所述所述第一結(jié)區(qū)域的所述表面和所述第二結(jié)區(qū)域的所述表面高于所述襯底的所述頂表面。
3.如權(quán)利要求1所述的裝置，其中所述第一結(jié)區(qū)域的所述表面和所述第二結(jié)區(qū)域的所述表面比所述襯底的頂表面高出范圍為5納米和150納米之間的長度。
4.如權(quán)利要求3所述的裝置，其中所述第一結(jié)區(qū)域和所述第二結(jié)區(qū)域定義出范圍為30納米深度和250納米深度之間的深度。
5.如權(quán)利要求1所述的裝置，其中所述襯底處于由所述硅合金的硅合金晶格間距所引起的應(yīng)變下。
6.如權(quán)利要求1所述的裝置，其中所述硅合金材料具有不同于所述襯底材料的晶格間距的硅合金晶格間距。
7.如權(quán)利要求6所述的裝置，其中所述襯底處于由所述硅合金晶格間距引起的壓縮應(yīng)變之下，而所述硅合金晶格間距是一個(gè)大于所述襯底材料的晶格間距的晶格間距。
8.如權(quán)利要求1所述的裝置，其中緊鄰所述第一結(jié)區(qū)域的所述襯底的表面定義出第一襯底側(cè)壁表面，且緊鄰所述第二結(jié)區(qū)域的所述襯底的表面定義出第二襯底側(cè)壁表面，并且被置于所述第一結(jié)區(qū)域中的所述硅合金材料被附著到所述第一襯底側(cè)壁表面上，被置于所述第二結(jié)區(qū)域中的所述硅合金材料被附著到所述第二襯底側(cè)壁表面上。
9.如權(quán)利要求1所述的裝置，其中所述硅合金材料包含硅合金材料的外延層。
10.如權(quán)利要求1所述的裝置，其中所述硅合金材料包含鍺化硅(Siy-xGex)、碳化硅(Siy-xCx)、硅化鎳(NiSi)、硅化鈦(TiSi2)和硅化鈷(CoSi2)中的一種。
11.如權(quán)利要求1所述的裝置，還包含位于所述第一結(jié)區(qū)域的所述表面上、所述第二結(jié)區(qū)域的所述表面上和所述柵電極上的一個(gè)硅化物材料層，其中所述硅化物材料層包含硅化鎳(NiSi)、硅化鈦(TiSi2)和硅化鈷(CoSi2)中的一種。
12.如權(quán)利要求11所述的裝置，還包含位于所述硅化物材料層上的保形刻蝕停止材料層，其中所述刻蝕停止材料層包含二氧化硅(SiO2)、磷硅玻璃(PSG，磷摻雜SiO2)、氮化硅(Si3N4)和碳化硅(SiC)中的一種。
13.如權(quán)利要求12所述的裝置，還包含位于所述保形刻蝕停止材料層上的電介質(zhì)材料層，其中所述電介質(zhì)材料層包含摻雜碳的氧化物(CDO)、立方氮化硼(CBN)、二氧化硅(SiO2)、磷硅玻璃(PSG)、氮化硅(Si3N4)、氟化硅玻璃(FSG)和碳化硅(SiC)中的一種。
14.一種裝置，包括襯底；位于所述襯底上的器件，所述器件包括所述襯底頂表面上的柵電極，以及鄰接所述柵電極的位于所述襯底中的第一結(jié)區(qū)域和第二結(jié)區(qū)域；和硅合金材料，其具有不同于所述襯底晶格間距的硅合金晶格間距，所述硅合金材料被置于所述第一結(jié)區(qū)域和所述第二結(jié)區(qū)域中的每一個(gè)之中，使得所述第一結(jié)區(qū)域的表面和所述第二結(jié)區(qū)域的表面比所述襯底的所述頂表面高出足夠的長度，以引起所述襯底中的應(yīng)變。
15.如權(quán)利要求14所述的裝置，其中所述襯底包括一種具有負(fù)電荷的，硅、多晶硅以及單晶硅其中之一的N型溝道/阱材料，并且其中所述硅合金材料包括具有正電荷的P型結(jié)區(qū)域材料。
16.如權(quán)利要求15所述的裝置，其中所述硅合金是鍺化硅，所述鍺化硅的晶格間距大于所述N型溝道/阱材料的晶格間距，并且其中所述應(yīng)變是壓縮應(yīng)變。
17.一種方法，包括在襯底上形成器件，所述器件包括位于所述襯底的表面上的柵電極；鄰接所述柵電極并位于所述襯底中的第一結(jié)區(qū)域和第二結(jié)區(qū)域；以及將硅合金材料沉積到所述第一結(jié)區(qū)域和所述第二區(qū)域中的每一個(gè)之中，使得所述第一結(jié)區(qū)域的表面和所述第二結(jié)區(qū)域的表面與所述襯底的所述表面處于非同面的關(guān)系中。
18.如權(quán)利要求17所述的方法，其中沉積所述硅合金材料的步驟包括沉積足夠厚度的、具有比所述襯底的晶格間距更大的晶格間距的硅合金材料，以在所述襯底中引起范圍在0.5％的壓縮應(yīng)變和2.5％的壓縮應(yīng)變之間的壓縮應(yīng)變。
19.如權(quán)利要求17所述的方法，其中沉積所述硅合金材料的步驟包括足以形成硅合金材料的外延層的化學(xué)氣相沉積。
20.如權(quán)利要求17所述的方法，其中沉積所述硅合金材料的步驟包括在所述第一結(jié)區(qū)域中、在緊鄰所述第一結(jié)區(qū)域的所述襯底的第一襯底側(cè)壁表面上方鄰近處沉積硅合金材料，以及在所述第二結(jié)區(qū)域中、在緊鄰所述第二結(jié)區(qū)域的所述襯底的第二襯底側(cè)壁表面上方鄰近處沉積硅合金材料。
21.如權(quán)利要求17所述的方法，還包括利用磷、砷和銻中的一種來摻雜所述襯底材料，以形成具有負(fù)電荷的N型溝道/阱材料。
22.如權(quán)利要求17所述的方法，還包括利用硼和鋁中的一種來摻雜所述硅合金材料，以形成具有正電荷的P型結(jié)區(qū)域材料。
23.如權(quán)利要求17所述的方法，還包括在所述第一結(jié)區(qū)域的所述表面、所述第二結(jié)區(qū)域的所述表面和所述柵電極上形成硅化物材料層。
24.如權(quán)利要求23所述的方法，還包括在所述硅化物材料層上形成足夠的保形刻蝕停止材料層，以在溝道中引起拉伸應(yīng)變。
全文摘要
本發(fā)明公開了一種具有凸起的結(jié)區(qū)域的PMOS晶體管。由器件的結(jié)區(qū)域中的與襯底的表面處于非同面的關(guān)系的硅合金材料提供了PMOS晶體管溝道區(qū)域中的最優(yōu)應(yīng)變。選擇硅合金材料、硅合金材料的尺寸以及硅合金材料與襯底表面的非同面的關(guān)系，使得硅合金材料的晶格間距和襯底的晶格間距之間的差異引起襯底表面下方以及襯底表面上方的硅合金材料中的應(yīng)變，以在襯底溝道中產(chǎn)生最優(yōu)的硅合金引起的應(yīng)變。此外，可以選擇非同面的關(guān)系，使得由形成在硅合金材料上方的具有不同晶格間距的層所引起的任何應(yīng)變對溝道區(qū)域中的應(yīng)變的影響減小。
文檔編號H01L29/78GK1577890SQ20041005018
公開日2005年2月9日 申請日期2004年6月25日 優(yōu)先權(quán)日2003年6月27日
發(fā)明者馬克·T·伯爾, 塔希爾·加尼, 斯蒂芬·塞亞, 凱扎德·米斯特里, 克里斯托弗·P·奧特, 馬克·阿姆斯特朗, 基恩·E·扎瓦茲基 申請人:英特爾公司